CN109087996A - 一种制作磁性随机存储器顶电极沟槽的方法 - Google Patents
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Abstract
一种制作磁性随机存储器顶电极沟槽的方法，包括：在表面抛光的CMOS基底上形成底电极，并在底电极上形成包括硬掩膜层的磁性隧道结多层膜；在硬掩膜层上图形化定义磁性隧道结图案，利用硬掩膜层对磁性隧道结多层膜和底电极进行图案刻蚀；在刻蚀后的底电极和磁性隧道结多层膜及硬掩膜周围和顶部沉积一层电介质覆盖层；对电介质覆盖层进行平坦化处理，使平坦化处理处理之后的电介质覆盖层顶部和硬掩膜层顶部之间的距离处于预定范围；沉积顶电极通孔电介质层，对顶电极电介质层进行图形化和刻蚀以形成顶电极沟槽，刻蚀最终停止在电介质覆盖层顶部；再次进行刻蚀完全去掉硬掩膜上的电介质覆盖层和硬掩膜氧化层，从而形成高电导通的顶电极线条。
Description
技术领域
本发明涉及磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域，尤其涉及一种制作磁性随机存储器顶电极沟槽(TE，Top Electrode Trench)的方法。
背景技术
近年来，采用磁性隧道结(MTJ)的磁性随机存储器被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性磁性隧道结通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的磁性随机存储器称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小磁性隧道结元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对磁性隧道结磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对磁性隧道结记忆器件寿命的破坏与缩短。然而，制备一个小型磁性隧道结元件可能会增加磁性隧道结电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤磁性随机存储器的性能。
在现在的磁性随机存储器制造工艺中，通常在完成刻蚀磁性隧道结之后一次性生长电介质多层膜(包括刻蚀阻挡层和顶电极通孔电介质覆盖层，例如SiN/SiO2)，然后对其上表面的电介质覆盖层(而不是其下的蚀阻挡挡层)进行平坦化处理，再通过光刻，反应离子刻蚀(RIE)和铜电镀工艺形成顶电极通孔和顶电极沟槽-即所谓的双镶嵌结构(dualdamascene)。
发明内容
本发明提出使用一种单镶嵌结构(single damascene)的铜互连工艺，直接把顶电极做在磁性随机存储器记忆单元的顶部从而省去了顶电极通孔。其优点在于：使用单镶嵌，避免了复杂的双镶嵌复杂工艺；避免使用顶电极通孔，从而增加顶电极的导电效率。
为实现上述目的，本发明提供了一种制作磁性随机存储器顶电极沟槽的方法，包括：
第一步骤：在表面抛光的CMOS基底上形成底电极，并在底电极上形成磁性隧道结多层膜，其中磁性隧道结多层膜顶部具还有硬掩膜层；
第二步骤：在硬掩膜层上图形化定义磁性隧道结图案，并利用定义的磁性隧道结图案对磁性隧道结多层膜和底电极进行图案刻蚀,形成高度为h1的包括底电极，磁性隧道结多层膜和硬掩膜的记忆圆柱体；
第三步骤：在刻蚀后的底电极和磁性隧道结多层膜及硬掩膜周围和顶部沉积一层电介质覆盖层，并控制电介质覆盖层的厚度h2稍(5-10％)大于记忆圆柱体h1；
第四步骤：对电介质覆盖层进行平坦化处理，使平坦化处理处理之后的电介质覆盖层顶部和硬掩膜层顶部之间的距离d介于h2-h1≥d≥0之间；
第五步骤：沉积顶电极通孔电介质层，并对顶电极通孔电介质层进行图形化和刻蚀以形成顶电极沟槽，其中对顶电极沟槽电介质层的刻蚀最终停止在电介质覆盖层顶部；
第六步骤：再次进行刻蚀以完全去掉硬掩膜上的电介质覆盖层和硬掩膜氧化层。
优选地，所述制作磁性随机存储器顶电极沟槽的方法还包括第七步骤：在顶电极沟槽中沉积顶电极沟槽扩散阻止层和顶电极金属，并对扩散阻止层和顶电极金属顶部进行平坦化处理
优选地，电介质覆盖层材料为SiN。
优选地，第三步骤采用化学气相沉积、原子层沉积或者离子束沉积的方法沉积电介质覆盖层，并在沉积过程中准确控制电介质覆盖层的厚度。
优选地，第四步骤采用采用化学机械抛光、气体团子分子束或者等离子表面处理的方式实现对电介质覆盖层进行平坦化处理，并在抛光过程中控制好电介质覆盖层的厚度。
优选地，第六步骤采用刻蚀选择比接近于1的物理溅射刻蚀的方法执行刻蚀。
优选地，第六步骤采用惰性元素为溅射气体，施加溅射偏压对沟槽底部的电介质覆盖层和硬掩膜进行垂直刻蚀，直到硬掩膜上的氧化层全部去掉。
优选地，第六步骤采用碳氟气体为主刻蚀气体对沟槽底部的覆盖层进行刻蚀。
优选地，采用一次光刻一次刻蚀或者两次光刻两次刻蚀执行第二步骤。
由此，本发明提供了一种制作磁性随机存储器顶电极沟槽的方法，其中采用在磁性隧道结和底电极刻蚀之后，沉积一层较厚的电介质刻蚀阻挡层将磁性隧道结/硬掩膜柱体全部覆盖，并采用平坦化工艺对电介质刻蚀阻挡层表面进行磨平，该覆盖层即可以作为覆盖磁性隧道结周围的电介质又可以作为顶电极沟槽刻蚀的电介质刻蚀阻止层；然后在磨平后的电介质刻蚀阻挡层上继续生长顶电极电介质层。再通过光刻，反应离子刻蚀和铜电镀工艺形成具有好电导通的顶电极线条，从而避免了磁性隧道结柱体两侧被反应离子刻蚀掏空的问题。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图7是根据本发明优选实施例的制作磁性随机存储器顶电极沟槽的方法的各个步骤的示意图。
附图标记说明：100-表面抛光的CMOS基底，201-底电极，202-磁性隧道结多层膜和顶部的硬掩膜层，301-电介质覆盖层，302-顶电极电介质，303-顶电极，304-顶电极沟槽金属包括沟槽扩散阻止层。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
本发明提供了一种制作磁性随机存储器顶电极通孔的方法，其中采用在磁性隧道结和底电极刻蚀之后，沉积一层较厚(优选地，大于磁性隧道结/硬掩膜柱体(pillar)的高度)电介质刻蚀阻挡层将刻蚀后的磁性隧道结/硬掩膜柱体全部覆盖，并采用平坦化工艺对电介质刻蚀阻挡层表面进行磨平(此时，调节电介质覆盖层的厚度使得磨平的覆盖层顶部和磁性隧道结/硬掩膜顶部保持一定的厚度，该覆盖层既可以作为覆盖磁性隧道结周围的电介质又可以作为顶电极沟槽刻蚀的电介质刻蚀阻止层)；然后在磨平后的电介质刻蚀阻挡层上继续生长顶电极电介质层。再通过光刻，反应离子刻蚀和铜电镀工艺形成顶电极沟槽，从而避免了磁性隧道结柱体两侧被反应离子刻蚀掏空的问题。
图1至图7是根据本发明优选实施例的制作磁性随机存储器顶电极沟槽的方法的各个步骤的示意图。
如图1至图7所示，根据本发明优选实施例的制作磁性随机存储器顶电极沟槽的方法包括：
第一步骤：在表面抛光的基底100(例如，CMOS基底)上形成底电极201，并在底电极201上形成磁性隧道结多层膜202(其中磁性隧道结多层膜顶部有一层硬掩膜)，如图1所示。
其中，优选地，底电极的材料可以是Cu、CuN、Mo、Ru、Ta、TaN、W、WN、Ti或者TiN等，底电极的厚度为5nm～50nm。优选地，通常在沉积底电极的材料之前，沉积一层TaN和/或TiN等。
优选地，磁性隧道结多层膜的总厚度为15nm-40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的底钉扎(Bottom Pinned)结构或者是由记忆层，势垒层和参考层的依次向上叠加的顶钉扎(Top Pinned)结构。
进一步优选地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe结构，其优选总厚度为10nm-30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]nCo/Ru/[CoPt]m超晶格多层膜结构，其优选总厚度为8nm-20nm。
进一步优选地，势垒层为非磁性金属氧化物，优选MgO或Al2O3，其厚度为0.5nm-3nm。
进一步优选地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm-6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为1nm-3nm。
进一步优选地，顶电极与光刻硬掩膜层202为同一层，光刻硬掩膜层202的厚度为20nm-100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。
第二步骤：在硬掩膜层上图形化定义磁性隧道结图案，并利用定义的磁性隧道结图案对磁性隧道结多层膜202和底电极201进行图案刻蚀，形成高度为h1的包括底电极，磁性隧道结多层膜和硬掩膜的记忆圆柱体,如图2(图2A为界面图，图2B为俯视图)所示；
优选地，在第二步骤中，采用一次光刻一次刻蚀(LE,lithography-etching)或者两次光刻两次刻蚀(LELE,lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和硬掩膜层202的反应离子刻蚀，并同时采用反应离子刻蚀工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。
采用反应离子刻蚀(RIE，Reactive Ion Etching)的方法对硬掩膜层完成刻蚀，反应离子刻蚀主要采用CF4、CF3H、Cl2等作为主要刻蚀气体；
采用反应离子刻蚀和/或者离子束刻蚀(IBE,Ion Beam Etching)的方法完成对磁性隧道结和底电极的刻蚀，反应离子刻蚀主要采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体,离子束刻蚀主要采用Ar、Kr或者Xe等作为离子源。
第三步骤：在刻蚀后的底电极201和磁性隧道结多层膜和硬掩膜层周围及顶部沉积一层电介质覆盖层301，如图3所示；
具体地，电介质覆盖层301的厚度h2超过磁性隧道结上的硬掩膜柱体的高度h1,控制电介质覆盖层的厚度h2稍(5-10％)大于记忆圆柱体h1,。
其中，电介质覆盖层301材料为SiN，其形成方法可以采用化学气相沉积(CVD,Chemical Vapor Deposi.tion)、原子层沉积(ALD,Atomic Layer Deposition)或者离子束沉积(IBD,Ion Beam Deposition)等方式实现；后续准确控制调节电介质覆盖层301的厚度使得后续的工艺中磨平的覆盖层301顶部和硬掩膜层202顶部保持处于预定厚度范围。
第四步骤：对电介质覆盖层301进行平坦化处理，并使平坦化处理处理之后的电介质覆盖层301顶部和硬掩膜层顶部之间的距离d介于h2-h1≥d≥0之间，如图4；
其中，平坦化工艺采用化学机械抛光(CMP,Chemical Mechanical Polish),气体团子分子束(GCIB,Gas Cluster Ion Beam)或者等离子表面处理(PST,Plasma SurfaceTreatment)等方式实现。化学机械抛光把MTJ上方突出的电介质覆盖层h2去掉即可，可以通过调节抛光溶液浓度和降低磨板的压力到一个很低的值，即用所谓的KISS-LAP，使得抛光只对MTJ上方突出的电介质覆盖层起作用，一旦磨到面内的SiN,由于压强的降低，抛光速度就接近于零。再加上对抛光时间的控制，电介质覆盖层厚度就可以准确的控制了。当然，化学机械抛光可以直接停在硬掩膜上部的TaO上(即停在h1的位置)，依靠TaO作为CMP的停止点(stopping layer)也是一种选项。
第五步骤：沉积顶电极沟槽电介质层302，并对顶电极电介质层302进行图形化和刻蚀以形成顶电极沟槽303，其中对顶电极沟槽电介质层的刻蚀最终停止在电介质覆盖层301顶部，如图5所示；
其中，顶电极通孔电介质层302的厚度为50nm～500nm，其形成材料为SiO2、SiON或者低电介质(low-k)材料，采用高SiOx/SiNx刻蚀选择比的碳氟气体为主刻蚀气体对顶电极沟槽电介质层302。
其中，低介电常数(low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，低介电常数材料可以是含氢硅酸盐(HydrogenSilsequioxane，HSQ，k＝2.8-3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5-2.7),综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(Hybrid Organic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3-2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
第六步骤：再次进行刻蚀以完全去掉硬掩膜上的电介质覆盖层和硬掩膜氧化层，并维持适当过刻蚀以去掉硬掩膜表面的氧化物，从而形成高电导通的顶电极连线，最终形成顶电极(图6，其中6A为界面图，6B为俯视图)。
为了防止如图1所示的刻蚀沟槽的形成，可采用刻蚀选择比接近于1(例如大于0.9小于1.1)的物理溅射刻蚀的方法，用Ar、Ke、Xe等惰性元素为溅射气体，施加一个较高的溅射偏压对沟槽底部的电介质覆盖层层和硬掩膜进行垂直刻蚀，直到硬掩膜上的氧化层(例如TaO)全部去掉，具体刻蚀深度可以用时间来控制，最终形成具有良好的电导通的顶电极电沟槽。另外也可采用选择比SiNx/SiOx高的碳氟气体为主刻蚀气体的反应离子刻蚀工艺对通孔底部的覆盖层进行刻蚀，不过要特别注意刻蚀深度，防止刻蚀沟槽的形成。
作为优选，可以采用N2、NH3、N2/H2等为主要刻蚀气体的反应离子刻蚀工艺，对残留的聚合物和硬掩膜上的氧化层进行移除。
最后可以执行后续步骤，例如下面的第七步骤。
第七步骤：在顶电极通孔303中沉积顶电极沟槽扩散阻止层和顶电极沟槽金属304，并对扩散阻止层和顶电极沟槽金属表面304进行平坦化处理，如图7(7A为界面图，7B为俯视图)所示。其中，优选地，扩散阻止层材料采用氮化钽/钽或者氮化钛/钛(TaN/Ta或者TiN/Ti),扩散阻止层厚度为0.5nm-5nm，采用原子束沉积(ALD)或者物理溅射(PVD)方式而成。顶电极通孔采用铜通过电镀工艺而成，先用物理溅射的方法生长一层铜种子层，厚度为5nm-50nm，然后再电镀，或者钨通过原子束沉积或者物理溅射方式填充，并采用化学机械抛光方法磨平填充物。
本领域人员应当理解，本发明包括但不只限于制备磁性随机存储器，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与上述优选工艺顺序或流程制备得到的相同或相似方法。
总之，上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (10)
1.一种制作磁性随机存储器顶电极沟槽的方法，其特征在于包括：
第一步骤：在表面抛光的基底上形成底电极，并在底电极上形成磁性隧道结多层膜，其中磁性隧道结多层膜顶部有一层硬掩膜；
第二步骤：在硬掩膜层上图形化定义磁性隧道结图案，并利用定义的磁性隧道结图案对磁性隧道结多层膜和底电极进行图案刻蚀,形成高度为h1的包括底电极，磁性隧道结多层膜和硬掩膜的记忆圆柱体；
第三步骤：在刻蚀后的底电极和磁性隧道结多层膜及硬掩膜周围和顶部沉积一层电介质覆盖层,并控制电介质覆盖层的厚度h2比记忆圆柱体h1大5-10％；
第四步骤：对电介质覆盖层进行平坦化处理，使平坦化处理处理之后的电介质覆盖层顶部和硬掩膜层顶部之间的距离d介于h2-h1≥d≥0之间；
第五步骤：沉积顶电极电介质层，并对顶电极电介质层进行图形化和刻蚀以形成顶电极沟槽，其中对顶电极电介质层的刻蚀最终停止在电介质覆盖层顶部；
第六步骤：再次进行刻蚀以完全去掉硬掩膜上的电介质覆盖层和硬掩膜氧化层。
2.如权利要求1所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于还包括第七步骤：在顶电极沟槽中沉积顶电极沟槽扩散阻止层和顶电极金属，并对扩散阻止层和顶电极金属进行平坦化处理。
3.如权利要求1或2所述的制作磁性随机存储器顶电极孔的方法，其特征在于，电介质覆盖层材料为SiN。
4.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，第三步骤采用化学气相沉积、原子层沉积或者离子束沉积的方法沉积电介质覆盖层。
5.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，第四步骤采用化学机械抛光、气体团子分子束或者等离子表面处理的方式实现对电介质覆盖层进行平坦化处理，使平坦化处理处理之后的电介质覆盖层顶部和硬掩膜层顶部之间的距离处于预定范围。
6.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，第六步骤采用刻蚀选择比接近于1的物理溅射刻蚀的方法执行刻蚀。
7.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，第六步骤采用惰性元素为溅射气体，施加溅射偏压对通孔底部的电介质覆盖层和硬掩膜进行垂直溅射刻蚀，直到硬掩膜上的氧化层全部去掉。
8.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，第六步骤也可以采用碳氟气体为主刻蚀气体的反应离子刻蚀工艺对通孔底部的覆盖层进行刻蚀，调节工艺参数使之具有良好的刻蚀选择比和刻蚀轮廓。
9.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，在第六步中，采用N2、NH3、N2/H2等为主要刻蚀气体的反应离子刻蚀工艺，对残留的聚合物和硬掩膜上的氧化层进行移除。
10.如权利要求1或2所述的制作磁性随机存储器顶电极沟槽的方法，其特征在于，采用一次光刻一次刻蚀或者两次光刻两次刻蚀执行第二步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20181225 |