CN109713121B - 一种制作磁性随机存储器单元阵列及其周围电路的方法 - Google Patents

Abstract

本发明提供了一种制作磁性随机存储器单元阵列及其周围电路的方法，步骤如下：(1)提供表面抛光的带金属连线的CMOS基底，并在其上制作底电极通孔，然后在底电极通孔中填充金属铜；(2)在底电极通孔上制作底电极接触；(3)在存储区域制作磁性隧道结结构单元，磁性隧道结结构单元由底种子层、磁性隧道结多层膜和顶硬掩膜层组成；(4)在逻辑区域制作顶电极通孔和实现逻辑单元/存储单元相连接的金属铜连线。由于在磁性隧道结的下面增加了一层底电极接触，有效的避免了CMOS后段铜通孔与制作磁性隧道结阵列中的刻蚀工艺直接接着，有利于器件电学性能和良率的提升，同时极大地降低了工艺复杂程度和制造成本。

Description

一种制作磁性随机存储器单元阵列及其周围电路的方法

技术领域

本发明涉及一种制作磁性随机存储器单元阵列及其周围电路的方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。

背景技术

近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。

在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(VIA_x(x>＝1))上直接制作MTJ单元，即：所谓的on-axis结构。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比VIA_x(x>＝1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIA_x(x>＝1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜VIA_x(x>＝1)到其外面的low-k电介质的扩散通道，Cu原子将会扩散到low-k电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，TimeDependent Dielectric Breakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。

另外，在磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(IonBombardment)，将会把铜原子及其形成化合物溅射到磁性隧道结的侧壁和被刻蚀的low-k材料的表面，从而对整个MRAM器件造成污染。

发明内容

本发明的一种制作磁性随机存储器单元阵列及其周围电路的方法，提供在两层金属之间，进行磁性随机存储器件及其周围逻辑电路的制作工艺和对准方式。在存储区域，采用在金属连线(M_x(x>＝1))上依次制作底电极通孔(BEV，Bottom Electrode Via)、底电极接触(BEC，Bottom Electrode Contact)、磁性隧道结结构单元(MTJ)；BEV、BEC和MTJ依次对齐；在逻辑电路区域，则采用顶电极通孔(TEV)和底电极接触(BEC)直接相连接的方式实现，BEV、BEC和TEV依次对齐；最后，在顶电极通孔(TEV)上和MTJ顶部直接制作一层金属连线(M_x+1(x>＝1))以实现磁性随机存储器逻辑区域和存储区域之间的连接。

本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体技术方案如下：

一种制作磁性随机存储器单元阵列及其周围电路的方法，包括如下步骤：

步骤1：提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充金属铜；

步骤2：在底电极通孔上制作底电极接触；

步骤3：在存储区域制作磁性隧道结结构单元，磁性隧道结结构单元由底种子层、磁性隧道结多层膜和顶硬掩膜层组成；

步骤4：在逻辑区域制作顶电极通孔和实现逻辑单元/存储单元相连接的金属铜连线。

进一步地，步骤1中采用单镶嵌工艺填充金属铜。

进一步地，步骤2中底电极接触的材料选自Ta、TaN、Ti、TiN、W或WN中的一种。

进一步地，步骤3包括如下细分步骤：

步骤3.1：在磨平的底电极接触上，依次形成底种子层、磁性隧道结多层膜和顶硬掩膜层；

步骤3.2：图形化定义磁性隧道结图案，并对顶硬掩膜层、磁性隧道结多层膜和底种子层进行刻蚀；

步骤3.3：在刻蚀后的底种子层、磁性隧道结多层膜和顶硬掩膜层周围沉积一层电介质覆盖层并覆盖整个被刻蚀的区域和顶硬掩膜层的顶部；

步骤3.4：在电介质覆盖层周围沉积磁性隧道结电介质，磨平磁性隧道结电介质和部分电介质覆盖层，直到露出顶掩模层的顶部；

进一步地，电介质覆盖层材料选自SiC、SiN或者SiCN之中的一种。

进一步地，磁性隧道结电介质选自SiO₂、SiON或低介电常数电介质之中的一种，低介电常数电介质是指介电常数低于SiO₂的材料。

进一步地，磁性隧道结多层膜的总厚度为15nm～40nm。

进一步地，顶硬掩膜层的厚度为20nm～100nm。

进一步地，顶硬掩膜层的材料选自Ta、TaN、W或WN之中的一种。

进一步地，步骤4采用两次单镶嵌或者一次双镶嵌工艺实现。

本发明的有益效果：由于在磁性隧道结的下面，增加了一层底电极接触(BEC)，有效的避免了CMOS后段铜通孔与制作磁性隧道结阵列中的刻蚀工艺直接接着，有利于器件电学性能和良率的提升，同时，由于没有在磁性隧道结上面，进行顶电极通孔(TEV，TopElectrode Via)的制作，这样极大的降低了工艺复杂程度和制造成本。

附图说明

附图是本发明一个较佳实施例的一种制作磁性随机存器阵列及其周围电路的方法的各个步骤的示意图，其中：

图1(a)至图1(c)是制作底电极通孔填充的步骤示意图；

图2(a)至图2(b)是制作底电极接触的步骤示意图；

图3(a)至图3(d)是制作磁性隧道结结构单元的步骤示意图；

图4(a)至图4(b)是两次单镶嵌工艺制作金属连线的步骤示意图；

图5是一次双镶嵌工艺制作金属连线的步骤示意图；

附图标记说明：100-表面抛光的带金属连线(M_x(x>＝1))的CMOS基底，201-底电极通孔(BEV)扩散阻挡层，202-底电极通孔(BEV)电介质，203-底电极通孔(BEV)，204-底电极通孔(BEV)填充扩散阻挡层，205-底电极通孔(BEV)填充，301-底电极接触(BEC)金属，302-底电极接触(BEC)，303-底电极接触(BEC)电介质，401-磁性隧道结(MTJ)多层膜，402-顶硬掩膜层，403-电介质覆盖层，404-磁性隧道结电介质，405-顶电极通孔(TEV)填充扩散阻挡层(逻辑区域)，406-顶电极通孔(TEV)(逻辑区域)，501-金属连线(M_x+1(x>＝1))扩散阻挡层，502-金属铜连线(M_x+1(x>＝1))。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的一种制作磁性随机存储器单元阵列及其周围电路的方法，提供在两层金属之间，进行磁性随机存储器件及其周围逻辑电路的制作工艺和对准方式。在存储区域，采用在金属连线(M_x，Metal_x(x>＝1)上依次制作底电极通孔(BEV，Bottom Electrode Via)、底电极接触(BEC，Bottom Electrode Contact)、磁性隧道结结构单元(MTJ)；BEV、BEC和MTJ依次对齐。在逻辑电路区域，则采用顶电极通孔(TEV)和底电极接触(BEC)直接相连接的方式实现，BEV、BEC和TEV依次对齐；最后，在顶电极通孔(TEV)上和MTJ顶部直接制作一层金属连线(M_x+1，x>＝1)以实现磁性随机存储器逻辑区域和存储区域之间的连接。由于在磁性隧道结的下面，增加了一层底电极接触(BEC)，有效的避免了CMOS后段铜通孔与制作磁性隧道结阵列中的刻蚀工艺直接接着，有利于器件电学性能和良率的提升，同时，由于没有在磁性隧道结上面，进行顶电极通孔(TEV，Top Electrode Via)的制作，这样极大的降低了工艺复杂程度和制造成本。

本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：

步骤1：提供表面抛光的带金属连线(M_x(x>＝1)的CMOS基底100，并在其上制作底电极通孔(BEV，Bottom Electrode Via)203，然后，采用标准的单镶嵌(SD，SingleDamascene)工艺进行金属铜的填充。

更进一步地，可以分为如下的形成步骤：

步骤1.1：沉积底电极通孔扩散阻挡层201和底电极通孔电介质202，如图1(a)所示，其中，底电极通孔扩散阻挡层201既可以作为阻挡金属连线(M_x)中铜向底电极通孔电介质202的扩散阻挡层，又可以做为BEV刻蚀的刻蚀阻挡层，其厚度为10nm～50nm，形成材料可以为SiN、SiC或SiCN等；底电极通孔电介质202的厚度为60nm～150nm，形成材料可以为SiO₂、SiON或low-k等；

其中，低介电常数(low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。

步骤1.2：在存储区域和逻辑区域同时图形化定义底电极通孔(BEV)203图案，刻蚀形成底电极通孔(BEV)203，如图1(b)所示，在刻蚀之后，一般采用干法工艺和/或湿法清洗工艺除去残留的聚合物；

步骤1.3：填充金属铜到底电极通孔(BEV)203里面，并采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平，形成底电极通孔填充205，如图1(c)所示，其中，通常在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层204和铜种子层。

步骤2：制作底电极接触(BEC，Bottom Electrode Contact)302。其中，底电极接触(BEC)302可以是Ta、TaN、Ti、TiN、W或WN等；

更进一步地，可以分为如下的形成步骤：

步骤2.1：沉积底电极接触(BEC)金属301，如图2(a)所示，其中，沉积底电极接触(BEC)金属301为20nm～80nm，可以采用化学气相沉积(CVD，Chemical Vapor Deposition)、物理气相沉积(PVD，Physical Vapor Deposition)，原子层沉积(ALD，Atomic LayerDeposition)或离子束沉积(IBD，Ion Beam Deposition)等方式实现；

步骤2.2：图形化定义底电极接触(BEC)302图案使之与底电极通孔(BEV)203对齐，并采用刻蚀工艺形成底电极接触302，刻蚀工艺可以采用反应离子刻蚀(RIE，Reactive IonEtching)或离子束刻蚀(IBE，Ion Beam Etching)等工艺实现，在刻蚀之后，采用清洗工艺除去残留的聚合物等；

其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用Cl₂或CF₄等作为主要刻蚀气体。

步骤2.3：填充底电极接触(BEC)电介质303，并采用平坦化工艺磨平直到底电极接触(BEC)302顶部。其中，底电极接触(BEC)电介质303为SiO₂、SiON或low-k等材料。

步骤3：在存储区域，制作包括底部的种子层和顶硬掩膜层的磁性隧道结结构单元(MTJ)；

更进一步地，可以分为如下的形成步骤：

步骤3.1：在磨平的底电极接触(BEC)302上，依次形成种子层、磁性隧道结多层膜401和顶硬掩膜层402，如图3(a)所示。

磁性隧道结(MTJ)多层膜的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。

进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。

进一步地，势垒层为非磁性金属氧化物，优选MgO或Al₂O₃，其厚度为0.5nm～3nm。

更进一步地，可以采用双层MgO的结构。

进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。

顶硬掩膜层402的厚度为20nm～100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。

步骤3.2：图形化定义磁性隧道结图案，并对顶硬掩膜层402、磁性隧道结多层膜401和底电极进行刻蚀，如图3(b)所示；

在此过程中，采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和顶硬掩膜层402的反应离子(RIE)刻蚀，并同时采用RIE或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。

采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，IonBeam Etching)的方法完成对磁性隧道结的刻蚀；

其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH₃OH、CH₄/Ar、C₂H₅OH、CH₃OH/Ar或者CO/NH₃等作为主要刻蚀气体；

步骤3.3：在磁性隧道结多层膜401和顶硬掩膜层402周围沉积一层电介质覆盖层403并覆盖整个被刻蚀的区域，同时，包括顶部的硬掩膜层；如图3(c)所示；其中，电介质覆盖层403材料为SiC、SiN或者SiCN等，其形成方法可以采用化学气相沉积(CVD)、原子层沉积(ALD)或者离子束沉积(IBD)等方式实现。

步骤3.4：沉积磁性隧道结电介质404在电介质覆盖层403周围，并采用化学机械抛光(CMP)磨平磁性隧道结电介质404直到顶硬掩膜层402；

其中，磁性隧道结电介质404可以为SiO₂、SiON或low-k等。

步骤4：在逻辑区域，制作顶电极通孔(TEV，Top Electrode Via)406和实现逻辑单元/存储单元相连接的金属铜连线(M_x+1)502。在此步骤中，可以采用两次单镶嵌(SD，SingleDamascene)或者一次双镶嵌(DD，Dual Damascene)工艺实现。

实施案例一：两次单镶嵌(SD，Single Damascene)工艺，其步骤如下：

步骤4.1.1：在逻辑区域，图形化定义并采用刻蚀工艺形成顶电极通孔(TEV)，使之连接到底电极通孔(BEV)填充205，在存储区域，使金属铜连线(M_x+1)502直接和顶硬掩膜层402直接连接；通常，在刻蚀之后采用清洗工艺除去聚合物；

步骤4.1.2：填充金属至顶电极通孔406，并采用化学机械抛光(CMP)磨平；其中，通常在电镀(ECP，Electro Chemical Plating)铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层405和铜种子层，如图4(a)所示。

步骤4.1.3：沉积金属连线(M_x+1)电介质，图形化定义并刻蚀形成连接逻辑区域和存储区域的金属连线槽，电镀铜到连线槽里面，并采用化学机械抛光磨平，以形成连接逻辑区域和存储区域的金属铜连线(M_x+1)502，如图4(b)所示；其中，金属连线(M_x+1)电介质的厚度为50nm～300nm，其材料为SiO₂、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层，其材料为SiN、SiC或SiCN等；在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层501和铜种子层。

实施案例二：一次双镶嵌(DD，Dual Damascene)工艺，如图5所示；其步骤如下：

步骤4.2.1：在表面抛光的磁性隧道结电介质404表面，沉积金属连线(M_x+1)电介质；金属连线(M_x+1)电介质602的厚度为50nm～300nm，其材料为SiO₂、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层，其材料为SiN、SiC或SiCN等；

步骤4.2.2：在逻辑区域，图形化定义并采用刻蚀工艺形成顶电极通孔(TEV)和连接逻辑区域和存储区域的金属连线槽，使顶电极通孔406连接到底电极通孔(BEV)填充205。在存储区域和逻辑区域，同时图形化定义并采用刻蚀工艺形成金属铜连线(M_x+1)502，使其和存储区域的顶硬掩膜层402和逻辑区域的顶电极通孔(TEV)直接连接；通常，在刻蚀之后采用清洗工艺除去聚合物；

步骤4.2.3：填充铜金属至顶电极通孔406和金属铜连线(M_x+1)502，并采用化学机械抛光磨平；其中，通常在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层501和铜种子层。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，包括如下步骤：

步骤1：提供表面抛光的带金属连线的CMOS基底，并在所述基底上制作底电极通孔，然后在所述底电极通孔中填充金属铜；

步骤1包括以下步骤：

步骤1.1：沉积底电极通孔扩散阻挡层和底电极通孔电介质；

步骤1.2：在存储区域和逻辑区域同时图形化定义底电极通孔图案；

步骤1.3：填充金属铜到底电极通孔里面，在电镀铜之前，会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层和铜种子层；

步骤2：在所述底电极通孔上制作底电极接触；

步骤2包括以下步骤：

步骤2.1：沉积底电极接触金属；

步骤2.2：图形化定义底电极接触图案使之与底电极通孔对齐；

步骤2.3：填充底电极接触电介质，并采用平坦化工艺磨平直到底电极接触顶部；

步骤3：在存储区域制作磁性隧道结结构单元，所述磁性隧道结结构单元由底种子层、磁性隧道结多层膜和顶硬掩膜层组成；

步骤3包括以下步骤：

步骤3.1：在磨平的所述底电极接触上，依次形成所述底种子层、所述磁性隧道结多层膜和顶硬掩膜层；

步骤3.2：图形化定义磁性隧道结图案，并对所述顶硬掩膜层、所述磁性隧道结多层膜和所述底种子层进行刻蚀；

步骤3.3：在刻蚀后的所述底种子层、所述磁性隧道结多层膜和所述顶硬掩膜层周围沉积一层电介质覆盖层并覆盖整个被刻蚀的区域和所述顶硬掩膜层的顶部；

步骤3.4：在所述电介质覆盖层周围沉积磁性隧道结电介质，磨平所述磁性隧道结电介质和部分所述电介质覆盖层，直到露出所述顶硬掩膜层的顶部；

步骤4：在逻辑区域制作顶电极通孔和实现逻辑单元/存储单元相连接的金属铜连线。

2.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，步骤1中采用单镶嵌工艺填充所述金属铜。

3.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，步骤2中所述底电极接触的材料选自Ta、TaN、Ti、TiN、W或WN中的一种。

4.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，所述电介质覆盖层材料选自SiC、SiN或者SiCN之中的一种。

5.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，所述磁性隧道结电介质选自SiO₂、SiON或低介电常数电介质之中的一种，所述低介电常数电介质是指介电常数低于SiO₂的材料。

6.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，所述磁性隧道结多层膜的总厚度为15nm～40nm。

7.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，所述顶硬掩膜层的厚度为20nm～100nm。

8.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，所述顶硬掩膜层的材料选自Ta、TaN、W或WN之中的一种。

9.根据权利要求1所述的一种制作磁性随机存储器单元阵列及其周围电路的方法，其特征在于，步骤4采用两次单镶嵌或者一次双镶嵌工艺实现。

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