CN109545754A - 一种芯片的封装结构、封装方法、显示装置 - Google Patents
一种芯片的封装结构、封装方法、显示装置 Download PDFInfo
- Publication number
- CN109545754A CN109545754A CN201811399916.3A CN201811399916A CN109545754A CN 109545754 A CN109545754 A CN 109545754A CN 201811399916 A CN201811399916 A CN 201811399916A CN 109545754 A CN109545754 A CN 109545754A
- Authority
- CN
- China
- Prior art keywords
- chip
- groove
- circuit board
- region
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 99
- 238000012856 packing Methods 0.000 claims abstract description 86
- 229920002120 photoresistant polymer Polymers 0.000 claims description 79
- 238000005530 etching Methods 0.000 claims description 16
- 230000014759 maintenance of location Effects 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 239000003292 glue Substances 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 abstract description 14
- 238000005516 engineering process Methods 0.000 abstract description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 13
- 230000004308 accommodation Effects 0.000 description 13
- 230000001965 increasing effect Effects 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 239000000945 filler Substances 0.000 description 4
- 230000005611 electricity Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明公开一种芯片的封装结构、封装方法、显示装置,涉及封装技术领域,为解决在对芯片进行封装时,在进行底部填充操作后,容易在芯片和电路板之间产生孔洞现象,导致芯片封装的可靠性降低的问题。所述芯片的封装结构包括:电路板,设置在芯片封装区域的芯片和填充在芯片和电路板之间的填充材料;其中芯片包括与电路板上的多个焊盘一一对应的多个引脚,引脚与对应的焊盘电性连接,形成导电部;电路板对应相邻导电部之间间隙的区域中,至少部分区域设置有第一凹槽;和/或,芯片对应相邻导电部之间间隙的区域中,至少部分区域设置有第二凹槽。本发明提供的芯片的封装结构用于提供驱动信号。
Description
技术领域
本发明涉及封装技术领域,尤其涉及一种芯片的封装结构、封装方法、显示装置。
背景技术
倒装封装工艺是一种在倒装芯片的引脚上沉积锡球,然后将倒装芯片翻转加热,利用熔融的锡球将倒装芯片与电路板结合的封装方式。采用这种封装方式对芯片进行封装时,在将芯片与电路板结合后,还会利用填充材料在芯片与电路板之间进行底部填充,进行底部填充的主要目的是:增大芯片与电路板之间的接触面积,提升芯片与电路板之间的结合强度,释放芯片与电路板之间的热应力,以及对锡球起到保护作用。
但随着芯片传输能力的增强,芯片的引脚数量增加,从而使得在将芯片与电路板结合后,位于芯片和电路板之间的引脚,电路板上与引脚连接的焊盘,以及用于连接二者的锡球的密度均增加,这样在进行底部填充操作时,填充材料所受阻力将增大,同时由于填充材料在芯片的边缘区域流动速度较快,而在芯片的中间区域受到引脚、焊盘和锡球的阻力导致流动速度较慢,造成封装后芯片的中间区域产生孔洞现象,进而严重影响芯片封装的可靠性。
发明内容
本发明的目的在于提供一种芯片的封装结构、封装方法、显示装置,用于解决在对芯片进行封装时,在进行底部填充操作后,容易在芯片和电路板之间产生孔洞现象,导致芯片封装的可靠性降低的问题。
为了实现上述目的,本发明提供如下技术方案:
本发明的第一方面提供一种芯片的封装结构,包括:
电路板,所述电路板的芯片封装区域包括间隔设置的多个焊盘;
设置在所述芯片封装区域的芯片,所述芯片包括与所述多个焊盘一一对应的多个引脚,所述引脚在所述电路板上的正投影与对应的所述焊盘在所述电路板上的正投影至少部分重叠,所述引脚与对应的所述焊盘电性连接,形成导电部;
填充在所述芯片和所述电路板之间的填充材料;
所述电路板对应相邻所述导电部之间间隙的区域中,至少部分区域设置有第一凹槽;和/或,
所述芯片对应相邻所述导电部之间间隙的区域中,至少部分区域设置有第二凹槽。
可选的,所述电路板对应相邻所述导电部之间间隙的全部区域均设置有第一凹槽;和/或,
所述芯片对应相邻所述导电部之间间隙的全部区域均设置有第二凹槽。
可选的,所述第一凹槽沿所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸;或者所述第一凹槽沿垂直于所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸;
和/或,
所述第二凹槽沿所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸;或者所述第二凹槽沿垂直于所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸。
可选的,所述第一凹槽在垂直于其自身延伸方向上的宽度,等于位于该第一凹槽两侧的焊盘在垂直于所述第一凹槽延伸方向上的距离;和/或,
所述第二凹槽在垂直于其自身延伸方向上的宽度,等于位于该第二凹槽两侧的引脚在垂直于所述第二凹槽延伸方向上的距离。
可选的,所述电路板围绕全部所述导电部的周边区域设置有第三凹槽;和/或,
所述芯片围绕全部所述导电部的周边区域设置有第四凹槽。
可选的,所述第一凹槽和所述第三凹槽在垂直所述电路板的方向上的深度均在1/3H~1/2H之间,H为所述电路板的厚度;和/或,
所述第二凹槽和所述第四凹槽在垂直所述电路板的方向上的深度均在1/3D~1/2D之间,D为所述芯片在垂直所述电路板的方向上的厚度。
基于上述芯片的封装结构的技术方案,本发明的第二方面提供一种显示装置,包括上述芯片的封装结构。
基于上述芯片的封装结构的技术方案,本发明的第三方面提供一种芯片的封装方法,包括:
制作一电路板,所述电路板的芯片封装区域间隔设置有多个焊盘;
制作一芯片,所述芯片包括与所述多个焊盘一一对应的多个引脚;
所述制作一电路板的步骤具体包括:在所述电路板对应相邻所述焊盘之间间隙的区域中的至少部分区域制作第一凹槽;和/或,所述制作一芯片的步骤具体包括:在所述芯片对应相邻所述引脚之间间隙的区域中的至少部分区域制作第二凹槽;
将所述芯片焊接在所述电路板的芯片封装区域,使所述引脚在所述电路板上的正投影与对应的所述焊盘在所述电路板上的正投影至少部分重叠,所述引脚与对应的所述焊盘电性连接,形成导电部;
在所述芯片和所述电路板之间注射流动的填充材料,当所述填充材料填满所述电路板与所述芯片之间的空隙后,对所述填充材料进行固化。
可选的,所述制作一电路板的步骤还具体包括:
在所述电路板围绕全部所述焊盘的周边区域制作第三凹槽;
和/或,
所述制作一芯片的步骤还具体包括:
在所述芯片围绕全部所述引脚的周边区域制作第四凹槽。
可选的,在所述电路板上形成所述第一凹槽和所述第三凹槽的步骤具体包括:
在所述电路板形成有所述焊盘的一侧形成第一光刻胶;
对所述第一光刻胶进行曝光,形成第一光刻胶保留区域和第一光刻胶去除区域,其中所述第一光刻胶去除区域与所述第一凹槽和所述第三凹槽所在区域相对应,所述第一光刻胶保留区域与除所述第一凹槽和所述第三凹槽所在区域之外的其它区域相对应;
对曝光后的第一光刻胶进行显影,将位于所述第一光刻胶去除区域的第一光刻胶去除;
对位于所述第一光刻胶去除区域的电路板进行刻蚀,形成所述第一凹槽和所述第三凹槽;
在所述芯片上形成所述第二凹槽和所述第四凹槽的步骤具体包括:
在所述芯片形成有所述引脚的一侧形成第二光刻胶;
对所述第二光刻胶进行曝光,形成第二光刻胶保留区域和第二光刻胶去除区域,其中所述第二光刻胶去除区域与所述第二凹槽和所述第四凹槽所在区域相对应,所述第二光刻胶保留区域与除所述第二凹槽和所述第四凹槽所在区域之外的其它区域相对应;
对曝光后的第二光刻胶进行显影,将位于所述第二光刻胶去除区域的第二光刻胶去除;
对位于所述第二光刻胶去除区域的芯片进行刻蚀,形成所述第二凹槽和所述第四凹槽。
本发明提供的技术方案中,在电路板对应相邻导电部之间间隙的区域中,至少部分区域设置有第一凹槽;和/或,在芯片对应相邻导电部之间间隙的区域中,至少部分区域设置有第二凹槽;使得形成在芯片和电路板之间的容纳空间在垂直于电路板的方向上增大,即使得在芯片的中间区域在垂直于电路板的方向上,填充材料的流动空间变大,根据平行平板理论,在芯片和电路板之间填充填充材料时,填充材料在芯片的中间区域所受阻力减小,填充材料在芯片的中间区域具有更快的流动速度,从而使得填充材料能够更均匀的,更快速的完成底部填充过程,有效避免了在芯片的中间区域产生孔洞,保证了芯片封装的可靠性。另外,由于填充材料在芯片和电路板中的流动速度加快,使得填充材料的填充效率提高,从而更好的提升了芯片封装结构的生产效率。
此外,本发明提供的技术方案中,通过形成凹槽的方式增大形成在芯片和电路板之间的容纳空间,在不改变芯片的封装结构的厚度的情况下,保证了芯片封装的可靠性。
附图说明
此处所说明的附图用来提供对本发明的进一步理解,构成本发明的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1为现有技术中芯片的封装结构的截面示意图;
图2为现有技术中向芯片和电路板之间注射填充材料的截面示意图;
图3为现有技术中向芯片和电路板之间注射填充材料的俯视示意图;
图4为现有技术中在芯片和电路板之间形成孔洞的截面示意图;
图5为现有技术中在芯片和电路板之间形成孔洞的俯视示意图;
图6为本发明实施例提供的芯片的封装结构的第一截面示意图;
图7为本发明实施例提供的芯片的封装结构的第二截面示意图;
图8为本发明实施例提供的芯片的封装结构的第三截面示意图;
图9为本发明实施例提供的向芯片和电路板之间注射填充材料的截面示意图;
图10为本发明实施例提供的填充材料填满芯片和电路板之间的截面示意图;
图11为本发明实施例提供的填充材料填满芯片和电路板之间的俯视示意图;
图12为本发明实施例提供的第二凹槽的一种延伸方式;
图13为本发明实施例提供的第二凹槽的另一种延伸方式。
附图标记:
1-电路板,10-焊盘,
2-芯片,20-引脚,
3-填充材料,4-导电部,
40-锡球,5-孔洞,
61-第一凹槽,62-第二凹槽,
63-第三凹槽,64-第四凹槽。
具体实施方式
为了进一步说明本发明实施例提供的芯片的封装结构、封装方法、显示装置,下面结合说明书附图进行详细描述。
如图1所示,在将芯片2封装在电路板1上时,一般是将芯片2封装在电路板1上的芯片封装区域,该芯片封装区域包括与芯片2中的引脚20一一对应的焊盘10,封装时,先在芯片2的引脚20上沉积锡球40,然后将芯片2形成有引脚20的一侧朝向电路板1,使芯片2中的各引脚20与电路板1上对应的焊盘10接触,再对位于引脚20和焊盘10之间的锡球40进行加热,实现引脚20与对应的焊盘10之间的电性连接;如图2和图3所示,接着进行底部填充操作,即利用注射器从芯片2的一侧向芯片2和电路板1之间注射填充材料3,填充材料3从芯片2的一侧向芯片2和电路板1之间流动,直至填充完芯片2与电路板1之间的全部空间。
如图4和图5所示,随着芯片2传输能力的增强,芯片2的引脚20数量增加,使得在将芯片2与电路板1结合后,位于芯片2和电路板1之间的引脚20、焊盘10和锡球40的密度均增加,从而使得填充材料3流动过程中所受阻力增大,而且由于填充材料3在芯片2的边缘区域流动速度较快,在芯片2的中间区域受到引脚20、焊盘10和锡球40的阻力流动速度较慢,导致封装后芯片2的中间区域容易产生孔洞5,进而严重影响芯片2封装的可靠性。
为了解决上述问题,本发明的发明人经研究发现可以通过增大芯片2与电路板1之间形成的容纳填充材料3的容纳空间来解决上述问题。具体地,请参阅图6-图8、图10,本发明实施例提供了一种芯片的封装结构,包括:电路板1,芯片2和填充材料3;其中,电路板1的芯片封装区域包括间隔设置的多个焊盘10;芯片2设置在电路板1的芯片封装区域,芯片2包括与多个焊盘10一一对应的多个引脚20,引脚20在电路板1上的正投影与对应的焊盘10在电路板1上的正投影至少部分重叠,引脚20与对应的焊盘10电性连接,形成导电部4;填充材料3填充在芯片2和电路板1之间;电路板1对应相邻导电部4之间间隙的区域中,至少部分区域设置有第一凹槽61;和/或,芯片2对应相邻导电部4之间间隙的区域中,至少部分区域设置有第二凹槽62。
具体地,在将芯片2封装在电路板1上时,先在芯片2的引脚20上沉积锡球40,然后将芯片2形成有引脚20的一侧和电路板1形成有焊盘10的一侧相对,使芯片2中的各引脚20与电路板1上对应的焊盘10接触,再对位于引脚20和焊盘10之间的锡球40进行加热,使得引脚20与对应的焊盘10之间电性连接,形成导电部4,该导电部4能够实现在芯片2和电路板1之间传输信号;由于引脚20凸出于芯片2,焊盘10凸出于电路板1,因此,在将引脚20与对应的芯片2电连接形成导电部4之后,在芯片2和电路板1之间,形成围绕各导电部4的容纳空间,如图9所示,利用注射器在芯片2和电路板1之间注射流动的填充材料3,当填充材料3填满电路板1与芯片2之间的空隙后,对填充材料3进行固化,从而完成将芯片2封装在电路板1上。
根据上述芯片的封装结构的具体结构和封装过程可知,本发明实施例提供的芯片的封装结构中,在电路板1对应相邻导电部4之间间隙的区域中,至少部分区域设置有第一凹槽61;和/或,在芯片2对应相邻导电部4之间间隙的区域中,至少部分区域设置有第二凹槽62;使得形成在芯片2和电路板1之间的容纳空间在垂直于电路板1的方向上增大(如图6-图8中容纳空间在垂直于电路板1的方向的高度L变高),即使得在芯片2的中间区域在垂直于电路板1的方向上,填充材料3的流动空间变大,根据平行平板理论,在芯片2和电路板1之间填充填充材料3时,填充材料3在芯片2的中间区域所受阻力减小,填充材料3在芯片2的中间区域具有更快的流动速度,从而使得填充材料3能够更均匀的,更快速的完成底部填充过程,有效避免了在芯片2的中间区域产生孔洞,保证了芯片2封装的可靠性。
另外,由于填充材料3在芯片2和电路板1中的流动速度加快,使得填充材料3的填充效率提高,从而更好的提升了芯片封装结构的生产效率。
此外,本发明实施例提供的芯片的封装结构中,通过形成凹槽的方式增大形成在芯片2和电路板1之间的容纳空间,在不改变芯片的封装结构的厚度的情况下,保证了芯片2封装的可靠性。
需要说明,平行平板理论是指:在由上下平行板形成的空间中填充具有流动性的材料时,当上下平行板之间的距离增加时,具有流动性的材料在上下平板之间流动的阻力减小,从而使得具有流动性的材料能够更快速更均匀的填充在上下平板之间。
进一步地,上述电路板1对应相邻导电部4之间间隙的全部区域均设置有第一凹槽61;和/或,芯片2对应相邻导电部4之间间隙的全部区域均设置有第二凹槽62。
具体地,如图10和图11所示,在电路板1对应相邻导电部4之间间隙的全部区域均设置第一凹槽61,和/或,在芯片2对应相邻导电部4之间间隙的全部区域均设置第二凹槽62,使得在垂于电路板1的方向上,更大限度的增大了形成在芯片2和电路板1之间的容纳空间,从而使得在芯片2和电路板1之间填充填充材料3时,填充材料3在芯片2的中间区域所受阻力进一步减小,填充材料3在芯片2的中间区域的流动速度,和流动的均匀性进一步提升,从而更有效避免了在芯片2的中间区域产生孔洞,保证了芯片2封装的可靠性。
上述实施例中提到的第一凹槽61和第二凹槽62的尺寸和具体设置方式多种多样,在一些实施例中,可设置第一凹槽61沿填充材料3填充在芯片2和电路板1之间时的流动方向延伸;或者第一凹槽61沿垂直于填充材料3填充在芯片2和电路板1之间时的流动方向延伸;和/或,如图13所示,第二凹槽62沿填充材料3填充在芯片2和电路板1之间时的流动方向延伸;如图12所示,或者第二凹槽62沿垂直于填充材料3填充在芯片2和电路板1之间时的流动方向延伸。
具体地,当设置第一凹槽61和/或第二凹槽62沿填充材料3填充在芯片2和电路板1之间时的流动方向延伸时,能够更有利于填充材料3快速的流动,从而实现高效的填充。而当设置第一凹槽61和/或第二凹槽62沿垂直于填充材料3填充在芯片2和电路板1之间时的流动方向延伸时,能够更有利于填充材料3均匀的在芯片2和电路板1之间扩散,更好的保证填充的均匀性。
优选的,可设置第一凹槽61沿填充材料3填充在芯片2和电路板1之间时的流动方向延伸,且同时设置第二凹槽62沿垂直于填充材料3填充在芯片2和电路板1之间时的流动方向延伸;或者可设置第一凹槽61沿垂直于填充材料3填充在芯片2和电路板1之间时的流动方向延伸,且同时设置第二凹槽62沿填充材料3填充在芯片2和电路板1之间时的流动方向延伸;上述两种设置方式更有利于填充材料3快速、均匀的填充在芯片2和电路板1之间,能够更好的提升芯片2封装的可靠性和封装效率。
进一步地,可设置第一凹槽61在垂直于其自身延伸方向上的宽度,等于位于该第一凹槽61两侧的焊盘10在垂直于第一凹槽61延伸方向上的距离;和/或,第二凹槽62在垂直于其自身延伸方向上的宽度,等于位于该第二凹槽62两侧的引脚20在垂直于第二凹槽62延伸方向上的距离。
具体地,上述设置方式能够使得第一凹槽61和第二凹槽62具有最大的宽度,使得形成在芯片2和电路板1之间的容纳空间最大化,从而填充材料3在容纳空间中流动时,所受阻力最大限度的减小,填充材料3在芯片2的中间区域的流动速度,和流动的均匀性有效的提升,从而更有效避免了在芯片2的中间区域产生孔洞,保证了芯片2封装的可靠性。
进一步地,如图6-图8所示,上述实施例提供的电路板1中围绕全部导电部4的周边区域设置有第三凹槽63;和/或,芯片2中围绕全部导电部4的周边区域设置有第四凹槽64。
具体地,上述设置方式能够使得在芯片2的边缘区域在垂直于电路板1的方向上,填充材料3的流动空间变大,使得填充材料3在由芯片2的边缘区域流入时,在垂直于电路板1的方向,填充材料3的流动距离增加,从而减缓了填充材料3在边缘区域流入时的速度,使得填充材料3填充整个容纳空间的速度变得更加均匀,从而使得填充材料3能够更均匀、快速的完成底部填充过程,从而有效避免了在芯片2的中间区域产生孔洞,保证了芯片2封装的可靠性。
进一步地,如图6-图8所示,上述实施例提供的第一凹槽61、第二凹槽62、第三凹槽63和第四凹槽64的深度可根据实际需要设置,示例性的,第一凹槽61和第三凹槽63在垂直电路板1的方向上的深度h均在1/3H~1/2H之间,H为电路板1的厚度;和/或,第二凹槽62和第四凹槽64在垂直电路板1的方向上的深度d均在1/3D~1/2D之间,D为芯片2在垂直电路板1的方向上的厚度。
具体地,将第一凹槽61、第二凹槽62、第三凹槽63和第四凹槽64的深度设置在上述范围,不仅在垂直于电路板1的方向上较大限度的增大了形成在芯片2和电路板1之间的容纳空间,而且不会对芯片2和电路板1的工作性能产生不良的影响。使得芯片的封装结构在保证良好的工作性能的同时,更好的保证了芯片2封装的可靠性。
本发明实施例还提供了一种显示装置,包括上述实施例提供的芯片的封装结构。
由于上述实施例提供的芯片的封装结构封装的可靠性较高,且具有良好的工作性能,因此,本发明实施例提供的显示装置在包括上述实施例提供的芯片的封装结构时,同样能够实现良好的工作性能,以及具有良好的可靠性。
本发明实施例还提供了一种芯片的封装方法,用于实现上述实施例提供的芯片的封装结构,该封装方法包括:
制作一电路板1,电路板1的芯片封装区域间隔设置有多个焊盘10;
制作一芯片2,芯片2包括与多个焊盘10一一对应的多个引脚20;
制作一电路板1的步骤具体包括:在电路板1对应相邻焊盘10之间间隙的区域中的至少部分区域制作第一凹槽61;和/或,制作一芯片2的步骤具体包括:在芯片2对应相邻引脚20之间间隙的区域中的至少部分区域制作第二凹槽62;
将芯片2焊接在电路板1的芯片封装区域,使引脚20在电路板1上的正投影与对应的焊盘10在电路板1上的正投影至少部分重叠,引脚20与对应的焊盘10电性连接,形成导电部4;
在芯片2和电路板1之间注射流动的填充材料3,当填充材料3填满电路板1与芯片2之间的空隙后,对填充材料3进行固化。
具体地,在制作电路板1时,在电路板1的芯片封装区域制作间隔设置的多个焊盘10,该多个焊盘10均为凸出于电路板1的凸块;在制作芯片2时,该芯片2可为倒装芯片,在芯片2上制作的多个引脚20均为凸出于芯片2的凸块;而且,在制作电路板1时,可在电路板1对应相邻焊盘10之间间隙的区域中的至少部分区域制作第一凹槽61;和/或,在制作芯片2时,可在芯片2对应相邻引脚20之间间隙的区域中的至少部分区域制作第二凹槽62;然后在芯片2的引脚20上沉积锡球40,再将芯片2形成有引脚20的一侧和电路板1形成有焊盘10的一侧相对,使芯片2中的各引脚20与电路板1上对应的焊盘10接触,再对位于引脚20和焊盘10之间的锡球40进行加热,使得引脚20与对应的焊盘10之间的电性连接,形成导电部4,该导电部4能够实现在芯片2和电路板1之间传输信号;由于引脚20凸出于芯片2,焊盘10凸出于电路板1,因此,在将引脚20与对应的芯片2电连接形成导电部4之后,在芯片2和电路板1之间,形成围绕各导电部4的容纳空间,利用注射器在芯片2和电路板1之间注射流动的填充材料3,当填充材料3填满电路板1与芯片2之间的空隙后,对填充材料3进行固化,从而完成将芯片2封装在电路板1上。
本发明实施例提供的芯片的封装方法中,在电路板1对应相邻导电部4之间间隙的区域中,至少部分区域形成第一凹槽61;和/或,在芯片2对应相邻导电部4之间间隙的区域中,至少部分区域形成第二凹槽62;使得形成在芯片2和电路板1之间的容纳空间在垂直于电路板1的方向上增大,即使得在芯片2的中间区域在垂直于电路板1的方向上,填充材料3的流动空间变大,根据平行平板理论,在芯片2和电路板1之间填充填充材料3时,填充材料3在芯片2的中间区域所受阻力减小,填充材料3在芯片2的中间区域具有更快的流动速度,从而使得填充材料3能够更均匀的,更快速的完成底部填充过程,有效避免了在芯片2的中间区域产生孔洞,保证了芯片2封装的可靠性。
另外,由于填充材料3在芯片2和电路板1中的流动速度加快,使得填充材料3的填充效率提高,从而更好的提升了芯片2的封装效率。
此外,本发明实施例提供的芯片的封装方法中,通过形成凹槽的方式增大形成在芯片2和电路板1之间的容纳空间,在不改变芯片的封装结构的厚度的情况下,保证了芯片2封装的可靠性。
进一步地,上述实施例提供的制作一电路板1的步骤还具体包括:在电路板1围绕全部焊盘10的周边区域制作第三凹槽63;和/或,制作一芯片2的步骤还具体包括:在芯片2围绕全部引脚20的周边区域制作第四凹槽64。
具体地,上述第三凹槽63可与第一凹槽61在同一次构图工艺中形成,第四凹槽64可与第二凹槽62在同一次构图工艺中形成,而且所制作的第三凹槽63和第四凹槽64均可以包围形成在芯片2和电路板1之间的全部导电部4。
上述在电路板1上设置第三凹槽63,以及在芯片2上设置第四凹槽64能够使得在芯片2的边缘区域在垂直于电路板1的方向上,填充材料3的流动空间变大,使得填充材料3在由芯片2的边缘区域流入时,在垂直于电路板1的方向,填充材料3的流动距离增加,从而减缓了填充材料3在边缘区域流入时的速度,使得填充材料3填充整个容纳空间的速度变得更加均匀,从而使得填充材料3能够更均匀、快速的完成底部填充过程,从而有效避免了在芯片2的中间区域产生孔洞,保证了芯片2封装的可靠性。
在一些实施例中上述在电路板1上形成第一凹槽61和第三凹槽63的步骤可具体包括:
在电路板1形成有焊盘10的一侧形成第一光刻胶;
对第一光刻胶进行曝光,形成第一光刻胶保留区域和第一光刻胶去除区域,其中第一光刻胶去除区域与第一凹槽61和第三凹槽63所在区域相对应,第一光刻胶保留区域与除第一凹槽61和第三凹槽63所在区域之外的其它区域相对应;
对曝光后的第一光刻胶进行显影,将位于第一光刻胶去除区域的第一光刻胶去除;
对位于第一光刻胶去除区域的电路板1进行刻蚀,形成第一凹槽61和第三凹槽63。
具体地,可在电路板1上形成有焊盘10的一侧涂布形成第一光刻胶,然后利用包括透光区域和遮光区域的掩膜板对第一光刻胶进行曝光,形成第一光刻胶保留区域和第一光刻胶去除区域,其中第一光刻胶去除区域与第一凹槽61和第三凹槽63所在区域相对应,第一光刻胶保留区域与除第一凹槽61和第三凹槽63所在区域之外的其它区域相对应;然后利用显影液对曝光后的第一光刻胶进行显影,以将位于第一光刻胶去除区域的第一光刻胶去除,将位于第一光刻胶去除区域的电路板1暴露出来,最后对位于第一光刻胶去除区域的电路板1进行刻蚀,形成第一凹槽61和第三凹槽63。
值得注意,在对电路板1进行刻蚀时,可具体采用湿刻工艺对电路板1进行刻蚀,但不仅限于此。另外在对电路板1进行刻蚀时,要避免刻蚀到电路板1中的导电膜层,即要保证在对电路板1进行刻蚀后,电路板1仍然具有稳定的工作性能。
在一些实施例中上述在芯片2上形成第二凹槽62和第四凹槽64的步骤具体包括:
在芯片2形成有引脚20的一侧形成第二光刻胶;
对第二光刻胶进行曝光,形成第二光刻胶保留区域和第二光刻胶去除区域,其中第二光刻胶去除区域与第二凹槽62和第四凹槽64所在区域相对应,第二光刻胶保留区域与除第二凹槽62和第四凹槽64所在区域之外的其它区域相对应;
对曝光后的第二光刻胶进行显影,将位于第二光刻胶去除区域的第二光刻胶去除;
对位于第二光刻胶去除区域的芯片2进行刻蚀,形成第二凹槽62和第四凹槽64。
具体地,可在芯片2上形成有引脚20的一侧涂布形成第二光刻胶,然后利用包括透光区域和遮光区域的掩膜板对第二光刻胶进行曝光,形成第二光刻胶保留区域和第二光刻胶去除区域,其中第二光刻胶去除区域与第二凹槽62和第四凹槽64所在区域相对应,第二光刻胶保留区域与除第二凹槽62和第四凹槽64所在区域之外的其它区域相对应;然后利用显影液对曝光后的第二光刻胶进行显影,以将位于第二光刻胶去除区域的第二光刻胶去除,将位于第二光刻胶去除区域的芯片2暴露出来,最后对位于第二光刻胶去除区域的芯片2进行刻蚀,形成第二凹槽62和第四凹槽64。
值得注意,在对芯片2进行刻蚀时,可具体采用干刻工艺对芯片2进行刻蚀,但不仅限于此。另外在对芯片2进行刻蚀时,要避免刻蚀到芯片2中的导电膜层,即要保证在对芯片2进行刻蚀后,芯片2仍然具有稳定的工作性能。
除非另外定义,本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关系也可能相应地改变。
可以理解,当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时,该元件可以“直接”位于另一元件“上”或“下”,或者可以存在中间元件。
在上述实施方式的描述中,具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种芯片的封装结构,包括:
电路板,所述电路板的芯片封装区域包括间隔设置的多个焊盘;
设置在所述芯片封装区域的芯片,所述芯片包括与所述多个焊盘一一对应的多个引脚,所述引脚在所述电路板上的正投影与对应的所述焊盘在所述电路板上的正投影至少部分重叠,所述引脚与对应的所述焊盘电性连接,形成导电部;
填充在所述芯片和所述电路板之间的填充材料;
其特征在于,所述电路板对应相邻所述导电部之间间隙的区域中,至少部分区域设置有第一凹槽;和/或,
所述芯片对应相邻所述导电部之间间隙的区域中,至少部分区域设置有第二凹槽。
2.根据权利要求1所述的芯片的封装结构,其特征在于,所述电路板对应相邻所述导电部之间间隙的全部区域均设置有第一凹槽;和/或,
所述芯片对应相邻所述导电部之间间隙的全部区域均设置有第二凹槽。
3.根据权利要求1所述的芯片的封装结构,其特征在于,
所述第一凹槽沿所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸;或者所述第一凹槽沿垂直于所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸;
和/或,
所述第二凹槽沿所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸;或者所述第二凹槽沿垂直于所述填充材料填充在所述芯片和所述电路板之间时的流动方向延伸。
4.根据权利要求3所述的芯片的封装结构,其特征在于,
所述第一凹槽在垂直于其自身延伸方向上的宽度,等于位于该第一凹槽两侧的焊盘在垂直于所述第一凹槽延伸方向上的距离;和/或,
所述第二凹槽在垂直于其自身延伸方向上的宽度,等于位于该第二凹槽两侧的引脚在垂直于所述第二凹槽延伸方向上的距离。
5.根据权利要求1~4中任一项所述的芯片的封装结构,其特征在于,
所述电路板围绕全部所述导电部的周边区域设置有第三凹槽;和/或,
所述芯片围绕全部所述导电部的周边区域设置有第四凹槽。
6.根据权利要求5所述的芯片的封装结构,其特征在于,
所述第一凹槽和所述第三凹槽在垂直所述电路板的方向上的深度均在1/3H~1/2H之间,H为所述电路板的厚度;和/或,
所述第二凹槽和所述第四凹槽在垂直所述电路板的方向上的深度均在1/3D~1/2D之间,D为所述芯片在垂直所述电路板的方向上的厚度。
7.一种显示装置,其特征在于,包括如权利要求1~6中任一项所述的芯片的封装结构。
8.一种芯片的封装方法,其特征在于,包括:
制作一电路板,所述电路板的芯片封装区域间隔设置有多个焊盘;
制作一芯片,所述芯片包括与所述多个焊盘一一对应的多个引脚;
所述制作一电路板的步骤具体包括:在所述电路板对应相邻所述焊盘之间间隙的区域中的至少部分区域制作第一凹槽;和/或,所述制作一芯片的步骤具体包括:在所述芯片对应相邻所述引脚之间间隙的区域中的至少部分区域制作第二凹槽;
将所述芯片焊接在所述电路板的芯片封装区域,使所述引脚在所述电路板上的正投影与对应的所述焊盘在所述电路板上的正投影至少部分重叠,所述引脚与对应的所述焊盘电性连接,形成导电部;
在所述芯片和所述电路板之间注射流动的填充材料,当所述填充材料填满所述电路板与所述芯片之间的空隙后,对所述填充材料进行固化。
9.根据权利要求8所述的芯片的封装方法,其特征在于,所述制作一电路板的步骤还具体包括:
在所述电路板围绕全部所述焊盘的周边区域制作第三凹槽;
和/或,
所述制作一芯片的步骤还具体包括:
在所述芯片围绕全部所述引脚的周边区域制作第四凹槽。
10.根据权利要求9所述的芯片的封装方法,其特征在于,在所述电路板上形成所述第一凹槽和所述第三凹槽的步骤具体包括:
在所述电路板形成有所述焊盘的一侧形成第一光刻胶;
对所述第一光刻胶进行曝光,形成第一光刻胶保留区域和第一光刻胶去除区域,其中所述第一光刻胶去除区域与所述第一凹槽和所述第三凹槽所在区域相对应,所述第一光刻胶保留区域与除所述第一凹槽和所述第三凹槽所在区域之外的其它区域相对应;
对曝光后的第一光刻胶进行显影,将位于所述第一光刻胶去除区域的第一光刻胶去除;
对位于所述第一光刻胶去除区域的电路板进行刻蚀,形成所述第一凹槽和所述第三凹槽;
在所述芯片上形成所述第二凹槽和所述第四凹槽的步骤具体包括:
在所述芯片形成有所述引脚的一侧形成第二光刻胶;
对所述第二光刻胶进行曝光,形成第二光刻胶保留区域和第二光刻胶去除区域,其中所述第二光刻胶去除区域与所述第二凹槽和所述第四凹槽所在区域相对应,所述第二光刻胶保留区域与除所述第二凹槽和所述第四凹槽所在区域之外的其它区域相对应;
对曝光后的第二光刻胶进行显影,将位于所述第二光刻胶去除区域的第二光刻胶去除;
对位于所述第二光刻胶去除区域的芯片进行刻蚀,形成所述第二凹槽和所述第四凹槽。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811399916.3A CN109545754B (zh) | 2018-11-22 | 2018-11-22 | 一种芯片的封装结构、封装方法、显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811399916.3A CN109545754B (zh) | 2018-11-22 | 2018-11-22 | 一种芯片的封装结构、封装方法、显示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109545754A true CN109545754A (zh) | 2019-03-29 |
CN109545754B CN109545754B (zh) | 2021-01-26 |
Family
ID=65849335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811399916.3A Active CN109545754B (zh) | 2018-11-22 | 2018-11-22 | 一种芯片的封装结构、封装方法、显示装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109545754B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115023024A (zh) * | 2021-09-26 | 2022-09-06 | 荣耀终端有限公司 | 电路板及电子设备 |
CN115090981A (zh) * | 2022-06-29 | 2022-09-23 | 中机智能装备创新研究院(宁波)有限公司 | 纹路耐磨涂层钎焊制备方法及制备装置 |
WO2023042615A1 (ja) * | 2021-09-14 | 2023-03-23 | ローム株式会社 | 半導体装置、および半導体素子の実装構造 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6288451B1 (en) * | 1998-06-24 | 2001-09-11 | Vanguard International Semiconductor Corporation | Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength |
CN1334601A (zh) * | 2000-07-25 | 2002-02-06 | 日本电气株式会社 | 倒装芯片型半导体装置及其制造方法 |
US6750546B1 (en) * | 2001-11-05 | 2004-06-15 | Skyworks Solutions, Inc. | Flip-chip leadframe package |
JP2006222126A (ja) * | 2005-02-08 | 2006-08-24 | Murata Mfg Co Ltd | 回路基板 |
WO2008111345A1 (ja) * | 2007-03-09 | 2008-09-18 | Nec Corporation | 電子機器及び電子機器の製造方法 |
US20090160039A1 (en) * | 2007-12-20 | 2009-06-25 | National Semiconductor Corporation | Method and leadframe for packaging integrated circuits |
JP2013131508A (ja) * | 2010-04-06 | 2013-07-04 | Murata Mfg Co Ltd | 電子装置 |
CN103531560A (zh) * | 2013-10-31 | 2014-01-22 | 矽力杰半导体技术(杭州)有限公司 | 芯片的封装结构及其制造方法 |
CN103633037A (zh) * | 2012-08-27 | 2014-03-12 | 国碁电子(中山)有限公司 | 封装结构及制造方法 |
-
2018
- 2018-11-22 CN CN201811399916.3A patent/CN109545754B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6288451B1 (en) * | 1998-06-24 | 2001-09-11 | Vanguard International Semiconductor Corporation | Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength |
CN1334601A (zh) * | 2000-07-25 | 2002-02-06 | 日本电气株式会社 | 倒装芯片型半导体装置及其制造方法 |
US6750546B1 (en) * | 2001-11-05 | 2004-06-15 | Skyworks Solutions, Inc. | Flip-chip leadframe package |
JP2006222126A (ja) * | 2005-02-08 | 2006-08-24 | Murata Mfg Co Ltd | 回路基板 |
WO2008111345A1 (ja) * | 2007-03-09 | 2008-09-18 | Nec Corporation | 電子機器及び電子機器の製造方法 |
US20090160039A1 (en) * | 2007-12-20 | 2009-06-25 | National Semiconductor Corporation | Method and leadframe for packaging integrated circuits |
JP2013131508A (ja) * | 2010-04-06 | 2013-07-04 | Murata Mfg Co Ltd | 電子装置 |
CN103633037A (zh) * | 2012-08-27 | 2014-03-12 | 国碁电子(中山)有限公司 | 封装结构及制造方法 |
CN103531560A (zh) * | 2013-10-31 | 2014-01-22 | 矽力杰半导体技术(杭州)有限公司 | 芯片的封装结构及其制造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023042615A1 (ja) * | 2021-09-14 | 2023-03-23 | ローム株式会社 | 半導体装置、および半導体素子の実装構造 |
CN115023024A (zh) * | 2021-09-26 | 2022-09-06 | 荣耀终端有限公司 | 电路板及电子设备 |
CN115023024B (zh) * | 2021-09-26 | 2023-10-20 | 荣耀终端有限公司 | 电路板及电子设备 |
CN115090981A (zh) * | 2022-06-29 | 2022-09-23 | 中机智能装备创新研究院(宁波)有限公司 | 纹路耐磨涂层钎焊制备方法及制备装置 |
Also Published As
Publication number | Publication date |
---|---|
CN109545754B (zh) | 2021-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109545754A (zh) | 一种芯片的封装结构、封装方法、显示装置 | |
CN104253115B (zh) | 用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制 | |
JP4536603B2 (ja) | 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置 | |
CN102598258B (zh) | 用于微电子封装衬底的多个表面处理 | |
CN204834611U (zh) | 引线框架及其单元、半导体封装结构及其单元 | |
JP2006190951A (ja) | 発光ダイオードパッケージ及びその製造プロセス | |
KR101569577B1 (ko) | 패키지 온 패키지 구조물 및 이의 형성 방법 | |
CN104520988A (zh) | 覆晶堆叠的方法 | |
CN105390570A (zh) | 一种led封装结构及制造方法 | |
CN107958882A (zh) | 芯片的封装结构及其制作方法 | |
CN107403771A (zh) | 半导体封装结构及其封装方法 | |
JP2009177061A (ja) | 半導体装置及び半導体装置の製造方法 | |
CN108496250A (zh) | 多芯片组件的制造 | |
KR20020084702A (ko) | 기판 상에 탑재된 반도체 소자를 갖는 실장 기판 및 실장구조 | |
CN105762127B (zh) | 封装基板、半导体封装件及其制法 | |
CN105845585A (zh) | 一种芯片封装方法及芯片封装结构 | |
CN103281858A (zh) | 印刷电路板及其制造方法、倒装芯片封装件及其制造方法 | |
CN105990304A (zh) | 芯片封装结构及其制造方法 | |
JP2023083481A (ja) | 半導体製造装置およびそれを用いた半導体装置の製造方法ならびに半導体装置 | |
CN104733415A (zh) | 半导体封装件及其制法 | |
CN103560125A (zh) | 三维柔性基板电磁屏蔽封装结构及制作方法 | |
CN103715107B (zh) | 封装堆栈结构的制法 | |
KR20190086129A (ko) | 엘이디 모듈 및 그 제조방법 | |
KR100963151B1 (ko) | 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법 | |
CN204885143U (zh) | 凸块结构及封装组件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |