CN109524408A - 半导体存储器 - Google Patents

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CN109524408A
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CN
China
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conductor
chip
semiconductor memory
memory
semiconductor
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Application number
CN201811092138.3A
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English (en)
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田上政由
饭岛纯
胜又竜太
东和幸
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Kioxia Corp
Original Assignee
Toshiba Memory Corp
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Publication date
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Abstract

根据一个实施例，一种半导体存储器装置包含第一存储器芯片、电路芯片及位于所述第一存储器芯片的表面上的外部连接电极。所述第一存储器芯片包括经由绝缘体堆叠的第一导体，及穿过所述第一导体的第一柱。所述电路芯片包括衬底、控制电路及连接到所述控制电路的第二导体，所述电路芯片附接到所述第一存储器芯片。所述外部连接电极包括从所述第一存储器芯片的所述表面的一侧延伸穿过所述第一存储器芯片且连接到所述第二导体的一部分。所述第一导体的一部分位于所述外部连接电极与所述衬底之间。

Description

半导体存储器
相关申请案的交叉参考
本申请案基于并主张2017年9月19日提出申请的第2017-179348号日本专利申请案的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。
技术领域
本文中所描述的实施例一般来说涉及一种半导体存储器。
背景技术
已知具有三维堆叠式存储器单元的NAND类型快闪存储器。
发明内容
根据实施例的半导体存储器包含第一存储器芯片、电路芯片及外部连接电极。所述第一存储器芯片包含经由绝缘体堆叠的多个第一导体，及穿过所述第一导体且与所述第一导体形成交叉点的第一柱。所述交叉点中的每一者用作存储器单元。所述电路芯片包含衬底、形成于所述衬底上的控制电路及连接到所述控制电路的第二导体。所述电路芯片附接到所述第一存储器芯片。所述外部连接电极设置于所述第一存储器芯片的表面上，且包含从所述第一存储器芯片的所述表面的一侧延伸穿过所述第一存储器芯片且连接到所述第二导体的一部分。所述第一导体的一部分包含在所述外部连接电极与所述衬底之间。
根据所述实施例，所述半导体存储器可减小芯片面积。
附图说明
图1是展示根据第一实施例的半导体存储器的配置实例的框图。
图2展示根据第一实施例的半导体存储器中的存储器单元阵列的电路配置的一个实例。
图3展示根据第一实施例的半导体存储器的平面布局的一个实例。
图4展示根据第一实施例的半导体存储器的平面布局的一个实例。
图5展示根据第一实施例的半导体存储器中的存储器单元阵列及接线区的详细平面布局的一个实例。
图6展示根据第一实施例的半导体存储器中的存储器单元阵列及接线区的截面配置的一个实例。
图7展示根据第一实施例的半导体存储器中的存储器单元阵列的截面配置的一个实例。
图8展示根据第一实施例的半导体存储器中的存储器单元阵列及接线区的详细平面布局的一个实例。
图9展示根据第一实施例的半导体存储器中的存储器单元阵列及垫区的截面配置的一个实例。
图10展示针对根据第一实施例的半导体存储器提供的垫的设计实例。
图11展示针对根据第一实施例的半导体存储器提供的垫的设计实例。
图12展示根据第一实施例的半导体存储器的产生步骤的一个实例。
图13展示根据第一实施例的半导体存储器的产生步骤的一个实例。
图14展示根据第一实施例的半导体存储器的产生步骤的一个实例。
图15展示根据第一实施例的半导体存储器的产生步骤的一个实例。
图16展示根据第一实施例的比较实例的半导体存储器的平面布局的一个实例。
图17展示根据第一实施例的比较实例的半导体存储器中的存储器单元阵列及垫区的截面配置的一个实例。
图18展示根据第二实施例的半导体存储器中的存储器单元阵列及垫区的截面配置的一个实例。
图19展示根据第三实施例的半导体存储器中的存储器单元阵列及接线区的详细平面布局的一个实例。
图20展示根据第三实施例的半导体存储器中的存储器单元阵列的详细平面布局的一个实例。
图21展示根据第三实施例的半导体存储器中的存储器单元阵列及接线区的截面配置的一个实例。
图22展示根据第三实施例的半导体存储器中的存储器单元阵列及垫区的截面配置的一个实例。
图23展示根据第四实施例的半导体存储器的平面布局的一个实例。
图24展示根据第四实施例的半导体存储器中的存储器单元阵列及垫区的截面配置的一个实例。
具体实施方式
在下文中，将参考附图描述实施例。所述图式是示意性的。每一实施例将示范用于体现本发明的技术理念的装置及方法。在以下描述中，相同参考符号可用于具有基本上相同功能及配置的组件。可在参考符号构成的字符后面添加数字以便区分由含有相同字符的参考符号表示且具有基本上相同配置的元件。如果不必要区分由含有相同字符的参考符号表示的元件，那么这些元件将仅仅由仅含有相同字符的参考符号指示。
[1]第一实施例
将描述根据第一实施例的半导体存储器。
[1-1]配置
[1-1-1]半导体存储器1的一般配置
图1展示根据第一实施例的半导体存储器1的配置实例。半导体存储器1是能够进行数据的非易失性存储的NAND类型快闪存储器。举例来说，半导体存储器1包含存储器单元阵列10、行解码器11、感测放大器12及定序器13，如图1中所展示。
存储器单元阵列10包含多个块BLK0到BLKn(n为1或更大的整数)。块BLK为非易失性存储器单元群组且经处置为(举例来说)用于数据擦除的单元。存储器单元阵列10包含多个位线及字线，其中每一存储器单元与一个位线及一个字线相关联。稍后将描述存储器单元阵列10的详细配置。
行解码器11基于从外部存储器控制器2接收的地址信息ADD而选择一个块BLK。行解码器11接着将给定电压分别施加到(举例来说)选定字线及非选定字线。
感测放大器12根据从存储器控制器2接收的写入数据DAT将给定电压施加到每一位线。感测放大器12还基于位线的电压而评估存储于存储器单元中的数据且将经评估读取数据DAT发送到存储器控制器2。
定序器13基于从存储器控制器2接收的命令CMD而控制整个半导体存储器1的操作。半导体存储器1与存储器控制器2之间的通信支持(举例来说)NAND接口标准。举例来说，存储器控制器2发送命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WEn及读取启用信号REn，且接收就绪/忙碌信号RBn。存储器控制器2发送且接收输入/输出信号I/O。
信号CLE是用于将所接收信号I/O为命令CMD通知给半导体存储器1的信号。信号ALE是用于将所接收信号I/O为地址信息ADD通知给半导体存储器1的信号。信号WEn是用于指令半导体存储器1输入信号I/O的信号。信号REn是用于指令半导体存储器1输出信号I/O的信号。信号RBn是用于将半导体存储器1是处于从存储器控制器2接受指令的就绪状态中还是处于不接受指令的忙碌状态中通知给存储器控制器2的信号。信号I/O可为(举例来说)8位元信号且包含命令CMD、地址信息ADD、数据DAT等。
上文所描述的半导体存储器1及存储器控制器2可组合成单个半导体装置。此半导体装置可为存储卡(例如，SDTM卡)、固态驱动器(SSD)等等。
[1-1-2]存储器单元阵列10的电路配置
图2展示根据第一实施例的存储器单元阵列10的电路配置的一个实例。在聚焦于一个块BLK的情况下，将给出对根据第一实施例的存储器单元阵列10的电路配置的描述。
块BLK包含四个串单元SU0到SU3，如图2中所展示。每一串单元SU包含分别与位线BL0到BLm(m为1或更大的整数)相关联的多个NAND串NS。举例来说，NAND串NS包含八个存储器单元晶体管MT0到MT7以及选择晶体管ST1及ST2。
存储器单元晶体管MT包含控制栅极及电荷积累层，且以非易失性方式保存数据。包含于每一NAND串NS中的存储器单元晶体管MT0到MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。一个块BLK中的存储器单元晶体管MT0到MT7的控制栅极具有与相应字线WL0到WL7的共同连接。由每一串单元SU中的多个存储器单元晶体管MT(其连接到共同字线WL)存储的1位元数据群组称为“页”。
选择晶体管ST1及ST2用于在各种操作中选择串单元SU。一个块BLK中的串单元SU0到SU3中的每一者中的选择晶体管ST1的栅极分别具有与选择栅极线SGD0到SGD3的共同连接。与每一块BLK中的相同列对应的选择晶体管ST1的漏极具有与相应对应位线BL的共同连接。一个块BLK中的选择晶体管ST2的栅极具有与选择栅极线SGS的共同连接。每一块BLK中的选择晶体管ST2的源极具有与多个块BLK之间的源极线SL的共同连接。
存储器单元阵列10的电路配置不限于前述配置。举例来说，可任意地设定包含于每一块BLK中的串单元SU的数目以及每一NAND串NS中的存储器单元晶体管MT及选择晶体管ST1及ST2的数目。可基于存储器单元晶体管MT以及选择晶体管ST1及ST2的数目而使字线WL以及选择栅极线SGD及SGS的数目变化。
[1-1-3]半导体存储器1的结构
图3展示根据第一实施例的半导体存储器1的平面布局的一个实例，其中X轴对应于字线WL的延伸方向，Y轴对应于位线BL的延伸方向，且Z轴对应于与半导体存储器1的衬底表面垂直的方向。半导体存储器1包含(举例来说)存储器芯片1-1及电路芯片1-2，如图3中所展示。
存储器芯片1-1用作半导体存储器1的实质性存储区。电路芯片1-2控制与存储器控制器2的通信且用作存储器芯片1-1的控制电路。存储器芯片1-1及电路芯片1-2使用彼此不同的半导体衬底形成电路。通过将存储器芯片1-1布置到电路芯片1-2上且将存储器芯片1-1与电路芯片1-2接合到一起，形成一个半导体芯片(半导体存储器1)。
举例来说，存储器芯片1-1包含存储器单元阵列10A及10B、接线区14A、14B及14C，及垫区15A。举例来说，电路芯片1-2包含行解码器11A、11B及11C、感测放大器12A及12B、***电路16A及16B，及垫区15B。
在存储器芯片1-1中，存储器单元阵列10A及10B经形成以能够并行地执行不同操作。在存储器芯片1-1中，存储器单元阵列10A及10B安置于布置在X方向上的接线区14之间。更具体来说，存储器单元阵列10A安置于接线区14A与14B之间，且存储器单元阵列10B安置于接线区14B与14C之间。
接线区14是用于设置于存储器芯片1-1中的存储器单元阵列10与设置于电路芯片1-2中的行解码器11之间的电连接的区。当采用用以从一侧驱动字线WL的配置时，接线区14紧挨着存储器单元阵列10而安置。当采用用以从两侧驱动字线WL的配置时，接线区14经安置以夹住存储器单元阵列10。
垫区15A是用于安置用于连接电路芯片1-2及存储器控制器2的垫的区。垫区15A在X方向上延伸且邻近于存储器单元阵列10A及10B而形成。
在电路芯片1-2中，行解码器11A、11B及11C经提供以与存储器芯片1-1的相应接线区14A、14B及14C重叠。举例来说，行解码器11A及11B电连接到设置于存储器单元阵列10A中的字线WL，且行解码器11B及11C电连接到设置于存储器单元阵列10B中的字线WL。
感测放大器12A及12B经提供以与存储器芯片1-1的相应存储器单元阵列10A及10B重叠。举例来说，感测放大器12A电连接到设置于存储器单元阵列10A中的位线BL，且感测放大器12B电连接到设置于存储器单元阵列10B中的位线BL。
举例来说，***电路16包含定序器13、控制半导体存储器1与存储器控制器2之间的通信的输入/输出电路等等。举例来说，***电路16A安置于行解码器11A与11B之间，且邻近于感测放大器12A。***电路16B安置于行解码器11B与11C之间，且邻近于感测放大器12B。
垫区15B邻近于***电路16A及16B而形成，且与存储器芯片1-1的垫区15A重叠。在垫区15B中，举例来说，提供从***电路16A及16B中的输入/输出电路牵引的线或类似者。通过垫将这些线等牵引到半导体存储器1的顶部面。
图4展示当存储器芯片1-1及电路芯片1-2已彼此接合时半导体存储器1的平面布局。如图4中所展示，半导体存储器1进一步包含布置在X方向上的多个垫17A及17B。
垫17安置于存储器芯片1-1的表面上且用作半导体存储器1的外部连接电极。垫17A经由存储器芯片1-1及电路芯片1-2的垫区15连接到***电路16A(未展示)。类似地，垫17B经由垫区15连接到***电路16B(未展示)。垫17A经安置以与垫区15及存储器单元阵列10A重叠，且垫17B经安置以与垫区15及存储器单元阵列10B重叠。举例来说，可采用铝作为垫17。
已假定前文描述为其中提供两个存储器单元阵列10的例子。然而，可任意地设定包含于存储器芯片1-1中的存储器单元阵列10的数目。在根据第一实施例的半导体存储器1中，可基于存储器单元阵列10的设计而任意地改变行解码器11、感测放大器12、接线区14、垫区15及***电路16的布局。
图5展示根据第一实施例的半导体存储器1中的存储器单元阵列10及接线区14的更详细平面布局的一个实例。在聚焦于一个串单元SU的情况下，将给出对根据第一实施例的存储器单元阵列10及接线区14的结构的描述。
在多个狭缝SLT在X方向上延伸的情况下提供半导体存储器1，如图5中所展示。狭缝SLT布置在Y方向上，且一个串单元SU安置于相邻狭缝SLT之间。换句话说，狭缝SLT形成于彼此紧挨地定位的串单元SU之间，且提供相邻串单元SU之间的绝缘。
串单元SU包含在存储器单元阵列10的区域中的多个半导体柱MH，及在接线区14中的多个接触插塞CC。一个半导体柱MH对应于(举例来说)一个NAND串NS。接触插塞CC经安置以分别对应于(举例来说)字线WL0到WL7以及选择栅极线SGD及SGS。
图6展示根据第一实施例的半导体存储器1中的存储器单元阵列10及接线区14的X方向截面结构的一个实例。注意，将在以下描述中使用的每一截面视图出于描述性目的而视情况省略层间绝缘膜。在根据第一实施例的半导体存储器1中，存储器芯片1-1设置于电路芯片1-2上面，如图6中所展示。
首先，将描述存储器芯片1-1的详细结构。在存储器芯片1-1中，从顶部顺序地安置导体21到31，其中绝缘体设置于相应导体之间。导体21到31各自以在X方向及Y方向上延伸的板形状形成。举例来说，导体21到31各自从存储器单元阵列10的区域延伸到接线区14，使得其在接线区14中以楼梯方式布置。导体21用作源极线SL。导体22用作选择栅极线SGS。导体23到30用作相应字线WL0到WL7。导体31用作选择栅极线SGD。
多个半导体柱MH以一方式穿过导体31到22，使得其从导体31的底部面延伸以到达导体21的底部面。导电接触插塞BLC设置于相应半导体柱MH的底部面处。导体32设置于相应接触插塞BLC的底部面处。每一导体32线性地经形成以在Y方向上延伸，且用作位线BL。一个导体32电连接到在每一串单元SU内的一个半导体柱MH。
将参考图7以阐释根据第一实施例的半导体存储器1中的存储器单元阵列10的更详细截面结构的一个实例。图7对应于沿着图6的Y方向的截面，但从图6颠倒图7中的Z方向。
与一个串单元SU对应的结构设置于相邻狭缝SLT之间，如图7中所展示。狭缝SLT在X方向及Z方向上延伸，且提供一个串单元SU的导体22到31与相邻串单元SU的所述导体之间的绝缘。
举例来说，半导体柱MH包含块绝缘膜33、绝缘膜34、隧道氧化膜35及导电半导体材料36。更具体来说，块绝缘膜33形成于形成半导体柱MH的存储洞的内壁上。绝缘膜34形成于块绝缘膜33的内壁上。隧道氧化膜35形成于绝缘膜34的内壁上。导电半导体材料36形成或(举例来说)埋入于隧道氧化膜35内侧。半导体材料36可含有不同材料。
在半导体柱MH的此结构中，绝缘膜34用作存储器单元晶体管MT的电荷积累层，且NAND串NS的沟道形成于半导体材料36中。接着，半导体柱MH与导体22之间的交叉点用作选择晶体管ST2。半导体柱MH与导体23到30之间的交叉点分别用作存储器单元晶体管MT0到MT7。半导体柱MH与导体31之间的交叉点用作选择晶体管ST1。
返回参考图6，将给出对用于将存储器芯片1-1的位线BL及字线WL连接到电路芯片1-2的感测放大器12及行解码器11的配置的一个实例的描述。
将聚焦于一个位线BL。导电接触插塞37设置于用作位线BL的导体32的底部面处。导体38设置于接触插塞37的底部面处。接头金属39设置于导体38的底部面处。举例来说，可采用铜作为接头金属39。
在此配置的情况下，一个接头金属39电连接到一个位线BL。可针对其它位线BL采用相同配置，所述位线BL因此在图中未展示的区域中各自连接到接触插塞37、导体38及接头金属39的不同群组。
在接线区14中，多个导体40以与(举例来说)接触插塞CC的数目对应的数目设置于导体21下面。举例来说，接触插塞CC设置于与字线WL2对应的导体25的底部面处，且与字线WL2对应的导体40设置于此接触插塞CC的底部面处。以类似方式，与相应线对应的接触插塞CC经形成以电连接到堆叠式导体22到31中的对应者，同时与其它导体绝缘。
聚焦于与字线WL2对应的导体40，接触插塞41设置于导体40的底部面处。导体42设置于接触插塞41的底部面处。接头金属43设置于导体42的底部面处。举例来说，可采用铜作为接头金属43。
在此配置的情况下，一个接头金属43电连接到一个字线WL。可针对与其它字线WL以及选择栅极线SGS及SGD对应的导体40采用相同配置。其因此在图中未展示的区域中各自连接到接触插塞41、导体42及接头金属43的不同群组。
接下来，将描述电路芯片1-2的详细结构。在电路芯片1-2中，感测放大器12设置于存储器单元阵列10的区域下面，且行解码器11设置于接线区14下面。
在感测放大器12的区域中，举例来说，导体51经由绝缘膜设置于半导体衬底50上。此导体51用作栅极电极，且因此，形成包含源极/漏极区域等的金属-氧化物-半导体场效晶体管(MOSFET)的结构。此晶体管的源极及漏极区域经由相应接触插塞52连接到相应导体53。接头金属54设置于导体53中的一者上。举例来说，可采用铜作为接头金属54。
一个接头金属39连接到接头金属54上。也就是说，存储器芯片1-1中的一个位线BL经由接头金属39及54连接到感测放大器12中的对应晶体管。感测放大器12在图中未展示的区域中包含多个晶体管，且这些晶体管经由导体53及接头金属54的不同群组各自电连接到不同位线BL。
在行解码器11的区域中，举例来说，导体55经由绝缘膜设置于半导体衬底50上。此导体55用作栅极电极，且因此，形成包含源极/漏极区域等的MOSFET结构。此晶体管的源极及漏极区域经由相应接触插塞56连接到相应导体57。接头金属58设置于导体57中的一者上。举例来说，可采用铜作为接头金属58。
一个接头金属43连接到接头金属58上。也就是说，举例来说，存储器芯片1-1中的一个字线WL经由接头金属43及58连接到行解码器11中的对应晶体管。行解码器11在图中未展示的区域中包含多个晶体管，且这些晶体管经由导体57及接头金属58的不同群组各自电连接到不同字线WL或者选择栅极线SGS或SGD。
图8展示上文所描述的接头金属39及43的更详细平面布局的一个实例。如图8中所展示，在存储器单元阵列10的区域中，不同接头金属39分别安置于经排列位线BL上。在接线区14中，在于Y方向上具有基本上相等间隔的情况下安置接头金属43，且类似地经安置的接头金属43在于Y方向上具有渐进位移的情况下在X方向上经排列。
电路芯片1-2中的接头金属54及58类似地经安置，使得当存储器芯片1-1与电路芯片1-2接合到一起时对应接头金属彼此接触。注意，接头金属39及43的布局不限于此，且还可应用其它布局。
图9展示根据第一实施例的半导体存储器1中的存储器单元阵列10及垫区15的Y方向截面结构的一个实例。如图9中所展示，***电路16设置于垫区15附近及存储器单元阵列10下面。
在***电路16的区域中，举例来说，导体59经由绝缘膜设置于半导体衬底50上。此导体59用作栅极电极，且因此，形成包含源极/漏极区域等的MOSFET结构。此晶体管的源极及漏极区域经由相应接触插塞60连接到相应导体61。
在电路芯片1-2的垫区15中，导体62设置于半导体衬底50上面。导体62电连接到***电路16。更具体来说，导体62包含于***电路16中的输入/输出电路中。举例来说，可采用铜、铝等作为导体62。接触导通体TV从导体62的顶部面通向在存储器芯片1-1的最顶部面处的绝缘膜INS。导体形成或(举例来说)埋入于接触导通体TV内侧。在可以此方式形成或埋入导体的程度内，接触导通体TV经设计为尽可能小的。形成于接触导通体TV中的导体与存储器芯片1-1中的导体21到31绝缘。
形成于接触导通体TV中的导体包含在存储器芯片1-1上经暴露的一部分，且此部分用作一个垫17。垫17包含与设置于存储器芯片1-1中的存储器单元阵列10重叠的一部分，如图9中所展示。换句话说，在垫17与半导体衬底50之间，举例来说，存在用作字线WL的导体的端，而且存在半导体柱MH的区域。在以下描述中，垫17在Y方向上的大小将称为垫宽度WP。
图10及图11展示根据第一实施例的半导体存储器1中的垫17的设计实例。具体来说，所述图图解说明接触导通体TV的形状的实例。接触导通体TV可线性地经提供，如图10中所展示，或可经提供为点状件，如图11中所展示。而且，多个接触导通体TV可连接垫17与导体62，如图11中所展示。与一个垫17对应的接触导通体TV的形状不限于这些形状，而是可为线性形状与点形状的组合，或可采用其它形状。
注意，根据第一实施例的半导体存储器1的结构不限于上文所描述的结构。举例来说，在以上描述的上下文中，选择栅极线SGS及SGD可分别由多个导体层形成。通过改变一个半导体柱MH穿过的导体(与字线WL对应)的数目而使包含于一个NAND串NS中的存储器单元晶体管MT的数目变化。
举例来说，一个NAND串NS可具有其中多个半导体柱MH在Z方向上经耦合的结构。可经由其它接触插塞或不同导体形成半导体柱MH与导体32之间的连接及接触插塞CC与导体40之间的连接。可经由其它接触插塞或不同导体形成接头金属39与导体32之间的连接、接头金属43与导体40之间的连接、接头金属54与导体53之间的连接及接头金属58与导体57之间的连接。
[1-2]产生方法
在下文中，将参考图12到15描述在形成存储器芯片1-1及电路芯片1-2中的每一者一直到形成根据第一实施例的半导体存储器1中的垫17之后的一系列步骤。
图12展示其中存储器芯片1-1及电路芯片1-2在其接合到一起之前已形成于不同晶片上的状态。具体来说，存储器芯片1-1形成于半导体衬底20上，且电路芯片1-2形成于半导体衬底50上。在图中，使存储器芯片1-1转圈以面对电路芯片1-2，其中存储器单元阵列10定位于半导体衬底20下面。
图12还展示形成于半导体衬底20上的存储器芯片1-1中的在最下部层处的绝缘膜INS及在最上部层处的绝缘膜INS。展示在形成于半导体衬底50上的电路芯片1-2的最上部层处的绝缘膜INS。
存储器芯片1-1及电路芯片1-2彼此附接，如图13中所展示。具体来说，半导体衬底20及半导体衬底50经布置以面对彼此，使得夹住形成于其上的各种电路，且将机械压力施加到所述电路以达成晶片间接合。此时，对应接头金属在未展示的区域中结合在一起。
更具体来说，对应接头金属39及54结合在一起，且对应接头金属43及58结合在一起。在接合存储器芯片1-1与电路芯片1-2之后，移除存储器芯片1-1的半导体衬底20。在移除半导体衬底20之后绝缘膜INS留在面上，且充当用于保护存储器芯片1-1的表面的钝化膜。
接着，如图14中所展示，从存储器芯片1-1的面(已从其移除半导体衬底20)形成接触导通体TV，一直到导体62。金属形成或(举例来说)埋入于所形成接触导通体TV中。将存储器芯片1-1上的所沉积金属处理成所要形成，如图15中所展示。以此方式，形成具有预期形状的垫17。
[1-3]第一实施例的效应
上文所描述的根据第一实施例的半导体存储器1可减小与其相关联的芯片面积。将描述根据第一实施例的半导体存储器1的特定效应。
为了降低半导体存储器的位成本，期望增加存储器单元阵列在半导体存储器的芯片面积中的面积比(单元占有率)。作为用于增加半导体存储器中的单元占有率的方法，已知在不同晶片上形成存储器单元阵列及***电路，且将这些晶片一起接合到一个半导体芯片中。
在其中具有存储器单元阵列的晶片与具有***电路的晶片接合到一起的半导体存储器的结构的情况下，存储器单元阵列与***电路在半导体芯片上彼此重叠，且因此可增加单元占有率。图16及图17展示具有此结构的半导体存储器的一个实例。图16及图17分别展示根据第一实施例的比较实例的半导体存储器3的平面布局及截面结构。
根据比较实例的半导体存储器3在垫17的设计方面不同于根据第一实施例的半导体存储器1。如图16中所展示，在根据比较实例的半导体存储器3中，基于垫17的垫宽度WP而设计垫区15的大小，使得垫17完全安置于垫区15内。
而且，如图17中所展示，根据比较实例的半导体存储器3具有其中存储器芯片3-1与电路芯片3-2接合到一起的结构，且半导体存储器3经设计使得构成存储器单元阵列10的堆叠线未包含于垫17下方。垫17的面积基于在用于半导体存储器3的稍后过程中的接合步骤而确定，且因此难以减小。此外，对于根据比较实例的半导体存储器3，垫区15经设计以基于垫17的面积而为宽的，此导致单元占有率的降低。
相比之下，根据第一实施例的半导体存储器1包含其中垫17与存储器单元阵列10重叠的区域，如图4及9中所展示。在此结构的情况下，与根据比较实例的半导体存储器3相比较，根据第一实施例的半导体存储器1可减小垫区15的大小。因此，根据第一实施例的半导体存储器1可增加单元占有率且抑制与其相关联的位成本。
而且，对于根据第一实施例的半导体存储器1，使用不同晶片形成存储器芯片1-1及电路芯片1-2，使得用以形成存储器芯片1-1的热过程及用以形成电路芯片1-2的热过程彼此独立地受控制。此可能由于用于形成存储器芯片1-1的热过程而减少电路芯片1-2上的热负载，且因此可准许采用低电阻线(例如铜线)作为供应线及电路芯片1-2中的各种线。因此，根据第一实施例的半导体存储器1可改进装置性能。
此外，对于根据第一实施例的半导体存储器1，将存储器芯片1-1与电路芯片1-2接合到一起以连接存储器单元阵列10与例如感测放大器12等***电路。换句话说，根据第一实施例的半导体存储器1允许省略用于形成从存储器单元阵列10到半导体衬底50上的电路的连接的深洞处理。因此，根据第一实施例的半导体存储器1可降低生产成本。
[2]第二实施例
根据第二实施例的半导体存储器1在垫17的布局方面不同于根据第一实施例的半导体存储器1。对于根据第二实施例的半导体存储器1，将描述与根据第一实施例的半导体存储器1的差异。
[2-1]配置
图18展示根据第二实施例的半导体存储器1中的存储器单元阵列10及垫区15的Y方向截面结构的一个实例。如图18中所展示，在位于与垫17重叠的区域中的存储器单元阵列10的结构方面，根据第二实施例的半导体存储器1的截面结构不同于参考图9针对第一实施例所描述的半导体存储器1的截面结构。
具体来说，在根据第二实施例的半导体存储器1中，类似于接线区14的结构的楼梯部分形成于存储器单元阵列10的***的区域(接线区14不邻近此处)中。在此区域中，更具体来说，各自用作(举例来说)字线WL的导体23到30的端以阶梯式方式布置。此楼梯部分的宽度形成为比(举例来说)接线区14中的宽度小。而且，用以连接存储器芯片1-1与电路芯片1-2的导体未连接在此楼梯部分中。
在根据第二实施例的半导体存储器1中，垫17经提供以与存储器单元阵列10的此楼梯部分重叠但不与存储器单元阵列10的存储器部分(半导体柱MH安置于其中)重叠。就其它配置来说，根据第二实施例的半导体存储器1与根据第一实施例的半导体存储器1相同。因此，将省略对这些配置的描述。
[2-2]第二实施例的效应
在用于半导体存储器1的稍后过程当中的接合步骤中，从垫17上面朝向半导体衬底50施加压力。在根据第二实施例的半导体存储器1中，不涉及半导体柱MH等的楼梯部分布置于半导体衬底50与垫17之间。
也就是说，对于根据第二实施例的半导体存储器1，在稍后过程中的接合时间处，将施加到垫17的压力传递到不包含有效装置的楼梯部分。如此，根据第二实施例的半导体存储器1可避免在稍后过程中的接合期间对半导体柱MH施加的压力。
根据第二实施例的半导体存储器1因此可抑制由于稍后过程中的接合而出现缺陷。因此，根据第二实施例的半导体存储器1可改进与其相关联的合格率。
此外，根据第二实施例的半导体存储器1可使垫区15的大小减小像其与楼梯部分重叠的那么多。因此，根据第二实施例的半导体存储器1可增加单元占有率且抑制与其相关联的位成本。
[3]第三实施例
根据第三实施例的半导体存储器1进一步将具有多个经耦合存储器芯片的结构添加到根据第一实施例的半导体存储器1。对于根据第三实施例的半导体存储器1，将描述与根据第一实施例及第二实施例的半导体存储器1的差异。
[3-1]配置
根据第三实施例的半导体存储器1包含如针对第一实施例所描述的存储器芯片1-1及电路芯片1-2，且进一步包含存储器芯片1-3。存储器芯片1-3具有类似于存储器芯片1-1的配置。使用不同晶片形成存储器芯片1-1及存储器芯片1-3。根据第三实施例的半导体存储器1具有其中存储器芯片1-1附接到电路芯片1-2上且存储器芯片1-3附接到存储器芯片1-1上的结构。
图19展示根据第三实施例的半导体存储器1中的存储器单元阵列10及接线区14的详细平面布局的一个实例。具体来说，所述图展示在Y方向上经排列的四个串单元SU0到SU3。
如图19中所展示，根据第三实施例的半导体存储器1的平面布局在存储器单元阵列10的区域的结构方面不同于参考图5所描述的根据第一实施例的半导体存储器1的平面布局。
具体来说，每一串单元SU在存储器单元阵列10的区域中具备多个耦合区CA。耦合区CA是用于形成用以电连接存储器芯片1-1的位线BL与存储器芯片1-3的位线BL的线的区。设置于每一串单元SU中的耦合区CA布置在(举例来说)Y方向上。然而，此并非限制。耦合区CA可经设计以覆盖任何给定范围及位置。
图20展示包含耦合区CA的存储器单元阵列10的区域的更详细平面布局。如图20中所展示，耦合区CA具备多个接触导通体CV。接触导通体CV布置在(举例来说)Y方向上。绝缘膜44形成于接触导通体CV的内壁上。导体45形成或(举例来说)埋入于比绝缘膜44更靠内的接触导通体CV的一部分中。导体45连接到相应导体38，相应导体38连接到不同位线BL。
图21展示根据第三实施例的半导体存储器1中的存储器单元阵列10及接线区14的X方向截面结构的一个实例。注意，将在以下描述中使用的所述图出于描述性目的而视情况省略与字线WL对应的导体的一部分。如图21中所展示，在根据第三实施例的半导体存储器1中，存储器芯片1-1设置于电路芯片1-2上，且存储器芯片1-3设置于存储器芯片1-1上。
在存储器芯片1-1中，接触导通体CV设置于连接在一个位线BL与接头金属39之间的导体38的顶部面上。接触导通体CV中的导体45通过绝缘膜44与堆叠线结构(例如字线WL)绝缘。导体46设置于导体45的顶部面上。导体46经布置以在X-Y平面上与接头金属39重叠。接头金属39电连接到此导体46。
在此结构的情况下，设置于存储器芯片1-1中的导体46接触设置于存储器芯片1-3中的接头金属39，使得存储器芯片1-1中的一个位线BL与存储器芯片1-3中的一个位线BL彼此电连接。以类似方式，存储器芯片1-1中的其它位线BL经由相应对应接触导通体CV中的导体45连接到存储器芯片1-3中的相应对应位线BL。
类似于位线BL，存储器芯片1-1中的字线WL具有用于将与共同地址对应的线电连接在存储器芯片1-1与1-3之间的结构。更具体来说，额外接触插塞47设置于连接在一个字线WL与接头金属43之间的导体42的顶部面上。接触插塞47连接到设置于与导体46相同的层中的导体48。导体48经布置以在X-Y平面上与接头金属43重叠。接头金属43电连接到此导体48。
在此结构的情况下，设置于存储器芯片1-1中的导体48接触设置于存储器芯片1-3中的接头金属43，使得存储器芯片1-1中的一个字线WL与存储器芯片1-3中的一个字线WL彼此电连接。以类似方式，存储器芯片1-1中的其它字线WL以及选择栅极线SGS及SGD经由相应对应接触插塞47连接到存储器芯片1-3中的相应对应线。
图22展示根据第三实施例的半导体存储器1中的存储器单元阵列10及垫区15的Y方向截面结构的一个实例。如图22中所展示，在根据第三实施例的半导体存储器1中，接触导通体TV穿透存储器芯片1-1及1-3中的每一者。
更具体来说，接触导通体TV从电路芯片1-2中的导体62的顶部面通向在存储器芯片1-3的最顶部面处的绝缘膜INS。导体形成或(举例来说)埋入于接触导通体TV中。在可以此方式形成或埋入导体的程度内，接触导通体TV形成为尽可能小的。形成于接触导通体TV中的导体与存储器芯片1-1及1-3中的每一者中的字线WL以及选择栅极线SGS及SGD绝缘。
形成于接触导通体TV中的导体包含在存储器芯片1-3上经暴露的一部分，且在存储器芯片1-3上经暴露的此部分用作一个垫17。如在第一实施例中，垫17包含与存储器芯片1-1及1-3中的存储器单元阵列10重叠的一部分。
在根据第三实施例的半导体存储器1中，从存储器芯片1-3中的源极线SL到存储器芯片1-3的顶部面的距离大于从存储器芯片1-1中的源极线SL到存储器芯片1-3的距离。这是因为在经堆叠为最上部层的存储器芯片中，保持厚绝缘膜INS使得不暴露用于连接经堆叠存储器芯片的导体46及48。
在上文所描述的根据第三实施例的半导体存储器1中，在存储器芯片1-1与1-3之间具有共同连接的字线WL的地址由相同地址信息ADD(例如，页地址)指定，且在存储器芯片1-1与1-3之间具有共同连接的位线BL的地址由相同地址信息ADD(例如，列地址)指定。
在根据第三实施例的半导体存储器1中，包含于(举例来说)地址信息ADD中的用于指定存储器芯片的信息经提及以便选择存储器芯片1-1及1-3中的一者。此使得根据第三实施例的半导体存储器1能够选择在存储器芯片1-1及1-3中具有相同地址的字线WL中的一者，且选择在存储器芯片1-1及1-3中具有相同地址的位线BL中的一者。就其它配置来说，根据第三实施例的半导体存储器1与根据第一实施例的半导体存储器1相同。因此，将省略对这些配置的描述。
[3-2]第三实施例的效应
如上文所描述，根据第三实施例的半导体存储器1具有其中存储器芯片1-1及1-3堆叠于电路芯片1-2上的结构。而且，在根据第三实施例的半导体存储器1中，垫17经提供以在存储器单元阵列10上方重叠，如在第一实施例中。
此允许根据第三实施例的半导体存储器1使安置垫17的区域更小，如在第一实施例中。因此，根据第三实施例的半导体存储器1可增加单元占有率且抑制与其相关联的位成本。
已假定前文描述为其中两个存储器芯片1-1及1-3堆叠于半导体存储器1中的电路芯片1-2上的例子。然而，此并非限制。举例来说，半导体存储器1中可存在堆叠于电路芯片1-2上的三个或多于三个存储器芯片。可任意地设定经堆叠存储器芯片的数目。甚至在此类情形中，可能通过使垫17在存储器单元阵列10上方重叠而增加半导体存储器1中的单元占有率。
[4]第四实施例
根据第四实施例的半导体存储器1进一步将不同于垫17的布线添加到根据第一实施例的半导体存储器1的顶部表面。对于根据第四实施例的半导体存储器1，将描述与根据第一实施例到第三实施例的半导体存储器1的差异。
[4-1]配置
图23展示当存储器芯片1-1与电路芯片1-2已彼此接合时根据第四实施例的半导体存储器1的平面布局。如图23中所展示，根据第四实施例的半导体存储器1的平面布局与参考图4所描述的根据第一实施例的半导体存储器1的平面布局的不同之处在于：添加多个金属布线70。
金属布线70在(举例来说)X方向上延伸且从存储器单元阵列10A桥接到存储器单元阵列10B。举例来说，可采用铝作为金属布线70。金属布线70用作(举例来说)设置于存储器单元阵列10A与存储器单元阵列10B之间的供应线。金属布线70不用于(举例来说)半导体存储器1的外部连接。
金属布线70的形状及数目不限于图23中所展示的形状及数目，而是可经任意地设定。而且，金属布线70可以一方式经提供使得其全部安置于一个存储器单元阵列10上。此外，金属布线70不限于上文所提及的用途，而是可作为其它线来应用。
图24展示根据第四实施例的半导体存储器1中的存储器单元阵列10及垫区15的Y方向截面结构的一个实例。如图24中所展示，根据第四实施例的半导体存储器1的截面结构与参考图9所描述的根据第一实施例的半导体存储器1的截面结构的不同之处在于：添加与金属布线70相关的配置。对于此实施例，所述图图解说明两个金属布线70A及70B。
金属布线70A连接到设置于存储器芯片1-1内的导体49。举例来说，导体49是设置于存储器芯片1-1的表面与源极线SL之间且连接到存储器芯片1-1内的电路的线。
金属布线70B连接到设置于电路芯片1-2内的导体63。导体63连接到电路芯片1-2内的电路。更具体来说，接触导通体TH从导体63的顶部面通向存储器芯片1-1的表面。此接触导通体TH穿过存储器单元阵列10的区域，其中未提供半导体柱MH。
绝缘膜64形成于接触导通体TH的内壁上，且用作金属布线70B的导体形成或(举例来说)埋入于绝缘膜64内侧。以此方式，金属布线70B在存储器单元阵列10内侧延伸，且通过绝缘膜64与例如字线WL以及选择栅极线SGS及SGD的各种线绝缘。
上文所描述的金属布线70与(举例来说)垫17同时形成。举例来说，首先形成用于将垫17及金属布线70连接到半导体存储器1中的相应电路的洞(接触导通体TV及接触导通体TH)。接着，用作垫17及金属布线70的导体分别形成或(举例来说)埋入于所形成洞中。此后将垫17及金属布线70处理成所要形状。
[4-2]第四实施例的效应
如上文所描述，在根据第四实施例的半导体存储器1中，金属布线70设置于与垫17相同的层中。金属布线70用作(举例来说)低电阻线，从而达成不同存储器单元阵列10之间的连接。
也就是说，在根据第四实施例的半导体存储器1的情况下，可通过采用金属布线70而减少将存储器单元阵列10彼此连接的线的电阻。因此，根据第四实施例的半导体存储器1可改进装置性能。
[5]修改实例等
根据实施例的半导体存储器<图1，1>包含第一存储器芯片<图3，1-1>、电路芯片<图3，1-2>及外部连接电极<图4，17>。第一存储器芯片包含经由绝缘体堆叠的多个第一导体<图7，23到30>，及穿过第一导体且与第一导体形成交叉点的第一柱<图7，MH>。所述交叉点中的每一者用作存储器单元。电路芯片包含衬底<图9，50>、形成于衬底上的控制电路<图9，16>及连接到控制电路的第二导体<图9，62>。所述电路芯片附接到所述第一存储器芯片。所述外部连接电极设置于所述第一存储器芯片的表面上，且包含从所述第一存储器芯片的所述表面的一侧延伸穿过所述第一存储器芯片且连接到所述第二导体的一部分。所述第一导体的一部分包含在所述外部连接电极与所述衬底之间。半导体存储器可因此减小芯片面积。
在可能的情况下，可组合所述实施例。举例来说，针对第二实施例所描述的垫17的布局可适用于第三实施例及第四实施例中的每一者。而且，针对第三实施例所描述的结构(多个存储器芯片堆叠于其中)可适用于第四实施例。以此方式，通过视情况组合实施例，可减小半导体存储器1的芯片面积，同时可改进半导体存储器1的性能。
在以上实施例中，一个垫17具有比一个接头金属39、43、54或58大的面积(尺寸)。换句话说，对于半导体存储器1，设置于半导体存储器1上且用于与外部存储器控制器2连接的垫17的面积大于用于连接存储器芯片1-1与电路芯片1-2的垫的面积。
对以上实施例的描述已假定半导体存储器1具有其中包含电荷积累层的存储器单元晶体管MT经三维布置的配置。然而，此并非一限制。针对以上实施例所描述的用于垫区15的结构及产生过程可适用于其它半导体存储器。举例来说，针对以上实施例所描述的结构可适用于具有其中相变存储器单元经三维布置的配置的半导体存储器，或适用于具有其中使用铁电薄膜材料的存储器单元经三维布置的配置的半导体存储器。
在本说明书的上下文中，术语“连接”意味电连接，且不排除(举例来说)插置于经连接元件之间的其它元件的存在。
虽然已描述特定实施例，但这些实施例已仅以实例方式呈现，且并不打算限制本发明的范围。实际上，本文中所描述的新颖实施例可以各种其它形式来体现；此外，可在不背离本发明的精神的情况下对本文中所描述的实施例的形式做出各种省略、替代及改变。打算使所附权利要求书及其等效内容涵盖如将归属于本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器，其包括：
第一存储器芯片，其包括经由绝缘体堆叠的多个第一导体，及穿过所述第一导体且与所述第一导体形成交叉点的第一柱，所述交叉点中的每一者经配置以用作存储器单元；
电路芯片，其包括衬底、所述衬底上的控制电路及连接到所述控制电路的第二导体，所述电路芯片附接到所述第一存储器芯片；及
外部连接电极，其位于所述第一存储器芯片的表面上，包括从所述第一存储器芯片的所述表面的一侧延伸穿过所述第一存储器芯片且连接到所述第二导体的一部分，
其中所述第一导体的一部分位于所述外部连接电极与所述衬底之间。
2.根据权利要求1所述的半导体存储器，其中所述第一柱位于所述外部连接电极与所述衬底之间。
3.根据权利要求1所述的半导体存储器，其中所述外部连接电极与所述第一导体彼此绝缘。
4.根据权利要求1所述的半导体存储器，其中所述电路芯片包括连接到所述第一柱的感测放大器。
5.根据权利要求1所述的半导体存储器，其中所述电路芯片包括连接到所述第一柱的行解码器。
6.根据权利要求1所述的半导体存储器，其中所述控制电路包括经配置以控制所述存储器芯片与外部存储器控制器之间的通信的输入/输出电路，所述输入/输出电路包括所述第二导体。
7.根据权利要求1所述的半导体存储器，其中位于所述第一存储器芯片的所述表面上的所述外部连接电极的一部分与所述第二导体经由线性接触导通体彼此连接。
8.根据权利要求1所述的半导体存储器，其中位于所述第一存储器芯片的所述表面上的所述外部连接电极的一部分与所述第二导体经由多个点接触导通体彼此连接。
9.根据权利要求1所述的半导体存储器，其在不同于所述外部连接电极与所述第二导体之间的连接的位置处进一步包括用以将分别安置于所述第一存储器芯片及所述电路芯片上的相对金属结合在一起的一部分。
10.根据权利要求9所述的半导体存储器，其中所述金属为铜。
11.根据权利要求1所述的半导体存储器，其中所述第一柱不存在于所述外部连接电极与所述衬底之间。
12.根据权利要求11所述的半导体存储器，其中所述第一导体的端是以楼梯方式设置且位于所述外部连接电极与所述衬底之间。
13.根据权利要求12所述的半导体存储器，其中所述端不具有用于连接所述第一存储器芯片与所述电路芯片的导体连接。
14.根据权利要求1所述的半导体存储器，其进一步包括
第二存储器芯片，其包括经由绝缘体堆叠的多个第三导体，及穿过所述第三导体且与所述第三导体形成交叉点的第二柱，所述交叉点中的每一者经配置以用作存储器单元，
其中所述第二存储器芯片附接在所述电路芯片与所述第一存储器芯片之间。
15.根据权利要求14所述的半导体存储器，其中所述外部连接电极包括穿透所述第二存储器芯片的一部分。
16.根据权利要求15所述的半导体存储器，其中所述外部连接电极与所述第三导体彼此绝缘。
17.根据权利要求14所述的半导体存储器，其中
所述第一存储器芯片中的所述第一柱不止一个，
所述第二存储器芯片中的所述第二柱不止一个且连接到所述相应第一柱，且
彼此连接的所述第一柱及所述第二柱由相同地址信息指定。
18.根据权利要求14所述的半导体存储器，其中
所述第三导体分别连接到所述第一导体，且
彼此连接的所述第一导体中的一者及所述第三导体中的相应一者由相同地址信息指定。
19.根据权利要求1所述的半导体存储器，其进一步包括
在所述第一存储器芯片的所述表面上的布线，所述布线不用于外部连接，
其中所述布线连接到所述第一存储器芯片中的线。
20.根据权利要求1所述的半导体存储器，其进一步包括
在所述第一存储器芯片的所述表面上的布线，所述布线不用于外部连接，
其中所述布线连接到所述电路芯片中的线。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112510050A (zh) * 2019-09-13 2021-03-16 铠侠股份有限公司 半导体存储装置
CN112563287A (zh) * 2019-09-10 2021-03-26 铠侠股份有限公司 半导体装置及半导体装置的制造方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892269B2 (en) * 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
CN111052236B (zh) 2017-09-06 2024-03-05 株式会社半导体能源研究所 半导体装置
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102635655B1 (ko) * 2018-09-28 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2020155487A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置およびその製造方法
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110720145B (zh) * 2019-04-30 2021-06-22 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备
JP2021034529A (ja) 2019-08-22 2021-03-01 キオクシア株式会社 不揮発性半導体記憶装置
KR20210028438A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 메모리 장치
US11289467B2 (en) 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
JP2021044502A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
JP2021048220A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021047968A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 記憶装置
JP7520494B2 (ja) 2019-10-16 2024-07-23 キオクシア株式会社 半導体記憶装置
JP2021072313A (ja) * 2019-10-29 2021-05-06 キオクシア株式会社 半導体記憶装置
JP7350096B2 (ja) * 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
CN111033739B (zh) 2019-11-05 2022-06-28 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
CN110998844A (zh) 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
US11043500B1 (en) * 2020-03-19 2021-06-22 Micron Technology, Inc. Integrated assemblies comprising twisted digit line configurations
JP2021150501A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
CN115136309A (zh) * 2020-03-23 2022-09-30 铠侠股份有限公司 半导体存储装置
CN111771282B (zh) * 2020-05-22 2021-08-03 长江存储科技有限责任公司 存储器件及其形成方法
KR20220019181A (ko) * 2020-08-07 2022-02-16 삼성전자주식회사 반도체 메모리 소자
JP2022037612A (ja) * 2020-08-25 2022-03-09 キオクシア株式会社 半導体記憶装置
JP2022046249A (ja) 2020-09-10 2022-03-23 キオクシア株式会社 半導体記憶装置
KR20220052769A (ko) 2020-10-21 2022-04-28 삼성전자주식회사 메모리 소자 및 이를 포함하는 데이터 저장 시스템
KR20220057044A (ko) 2020-10-29 2022-05-09 에스케이하이닉스 주식회사 반도체 장치
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지
KR20220069152A (ko) 2020-11-19 2022-05-27 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
JP2022118667A (ja) 2021-02-02 2022-08-15 キオクシア株式会社 半導体記憶装置
CN116784011A (zh) * 2021-02-03 2023-09-19 铠侠股份有限公司 半导体存储装置
JP2022128770A (ja) 2021-02-24 2022-09-05 キオクシア株式会社 半導体記憶装置
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
JP2022191630A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法
CN113870909A (zh) * 2021-09-30 2021-12-31 武汉新芯集成电路制造有限公司 存储器件及其制备方法
CN113903374A (zh) 2021-09-30 2022-01-07 武汉新芯集成电路制造有限公司 存储器件及其制备方法
JP2023177973A (ja) * 2022-06-03 2023-12-14 キオクシア株式会社 半導体記憶装置
KR20240077058A (ko) * 2022-11-24 2024-05-31 삼성전자주식회사 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130052803A1 (en) * 2012-02-02 2013-02-28 Tower Semiconductor Ltd. Method For Generating A Three-Dimensional NAND Memory With Mono-Crystalline Channels Using Sacrificial Material
US20150236038A1 (en) * 2014-02-20 2015-08-20 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US20160079164A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160307910A1 (en) * 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
US20170179151A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20170179027A1 (en) * 2015-12-17 2017-06-22 Samsung Electronics Co., Ltd. Memory device having cell over periphery structure and memory package including the same
US9691782B1 (en) * 2016-04-29 2017-06-27 Samsung Electronics Co., Ltd. Non-volatile memory device
US20170263638A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4255797B2 (ja) * 2003-10-06 2009-04-15 株式会社ルネサステクノロジ 半導体記憶装置及びその駆動方法
US7253502B2 (en) * 2004-07-28 2007-08-07 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal organic memory device, electrical assembly utilizing same, and information handling system utilizing same
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP5702177B2 (ja) * 2011-02-04 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
KR20160000512A (ko) 2014-06-24 2016-01-05 삼성전자주식회사 메모리 장치
KR102245825B1 (ko) * 2014-09-04 2021-04-30 삼성전자주식회사 반도체 패키지
US20160155723A1 (en) * 2014-11-27 2016-06-02 Chengwei Wu Semiconductor package
KR20160139815A (ko) * 2015-05-28 2016-12-07 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
JP6523197B2 (ja) * 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法
KR102610403B1 (ko) * 2016-05-04 2023-12-06 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치 및 그 제조방법
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102469334B1 (ko) * 2017-11-08 2022-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130052803A1 (en) * 2012-02-02 2013-02-28 Tower Semiconductor Ltd. Method For Generating A Three-Dimensional NAND Memory With Mono-Crystalline Channels Using Sacrificial Material
US20150236038A1 (en) * 2014-02-20 2015-08-20 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US20160079164A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160307910A1 (en) * 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
US20170179027A1 (en) * 2015-12-17 2017-06-22 Samsung Electronics Co., Ltd. Memory device having cell over periphery structure and memory package including the same
US20170179151A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20170263638A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US9691782B1 (en) * 2016-04-29 2017-06-27 Samsung Electronics Co., Ltd. Non-volatile memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563287A (zh) * 2019-09-10 2021-03-26 铠侠股份有限公司 半导体装置及半导体装置的制造方法
CN112563287B (zh) * 2019-09-10 2023-12-22 铠侠股份有限公司 半导体装置及半导体装置的制造方法
CN112510050A (zh) * 2019-09-13 2021-03-16 铠侠股份有限公司 半导体存储装置
CN112510050B (zh) * 2019-09-13 2024-04-26 铠侠股份有限公司 半导体存储装置

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