CN113903374A - 存储器件及其制备方法 - Google Patents

存储器件及其制备方法 Download PDF

Info

Publication number
CN113903374A
CN113903374A CN202111160792.5A CN202111160792A CN113903374A CN 113903374 A CN113903374 A CN 113903374A CN 202111160792 A CN202111160792 A CN 202111160792A CN 113903374 A CN113903374 A CN 113903374A
Authority
CN
China
Prior art keywords
line decoder
local bit
decoder block
bit line
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111160792.5A
Other languages
English (en)
Inventor
郑钟倍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202111160792.5A priority Critical patent/CN113903374A/zh
Priority to TW110144909A priority patent/TWI800131B/zh
Priority to US17/542,427 priority patent/US11605640B1/en
Publication of CN113903374A publication Critical patent/CN113903374A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本申请公开了一种存储器件及其制备方法，该存储器件包括第一芯片和第二芯片，第二芯片沿第三方向叠置于第一芯片的上方，第一芯片包括存储阵列，存储阵列包括至少一个存储块，第二芯片包括与存储块电性连接的第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块位于存储块在第二芯片的俯视投影区域内，可以减小第一芯片与第二芯片堆叠后的占用面积，进而减小了存储器件的平面占用空间，有助于实现存储器件的最小化尺寸。

Description

存储器件及其制备方法
技术领域
本申请涉及存储技术领域，具体涉及一种存储器件及其制备方法。
背景技术
如图1所示，传统技术方案中的存储器件包括多个存储阵列510、多个局部位线译码器520、多个字线译码器540、多个全局位线译码器530以及***电路550，其中，存储阵列510的构造区域、局部位线译码器520的构造区域、字线译码器540的构造区域、全局位线译码器530的构造区域以及***电路550的构造区域互不重叠，例如，局部位线译码器520的构造区域位于对应的存储阵列510的构造区域的一侧，字线译码器540位于对应的局部位线译码器520的构造区域和/或存储阵列510的构造区域的另一侧，全局位线译码器530的构造区域位于对应的局部位线译码器520的构造区域与***电路区域550的构造区域之间。
具体地，如图2所示，存储阵列510中的一个存储块511通过多条第一连接走线531与局部位线译码器520电性连接，存储块511通过多条第二连接走线532与字线译码器540电性连接，其中，局部位线译码器520位于存储块511的一侧，字线译码器540位于存储块511的另一侧。同样的，图2中存储块511的构造区域、局部位线译码器520的构造区域以及字线译码器540的构造区域也互不重叠。
如此，上述传统技术方案中的存储器件需要占用较大空间以集成上述的各部分结构，不利于最小化存储器件的尺寸。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种存储器件及其制备方法，以缓解存储器件需要占用较大空间的技术问题。
第一方面，本申请提供一种存储器件，其包括第一芯片和第二芯片，第二芯片沿第三方向叠置于第一芯片的上方，第一芯片包括存储阵列，存储阵列包括至少一个存储块，存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线；第二芯片包括与存储块电性连接的第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器，第二芯片具有存储块的俯视投影区域，且第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器在俯视投影区域中分别形成互不叠置的第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块。
在其中一些实施方式中，在第一方向上，第一局部位线译码器区块的第一长度与第二局部位线译码器区块的第二长度之和小于或者等于俯视投影区域的长度，且第一局部位线译码器区块与第二局部位线译码器区块在第二方向上的投影互不重叠；在第二方向上，第一字线译码器区块的第三长度与第二字线译码器区块的第四长度之和小于或者等于俯视投影区域的宽度，且第一字线译码器区块与第二字线译码器区块在第一方向上的投影互不重叠。
在其中一些实施方式中，第一长度异于第二长度；且第三长度异于第四长度。
在其中一些实施方式中，多条位线中的一部分与第一局部位线译码器电性连接，多条位线中的另一部分与第二局部位线译码器电性连接；多条字线中的一部分与第一字线译码器电性连接，多条字线中的另一部分与第二字线译码器电性连接。
在其中一些实施方式中，在第一方向上，第一字线译码器区块位于俯视投影区域沿第二方向延伸的第一边缘与第一局部位线译码器区块之间，且第一局部位线译码器区块在第二方向上的宽度小于第一字线译码器区块在第二方向上的长度；在第二方向上，第一字线译码器区块位于俯视投影区域沿第一方向延伸的第二边缘与第二局部位线译码器区块之间，且第二局部位线译码器区块在第一方向上的长度大于第一字线译码器区块在第一方向上的宽度。
在其中一些实施方式中，在第一方向上，第二字线译码器区块位于俯视投影区域沿第二方向延伸的第三边缘与第二局部位线译码器区块之间，且第二局部位线译码器区块在第二方向上的宽度小于第二字线译码器区块在第二方向上的长度；在第二方向上，第二字线译码器区块位于俯视投影区域沿第一方向延伸的第四边缘与第一局部位线译码器区块之间，且第一局部位线译码器区块在第一方向上的长度大于第二字线译码器区块在第一方向上的宽度。
在其中一些实施方式中，第一局部位线译码器、第二局部位线译码器均具有多个第一传输端，一第一传输端通过一第一硅穿孔或者一对第一键合焊盘与一位线电性连接。
在其中一些实施方式中，第一字线译码器、第二字线译码器均具有多个第二传输端，一第二传输端通过一第二硅穿孔或者一对第二键合焊盘与一字线电性连接。
在其中一些实施方式中，第一芯片包括第一键合层，第一键合层包括至少一个第一键合焊盘和/或第二键合焊盘；第二芯片包括第二键合层，第二键合层包括至少一个第一键合焊盘和/或第二键合焊盘；键合位于第一键合层的第一键合焊盘与位于第二键合层的第一键合焊盘，和/或，键合位于第一键合层的第二键合焊盘与位于第二键合层的第二键合焊盘。
在其中一些实施方式中，俯视投影区域为矩形，第一局部位线译码器区块位于俯视投影区域的第一直角或者第三直角中的一处，第二局部位线译码器区块位于俯视投影区域的第一直角或者第三直角中的另一处；第一字线译码器区块位于俯视投影区域的第二直角或者第四直角中的一处，第二字线译码器区块位于俯视投影区域的第二直角或者第四直角中的另一处；或者，第一局部位线译码器区块位于俯视投影区域的第二直角或者第四直角中的一处，第二局部位线译码器区块位于俯视投影区域的第二直角或者第四直角中的另一处；第一字线译码器区块位于俯视投影区域的第一直角或者第三直角中的一处，第二字线译码器区块位于俯视投影区域的第一直角或者第三直角中的另一处；其中，第一直角、第三直角分别位于俯视投影区域的一对角线的两端，第二直角、第四直角分别位于俯视投影区域的另一对角线的两端。
在其中一些实施方式中，在第一方向上，第一字线译码器区块位于第二局部位线译码器区块的左端至第一局部位线译码器区块的左端之间；在第一方向上，第二字线译码器区块位于第一局部位线译码器区块的右端至第二局部位线译码器区块的右端之间。
在其中一些实施方式中，在第二方向上，第一局部位线译码器区块位于第一字线译码器区块的上端至第二字线译码器区块的上端之间；在第二方向上，第二局部位线译码器区块位于第二字线译码器区块的下端至第一字线译码器区块的下端之间。
在其中一些实施方式中，在第一方向上，第一局部位线译码器区块的长度、第二局部位线译码器区块的长度均小于或者等于俯视投影区域的长度；在第二方向上，第一字线译码器区块位于第一局部位线译码器区块与第二局部位线译码器区块之间，且第二字线译码器区块位于第一局部位线译码器区块与第二局部位线译码器区块之间。
在其中一些实施方式中，在第二方向上，第一字线译码器区块的长度、第二字线译码器区块的长度均小于或者等于俯视投影区域的宽度；在第一方向上，第一局部位线译码器区块位于第一字线译码器区块与第二字线译码器区块之间，且第二局部位线译码器区块位于第一字线译码器区块与第二字线译码器区块之间。
第二方面，本申请提供一种存储器件的制备方法，其包括：构造存储阵列于第一芯片，存储阵列包括至少一个存储块，存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线；构造第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器于第二芯片，第二芯片具有存储块的俯视投影区域，第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器与存储块电性连接，且在俯视投影区域中分别形成互不叠置的第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块；以及沿第三方向叠置第二芯片于第一芯片的上方。
在其中一些实施方式中，制备方法还包括：在第一方向上，配置第一局部位线译码器区块的第一长度与第二局部位线译码器区块的第二长度之和小于或者等于俯视投影区域的长度，且第一局部位线译码器区块与第二局部位线译码器区块在第二方向上的投影互不重叠；在第二方向上，配置第一字线译码器区块的第三长度与第二字线译码器区块的第四长度之和小于或者等于俯视投影区域的宽度，且第一字线译码器区块与第二字线译码器区块在第二方向上的投影互不重叠。
在其中一些实施方式中，制备方法还包括：电性连接多条位线中的一部分与第一局部位线译码器；电性连接多条位线中的另一部分与第二局部位线译码器；电性连接多条字线中的一部分与第一字线译码器；以及电性连接多条字线中的另一部分与第二字线译码器。
在其中一些实施方式中，制备方法还包括：构造第一键合层于第一芯片；构造第二键合层于第二芯片；以及叠置第二芯片于第一芯片的上方，且通过第一键合层和第二键合层形成键合结构以电性连接第一芯片与第二芯片。
本申请提供的存储器件及其制备方法，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块位于存储块在第二芯片的俯视投影区域内，可以减小第一芯片与第二芯片堆叠后的占用面积，进而减小了存储器件的平面占用空间，有助于实现存储器件的最小化尺寸。
且在第一方向上，第一局部位线译码器区块的第一长度与第二局部位线译码器区块的第二长度小于或者等于俯视投影区域的长度，且第一局部位线译码器区块与第二局部位线译码器区块在第二方向上的投影互不重叠；在第二方向上，第一字线译码器区块的第三长度与第二字线译码器区块的第四长度小于或者等于俯视投影区域的宽度，且第一字线译码器区块与第二字线译码器区块在第一方向上互不重叠，便于实现存储块中字线、位线与第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器，第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器的对应电性连接。
同时，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块的互不叠置，局部位线译码器区块以及字线译码器区块均可以设置在存储阵列/存储块的投影范围内，减少了第二芯片中电性连接的交叉关系，进一步减小了芯片尺寸，有利于第二芯片以较薄的厚度实现与第一芯片的电性连接。
由于将字线译码器和/或位线译码器拆成两个子模块设置，字线译码器和位线译码器可以全部设置在存储阵列/存储块的投影范围内，基于译码器完全在投影范围内的设置以及两颗芯片的堆叠结构，译码器可以垂直地与存储阵列连接无需通过额外的横向走线连接，因此两个子模块之间并不需要留置走线空间，可以进一步减少第一芯片和第二芯片的面积。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为传统技术方案提供的存储器件中各部分结构的一种分布示意图。
图2为传统技术方案提供的存储器件中各部分结构的另一种分布示意图。
图3为本申请实施例提供的存储器件的第一种结构分布示意图。
图4为本申请实施例提供的存储器件的第二种结构分布示意图。
图5为本申请实施例提供的存储器件的第三种结构分布示意图。
图6为本申请实施例提供的存储器件的第四种结构分布示意图。
图7为本申请实施例提供的存储器件的第五种结构分布示意图。
图8为本申请实施例提供的存储器件的制备方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本公开的描述中，字线译码器也被描述为X-DEC，位线译码器可被描述为位线选择器、位线复用器或Y-MUX，用以进行存储阵列中的多数存储单元的定位，供进一步对存储单元进行读写动作。
在本公开的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系均为基于附图所示的方位或位置关系，仅是为了便于简化描述本公开，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通或两个组件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一特征和第二特征直接接触，也可以包括第一特征和第二特征不是直接接触而是通过它们之外的第三特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征的水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征的水平高度小于第二特征。
请参阅图3至图8，本实施例提供了一种存储器件，其包括第一芯片100和第二芯片200，第二芯片200沿第三方向DR3叠置于第一芯片100的上方，第一芯片100包括存储阵列10，存储阵列10包括至少一个存储块11，存储块11包括多条沿第一方向DR1延伸的字线和多条沿第二方向DR2延伸的位线；第二芯片200包括与存储块11电性连接的第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器，第二芯片200具有存储块11的俯视投影区域，且第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器在俯视投影区域中分别形成互不叠置的第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块。
可以理解的是，本实施例提供的存储器件，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块位于存储块11在第二芯片200的俯视投影区域内，可以减小第一芯片100与第二芯片200堆叠后的占用面积，进而减小了存储器件的平面占用空间，有助于实现存储器件的最小化尺寸。
其中，在第一方向DR1上，第一局部位线译码器区块的第一长度与第二局部位线译码器区块的第二长度之和小于或者等于俯视投影区域的长度，且第一局部位线译码器区块与第二局部位线译码器区块在第二方向DR2上的投影互不重叠；在第二方向DR2上，第一字线译码器区块的第三长度与第二字线译码器区块的第四长度之和小于或者等于俯视投影区域的宽度，且第一字线译码器区块与第二字线译码器区块在第二方向DR1上的投影互不重叠。如此便于实现存储块11中字线、位线与第一局部位线译码器21、第二局部位线译码器22、第一字线译码器31以及第二字线译码器32，第一局部位线译码器21、第二局部位线译码器22、第一字线译码器31以及第二字线译码器32的对应电性连接。
同时，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块的互不叠置，减少了第二芯片200中电性连接的交叉关系，有利于第二芯片200以较薄的厚度实现与第一芯片100的电性连接、减少延迟。
在其中一个实施例中，多条位线中连续的一部分与第一局部位线译码器21电性连接，多条位线中连续的另一部分与第二局部位线译码器22电性连接；多条字线中连续的一部分与第一字线译码器31电性连接，多条字线中连续的另一部分与第二字线译码器32电性连接。
在其中一个实施例中，在第一方向DR1上，第一字线译码器区块位于俯视投影区域沿第二方向DR2延伸的第一边缘与第一局部位线译码器区块之间，且第一局部位线译码器区块在第二方向DR2上的宽度小于第一字线译码器区块在第二方向DR2上的长度；在第二方向DR2上，第一字线译码器区块位于俯视投影区域沿第一方向DR1延伸的第二边缘与第二局部位线译码器区块之间，且第二局部位线译码器区块在第一方向DR1上的长度大于第一字线译码器区块在第一方向DR1上的宽度。
在其中一个实施例中，在第一方向DR1上，第二字线译码器区块位于俯视投影区域沿第二方向DR2延伸的第三边缘与第二局部位线译码器区块之间，且第二局部位线译码器区块在第二方向DR2上的宽度小于第二字线译码器区块在第二方向DR2上的长度；在第二方向DR2上，第二字线译码器区块位于俯视投影区域沿第一方向DR1延伸的第四边缘与第一局部位线译码器区块之间，且第一局部位线译码器区块在第一方向DR1上的长度大于第二字线译码器区块在第一方向DR1上的宽度。
在其中一个实施例中，第一局部位线译码器21、第二局部位线译码器22均具有多个第一传输端，一第一传输端通过一第一硅穿孔或者一对第一键合焊盘与一位线电性连接。
在其中一个实施例中，第一字线译码器31、第二字线译码器32均具有多个第二传输端，一第二传输端通过一第二硅穿孔或者一对第二键合焊盘与一字线电性连接。
其中，任一传输端可以但不限于为一金属焊盘，例如，铜制焊盘或金属块。
需要进行说明的是，第一边缘可以为俯视投影区域的左端边缘或者右端边缘中的一个，第三边缘可以为俯视投影区域的左端边缘或者右端边缘中的另一个。第二边缘可以为俯视投影区域的下端边缘或者上端边缘中的一个，第四边缘可以为俯视投影区域的下端边缘或者上端边缘中的另一个。
在其中一个实施例中，第一芯片100与第二芯片200通过键合结构电性连接，键合结构包括位于第一芯片100上的第一键合层与位于第二芯片200上的第二键合层。
具体地，第一芯片包括第一键合层，第一键合层包括至少一个第一键合焊盘和/或第二键合焊盘；第二芯片包括第二键合层，第二键合层包括至少一个第一键合焊盘和/或第二键合焊盘；键合位于第一键合层的第一键合焊盘与位于第二键合层的第一键合焊盘，和/或，键合位于第一键合层的第二键合焊盘与位于第二键合层的第二键合焊盘。
需要进行说明的是，在本实施例中，第一芯片100与第二芯片200之间均可以通过键合结构实现所需要的电性连接，具体地，可以采用习知技术来实现具体的键合过程，此处不再赘述。
如图3所示，本实施例提供了一种存储器件，其包括第一芯片100和第二芯片200，第一芯片100包括存储阵列10，存储阵列10包括至少一个存储块11，其中一个存储块11的所在区域为俯视投影区域；第二芯片200包括逻辑控制电路，逻辑控制电路包括第一局部位线译码器21和第二局部位线译码器22，其中一个存储块11与第一局部位线译码器21和第二局部位线译码器22电性连接，第一局部位线译码器21所构成的第一局部位线译码器区块与俯视投影区域至少部分重叠，第二局部位线译码器22所构成的第二局部位线译码器区块与俯视投影区域至少部分重叠，且以第一对角设置第一局部位线译码器区块与第二局部位线译码器区块对角的相对位置。
可以理解的是，本实施例提供的存储器件，通过至少部分重叠其中一个存储块11所构成的俯视投影区域与第一局部位线译码器区块和第二局部位线译码器区块，可以减小第一芯片100与第二芯片200堆叠后的占用面积，进而减小了存储器件的占用空间，有助于实现存储器件的最小化尺寸；且以第一对角设置第一局部位线译码器区块和第二局部位线译码器区块的相对位置，便于实现其中一个存储块11与第一局部位线译码器21和第二局部位线译码器22电性连接。
其中，存储器件可以但不限于为NOR Flash，也可以为其他类型的存储芯片。
需要进行说明的是，各构造区域和/或各子构造区域可以但不限于为矩形，也可以为正多边形，还可以为圆型等其他的形状。
逻辑控制电路包括局部位线译码器20，局部位线译码器20包括第一局部位线子译码器20A，第一局部位线子译码器20A包括第一局部位线译码器21和第二局部位线译码器22。其中，任一个存储块11均可以配置一对应的局部位线子译码器。
在其中一个实施例中，其中一个存储块11包括多条位线，多条位线中的一部分与第一局部位线译码器21电性连接，多条位线中的另一部分与第二局部位线译码器22电性连接。
需要进行说明的是，多条位线可以按照第一方向DR1进行排列。
在其中一个实施例中，其中一个存储块11还包括多条字线，多条字线中的一部分与第一局部位线译码器21电性连接，多条字线中的另一部分与第二局部位线译码器22电性连接。
需要进行说明的是，多条字线可以按照第二方向DR2进行排列。
在其中一个实施例中，可以定义第一芯片100与第二芯片200堆叠后的厚度方向为第三方向DR3。
如图3和图4所示，在其中一个实施例中，第一局部位线译码器区块与俯视投影区域的第一右上部构造区域或者第一右下部构造区域至少部分重叠；若第一局部位线译码器区块与俯视投影区域的第一右上部构造区域至少部分重叠时，则第二局部位线译码器区块与俯视投影区域的第一左下部构造区域至少部分重叠；若第一局部位线译码器区块与俯视投影区域的第一右下部构造区域至少部分重叠时，则第二局部位线译码器区块与俯视投影区域的第一左上部构造区域至少部分重叠。
在其中一个实施例中，第一局部位线译码器区块与俯视投影区域的第一左上部构造区域或者第一左下部构造区域至少部分重叠；若第一局部位线译码器区块与俯视投影区域的第一左上部构造区域至少部分重叠时，则第二局部位线译码器区块与俯视投影区域的第一右下部构造区域至少部分重叠；若第一局部位线译码器区块与俯视投影区域的第一左下部构造区域至少部分重叠时，则第二局部位线译码器区块与俯视投影区域的第一右上部构造区域至少部分重叠。
在其中一个实施例中，逻辑控制电路还包括第一字线译码器31和第二字线译码器32，其中一个存储块11与第一字线译码器31和第二字线译码器32电性连接，第一字线译码器31所构成的第一字线译码器区块与俯视投影区域的至少部分重叠，第二字线译码器32所构成的第二字线译码器区块与俯视投影区域的至少部分重叠，且以第二对角设置第一字线译码器区块与第二字线译码器区块的相对位置，其中，第二对角异于第一对角。
需要进行说明的是，逻辑控制电路包括字线译码器30，字线译码器30包括第一字线子译码器30A，第一字线子译码器30A包括第一字线译码器31和第二字线译码器32。其中，每个存储块11可以配置一个对应的字线子译码器。
如图3和图4所示，在其中一个实施例中，第一字线译码器区块与俯视投影区域的第二左上部构造区域或者第二左下部构造区域至少部分重叠；若第一字线译码器区块与俯视投影区域的第二左上部构造区域至少部分重叠，则第二字线译码器区块与俯视投影区域的第二右下部构造区域至少部分重叠；若第一字线译码器区块与俯视投影区域的第二左下部构造区域至少部分重叠，则第二字线译码器区块与俯视投影区域的第二右上部构造区域至少部分重叠。
在其中一个实施例中，第一字线译码器区块与俯视投影区域的第二右上部构造区域或者第二右下部构造区域至少部分重叠；若第一字线译码器区块与俯视投影区域的第二右上部构造区域至少部分重叠，则第二字线译码器区块与俯视投影区域的第二左下部构造区域至少部分重叠；若第一字线译码器区块与俯视投影区域的第二右下部构造区域至少部分重叠，则第二字线译码器区块与俯视投影区域的第二左上部构造区域至少部分重叠。
如图3和图4所示，在其中一个实施例中，本实施例提供一种存储器件，其包括第一芯片100和第二芯片200，第一芯片100包括存储阵列10，存储阵列10包括至少一个存储块11，其中一个存储块11的所在区域为俯视投影区域；第二芯片200包括逻辑控制电路，逻辑控制电路包括第一字线译码器31和第二字线译码器32，其中一个存储块11与第一字线译码器31和第二字线译码器32电性连接，第一字线译码器31所构成的第一字线译码器区块与俯视投影区域至少部分重叠，第二字线译码器32所构成的第二字线译码器区块与俯视投影区域至少部分重叠，且以第二对角设置第一字线译码器区块与第二字线译码器区块的相对位置。
可以理解的是，本实施例提供的存储器件，通过至少部分重叠其中一个存储块11所构成的俯视投影区域与第一字线译码器区块和第二字线译码器区块，可以减小第一芯片100与第二芯片200堆叠后的占用面积，进而减小了存储器件的占用空间，有助于实现存储器件的最小化尺寸；且以第二对角设置第一字线译码器区块和第二字线译码器区块的相对位置，便于实现其中一个存储块11与第一字线译码器31和第二字线译码器32电性连接。
在其中一个实施例中，逻辑控制电路还包括第一局部位线译码器21和第二局部位线译码器22，其中一个存储块11与第一局部位线译码器21和第二局部位线译码器22电性连接，第一局部位线译码器21所构成的第一局部位线译码器区块与俯视投影区域至少部分重叠，第二局部位线译码器22所构成的第二局部位线译码器区块与俯视投影区域至少部分重叠，且以第一对角设置第一局部位线译码器区块与第二局部位线译码器区块的相对位置，其中，第一对角异于第二对角。
具体地，俯视投影区域可以为矩形，第一局部位线译码器区块位于俯视投影区域的第一直角或者第三直角中的一处，第二局部位线译码器区块位于俯视投影区域的第一直角或者第三直角中的另一处；第一字线译码器区块位于俯视投影区域的第二直角或者第四直角中的一处，第二字线译码器区块位于俯视投影区域的第二直角或者第四直角中的另一处。或者，第一局部位线译码器区块位于俯视投影区域的第二直角或者第四直角中的一处，第二局部位线译码器区块位于俯视投影区域的第二直角或者第四直角中的另一处；第一字线译码器区块位于俯视投影区域的第一直角或者第三直角中的一处，第二字线译码器区块位于俯视投影区域的第一直角或者第三直角中的另一处。其中，第一直角、第三直角分别位于俯视投影区域的一对角线的两端，第二直角、第四直角分别位于俯视投影区域的另一对角线的两端。
在其中一个实施例中，第一字线译码器31可以与第二字线译码器32互换各自的子构造区域。
在其中一个实施例中，第一局部位线译码器21也可以与第二局部位线译码器22互换各自的子构造区域。
如图5所示，在其中一个实施例中，第一字线译码器区块、第二字线译码器区块的位置可以在第一方向DR1上灵活设置，例如，第一字线译码器区块可以在第一方向DR1上位于第二局部位线译码器区块的左端至第一局部位线译码器区块的左端之间，例如，可以外接于第一局部位线译码器区块；同理，第二字线译码器区块可以在第一方向DR1上位于第一局部位线译码器区块的右端至第二局部位线译码器区块的右端之间，例如，可以外接于第二局部位线译码器区块。
第一局部位线译码器区块、第二局部位线译码器区块的位置可以在第二方向DR2上灵活设置，例如，第一局部位线译码器区块可以在第二方向DR2上位于第一字线译码器区块的上端至第二字线译码器区块的上端之间，例如，可以外接于第二字线译码器区块；同理，第二局部位线译码器区块可以在第二方向DR2上位于第二字线译码器区块的下端至第一字线译码器区块的下端之间，例如，可以外接于第一字线译码器区块。
如图6所示，在其中一个实施例中，在第一方向DR1上，第一局部位线译码器区块的长度、第二局部位线译码器区块的长度均小于或者等于俯视投影区域的长度；在第二方向DR2上，第一字线译码器区块位于第一局部位线译码器区块与第二局部位线译码器区块之间，且第二字线译码器区块位于第一局部位线译码器区块与第二局部位线译码器区块之间。
如图7所示，在其中一个实施例中，在第二方向DR2上，第一字线译码器区块的长度、第二字线译码器区块的长度均小于或者等于俯视投影区域的宽度；在第一方向DR1上，第一局部位线译码器区块位于第一字线译码器区块与第二字线译码器区块之间，且第二局部位线译码器区块位于第一字线译码器区块与第二字线译码器区块之间。
如图8所示，在其中一个实施例中，本实施例提供一种存储器件的制备方法，其包括以下步骤：
步骤S10：构造存储阵列于第一芯片，存储阵列包括至少一个存储块，存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线。
步骤S20：构造第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器于第二芯片，第二芯片具有存储块的俯视投影区域，第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器与存储块电性连接，且在俯视投影区域中分别形成互不叠置的第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块。
以及步骤S30：沿第三方向叠置第二芯片于第一芯片的上方。
可以理解的是，本实施例提供的制备方法，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块位于存储块11在第二芯片200的俯视投影区域内，可以减小第一芯片100与第二芯片200堆叠后的占用面积，进而减小了存储器件的平面占用空间，有助于实现存储器件的最小化尺寸。
且在第一方向DR1上，第一局部位线译码器区块的第一长度与第二局部位线译码器区块的第二长度之和小于或者等于俯视投影区域的长度，且第一局部位线译码器区块与第二局部位线译码器区块在第二方向DR2上的投影互不重叠；在第二方向DR2上，第一字线译码器区块的第三长度与第二字线译码器区块的第四长度之和小于或者等于俯视投影区域的宽度，且第一字线译码器区块与第二字线译码器区块在第二方向DR1上的投影互不重叠，便于实现存储块11中字线、位线与第一局部位线译码器21、第二局部位线译码器22、第一字线译码器31以及第二字线译码器32，第一局部位线译码器21、第二局部位线译码器22、第一字线译码器31以及第二字线译码器32的对应电性连接。
同时，通过构造第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块的互不叠置，减少了第二芯片200中电性连接的交叉关系，有利于第二芯片200以较薄的厚度实现与第一芯片100的电性连接、减少延迟。
在其中一个实施例中，制备方法还包括：电性连接多条位线中连续的一部分与第一局部位线译码器21；电性连接多条位线中连续的另一部分与第二局部位线译码器22；电性连接多条字线中连续的一部分与第一字线译码器31；以及电性连接多条字线中连续的另一部分与第二字线译码器32。
在其中一个实施例中，制备方法还包括：构造第一键合层于第一芯片100；构造第二键合层于第二芯片200；以及叠置第二芯片200于第一芯片100的上方，且通过第一键合层和第二键合层形成键合结构以电性连接第一芯片100与第二芯片200。
在其中一个实施例中，本实施例提供一种存储器件的制备方法，其包括以下步骤：
构造存储阵列10于第一芯片100，存储阵列10包括至少一个存储块11，其中一个存储块11的所在区域为俯视投影区域。
构造逻辑控制电路于第二芯片200，逻辑控制电路包括第一局部位线译码器21和第二局部位线译码器22，第一局部位线译码器21所在的区域为第一局部位线译码器区块，第二局部位线译码器22所在的区域为第二局部位线译码器区块。
堆叠第一局部位线译码器区块的至少部分于俯视投影区域的右上部区域的一侧，和/或，第二局部位线译码器区块的至少部分于俯视投影区域的左下部区域的一侧，且以第一对角设置第一局部位线译码器区块与第二局部位线译码器区块的相对位置。
可以理解的是，本实施例提供的制备方法，通过至少部分重叠其中一个存储块11所构成的俯视投影区域与第一局部位线译码器区块和第二局部位线译码器区块，可以减小第一芯片100与第二芯片200堆叠后的占用面积，进而减小了存储器件的占用空间，有助于实现存储器件的最小化尺寸；且以第一对角设置第一局部位线译码器区块和第二局部位线译码器区块的相对位置，便于实现其中一个存储块11与第一局部位线译码器21和第二局部位线译码器22电性连接。
在其中一个实施例中，制备方法还包括：构造多条位线于其中一个存储块11；配置多条位线中的一部分电性连接于第一局部位线译码器21；以及配置多条位线中的另一部分电性连接于第二局部位线译码器22。
在其中一个实施例中，制备方法还包括：构造第一字线译码器31、第二字线译码器32于逻辑控制电路，第一字线译码器31的所在区域为第一字线译码器区块，第二字线译码器32的所在区域为第二字线译码器区块；配置其中一个存储块11电性连接于第一字线译码器31和第二字线译码器32；以及堆叠第一字线译码器区块的至少部分于俯视投影区域的左上部区域的一侧，和/或，第二字线译码器区块的至少部分于俯视投影区域的右下部区域的一侧，且以第二对角设置第一字线译码器区块与第二字线译码器区块的相对位置，其中，第二对角异于第一对角。
需要进行说明的是，第一字线译码器区块与第二字线译码器区块在第一方向DR1上的投影互不重叠。其指：沿第一方向DR1，第一字线译码器区块可以具有第一字线译码器区块的投影，第二字线译码器区块可以具有第二字线译码器区块的投影；且在第一方向DR1上，第一字线译码器区块的投影与第二字线译码器区块的投影在任一个垂直于第一方向DR1的平面上均不重叠。
第一局部位线译码器区块与第二局部位线译码器区块在第二方向DR2上的投影互不重叠。其指：沿第二方向DR2，第一局部位线译码器区块可以具有第一局部位线译码器区块的投影，第二局部位线译码器区块可以具有第二局部位线译码器区块的投影；且在第二方向DR2上，第一局部位线译码器区块的投影与第二局部位线译码器区块的投影在任一个垂直于第二方向DR2的平面上均不重叠。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的存储器件及其制备方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (18)

1.一种存储器件，其特征在于，包括：
第一芯片，所述第一芯片包括存储阵列，所述存储阵列包括至少一个存储块，所述存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线；
第二芯片，沿第三方向叠置于所述第一芯片的上方，所述第二芯片包括与所述存储块电性连接的第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器，所述第二芯片具有所述存储块的俯视投影区域，且所述第一局部位线译码器、所述第二局部位线译码器、所述第一字线译码器以及所述第二字线译码器在所述俯视投影区域中分别形成互不叠置的第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块。
2.根据权利要求1所述的存储器件，其特征在于，在所述第一方向上，所述第一局部位线译码器区块的第一长度与所述第二局部位线译码器区块的第二长度之和小于或者等于所述俯视投影区域的长度，且所述第一局部位线译码器区块与所述第二局部位线译码器区块在所述第二方向上的投影互不重叠；在所述第二方向上，所述第一字线译码器区块的第三长度与所述第二字线译码器区块的第四长度之和小于或者等于所述俯视投影区域的宽度，且所述第一字线译码器区块与所述第二字线译码器区块在所述第一方向上的投影互不重叠。
3.根据权利要求2所述的存储器件，其特征在于，所述第一长度异于所述第二长度；且所述第三长度异于所述第四长度。
4.根据权利要求2所述的存储器件，其特征在于，多条所述位线中的一部分与所述第一局部位线译码器电性连接，多条所述位线中的另一部分与所述第二局部位线译码器电性连接；
多条所述字线中的一部分与所述第一字线译码器电性连接，多条所述字线中的另一部分与所述第二字线译码器电性连接。
5.根据权利要求2所述的存储器件，其特征在于，在所述第一方向上，所述第一字线译码器区块位于所述俯视投影区域沿所述第二方向延伸的第一边缘与所述第一局部位线译码器区块之间，且所述第一局部位线译码器区块在所述第二方向上的宽度小于所述第一字线译码器区块在所述第二方向上的长度；在所述第二方向上，所述第一字线译码器区块位于所述俯视投影区域沿所述第一方向延伸的第二边缘与所述第二局部位线译码器区块之间，且所述第二局部位线译码器区块在所述第一方向上的长度大于所述第一字线译码器区块在所述第一方向上的宽度。
6.根据权利要求5所述的存储器件，其特征在于，在所述第一方向上，所述第二字线译码器区块位于所述俯视投影区域沿所述第二方向延伸的第三边缘与所述第二局部位线译码器区块之间，且所述第二局部位线译码器区块在所述第二方向上的宽度小于所述第二字线译码器区块在所述第二方向上的长度；在所述第二方向上，所述第二字线译码器区块位于所述俯视投影区域沿所述第一方向延伸的第四边缘与所述第一局部位线译码器区块之间，且所述第一局部位线译码器区块在所述第一方向上的长度大于所述第二字线译码器区块在所述第一方向上的宽度。
7.根据权利要求4所述的存储器件，其特征在于，所述第一局部位线译码器、所述第二局部位线译码器均具有多个第一传输端，一所述第一传输端通过一第一硅穿孔或者一对第一键合焊盘与一所述位线电性连接。
8.根据权利要求7所述的存储器件，其特征在于，所述第一字线译码器、所述第二字线译码器均具有多个第二传输端，一所述第二传输端通过一第二硅穿孔或者一对第二键合焊盘与一所述字线电性连接。
9.根据权利要求7或者8所述的存储器件，其特征在于，所述第一芯片包括第一键合层，所述第一键合层包括至少一个所述第一键合焊盘和/或所述第二键合焊盘；所述第二芯片包括第二键合层，所述第二键合层包括至少一个所述第一键合焊盘和/或所述第二键合焊盘；键合位于所述第一键合层的第一键合焊盘与位于所述第二键合层的第一键合焊盘，和/或，键合位于所述第一键合层的第二键合焊盘与位于所述第二键合层的第二键合焊盘。
10.根据权利要求1所述的存储器件，其特征在于，所述俯视投影区域为矩形，所述第一局部位线译码器区块位于所述俯视投影区域的第一直角或者第三直角中的一处，所述第二局部位线译码器区块位于所述俯视投影区域的第一直角或者第三直角中的另一处；所述第一字线译码器区块位于所述俯视投影区域的第二直角或者第四直角中的一处，所述第二字线译码器区块位于俯视投影区域的第二直角或者第四直角中的另一处；
或者，所述第一局部位线译码器区块位于所述俯视投影区域的第二直角或者第四直角中的一处，所述第二局部位线译码器区块位于所述俯视投影区域的第二直角或者第四直角中的另一处；所述第一字线译码器区块位于所述俯视投影区域的第一直角或者第三直角中的一处，所述第二字线译码器区块位于所述俯视投影区域的第一直角或者第三直角中的另一处；
其中，所述第一直角、所述第三直角分别位于所述俯视投影区域的一对角线的两端，所述第二直角、所述第四直角分别位于俯视投影区域的另一对角线的两端。
11.根据权利要求1所述的存储器件，其特征在于，在所述第一方向上，所述第一字线译码器区块位于所述第二局部位线译码器区块的左端至所述第一局部位线译码器区块的左端之间；
在所述第一方向上，所述第二字线译码器区块位于所述第一局部位线译码器区块的右端至所述第二局部位线译码器区块的右端之间。
12.根据权利要求1所述的存储器件，其特征在于，在所述第二方向上，所述第一局部位线译码器区块位于所述第一字线译码器区块的上端至所述第二字线译码器区块的上端之间；
在所述第二方向上，所述第二局部位线译码器区块位于所述第二字线译码器区块的下端至所述第一字线译码器区块的下端之间。
13.根据权利要求1所述的存储器件，其特征在于，在所述第一方向上，所述第一局部位线译码器区块的长度、所述第二局部位线译码器区块的长度均小于或者等于所述俯视投影区域的长度；在所述第二方向上，所述第一字线译码器区块位于所述第一局部位线译码器区块与所述第二局部位线译码器区块之间，且所述第二字线译码器区块位于所述第一局部位线译码器区块与所述第二局部位线译码器区块之间。
14.根据权利要求1所述的存储器件，其特征在于，在所述第二方向上，所述第一字线译码器区块的长度、所述第二字线译码器区块的长度均小于或者等于所述俯视投影区域的宽度；在所述第一方向上，所述第一局部位线译码器区块位于所述第一字线译码器区块与所述第二字线译码器区块之间，且所述第二局部位线译码器区块位于所述第一字线译码器区块与所述第二字线译码器区块之间。
15.一种存储器件的制备方法，其特征在于，包括：
构造存储阵列于第一芯片，所述存储阵列包括至少一个存储块，所述存储块包括多条沿第一方向延伸的字线和多条沿第二方向延伸的位线；
构造第一局部位线译码器、第二局部位线译码器、第一字线译码器以及第二字线译码器于第二芯片，所述第二芯片具有所述存储块的俯视投影区域，所述第一局部位线译码器、所述第二局部位线译码器、所述第一字线译码器以及所述第二字线译码器与所述存储块电性连接，且在所述俯视投影区域中分别形成互不叠置的第一局部位线译码器区块、第二局部位线译码器区块、第一字线译码器区块以及第二字线译码器区块；以及
沿第三方向叠置所述第二芯片于所述第一芯片的上方。
16.根据权利要求15所述的制备方法，其特征在于，所述制备方法还包括：
在所述第一方向上，配置所述第一局部位线译码器区块的第一长度与所述第二局部位线译码器区块的第二长度之和小于或者等于所述俯视投影区域的长度，且所述第一局部位线译码器区块与所述第二局部位线译码器区块在所述第二方向上的投影互不重叠；
在所述第二方向上，配置所述第一字线译码器区块的第三长度与所述第二字线译码器区块的第四长度之和小于或者等于所述俯视投影区域的宽度，且所述第一字线译码器区块与所述第二字线译码器区块在所述第一方向上的投影互不重叠。
17.根据权利要求16所述的制备方法，其特征在于，所述制备方法还包括：
电性连接多条所述位线中的一部分与所述第一局部位线译码器；
电性连接多条所述位线中的另一部分与所述第二局部位线译码器；
电性连接多条所述字线中的一部分与所述第一字线译码器；以及
电性连接多条所述字线中的另一部分与所述第二字线译码器。
18.根据权利要求17所述的制备方法，其特征在于，所述制备方法还包括：
构造第一键合层于所述第一芯片；
构造第二键合层于所述第二芯片；以及
叠置所述第二芯片于所述第一芯片的上方，且通过所述第一键合层和所述第二键合层形成键合结构以电性连接所述第一芯片与所述第二芯片。
CN202111160792.5A 2021-09-30 2021-09-30 存储器件及其制备方法 Pending CN113903374A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111160792.5A CN113903374A (zh) 2021-09-30 2021-09-30 存储器件及其制备方法
TW110144909A TWI800131B (zh) 2021-09-30 2021-12-01 存儲裝置及其製備方法
US17/542,427 US11605640B1 (en) 2021-09-30 2021-12-05 Storage device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111160792.5A CN113903374A (zh) 2021-09-30 2021-09-30 存储器件及其制备方法

Publications (1)

Publication Number Publication Date
CN113903374A true CN113903374A (zh) 2022-01-07

Family

ID=79189834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111160792.5A Pending CN113903374A (zh) 2021-09-30 2021-09-30 存储器件及其制备方法

Country Status (3)

Country Link
US (1) US11605640B1 (zh)
CN (1) CN113903374A (zh)
TW (1) TWI800131B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007200963A (ja) * 2006-01-24 2007-08-09 Hitachi Ltd 半導体記憶装置
JP5579972B2 (ja) * 2008-08-01 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び半導体記憶装置のテスト方法
KR101190683B1 (ko) * 2010-10-29 2012-10-12 에스케이하이닉스 주식회사 반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법
KR102092745B1 (ko) * 2013-10-24 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
US10262715B2 (en) 2017-03-27 2019-04-16 Micron Technology, Inc. Multiple plate line architecture for multideck memory array
KR20180130043A (ko) 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
US10573362B2 (en) * 2017-08-29 2020-02-25 Micron Technology, Inc. Decode circuitry coupled to a memory array
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
JP2021043536A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置、及び半導体装置の制御方法
CN212277194U (zh) * 2020-12-04 2021-01-01 武汉新芯集成电路制造有限公司 一种存储芯片

Also Published As

Publication number Publication date
US20230096616A1 (en) 2023-03-30
TW202316307A (zh) 2023-04-16
US11605640B1 (en) 2023-03-14
TWI800131B (zh) 2023-04-21

Similar Documents

Publication Publication Date Title
US7402464B2 (en) Fuse box of semiconductor device and fabrication method thereof
JP4364226B2 (ja) 半導体集積回路
KR100422469B1 (ko) 액티브회로의 제조 후에도 저장 밀도의 선택을 허용하는메모리 구성
KR20160112780A (ko) 반도체 소자
US6667505B2 (en) Semiconductor device having a plurality of capacitors aligned at regular intervals
US11844210B2 (en) Storage device and manufacturing method thereof
CN112599528B (zh) 半导体器件及其制备方法
CN113903374A (zh) 存储器件及其制备方法
TWI783814B (zh) 記憶裝置及其製備方法
US6054763A (en) Semiconductor device
JP4511211B2 (ja) 半導体装置
US20090179301A1 (en) Fuse having cutting regions and fuse set structure having the same
KR20040102414A (ko) 반도체 패키지
CN100463165C (zh) 半导体存储器件的熔断器及其修理工艺
KR20220009094A (ko) 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지
US20040042299A1 (en) Layout structure of fuse bank of semiconductor memory device
CN112106137B (zh) 用于4堆叠3d交叉点型存储器的新颖的阵列和触点架构
CN111133569B (zh) 电路基板、电路基板的设计方法以及半导体装置
KR20220095419A (ko) 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지
CN116137157A (zh) 集成电路
JPH0564852B2 (zh)
JP4734049B2 (ja) マスタースライス型半導体集積回路装置
KR20220105307A (ko) 수직 인터커넥터를 포함하는 반도체 패키지
CN113934372A (zh) 存储器及其控制***
JPH03235351A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Country or region after: China

Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Applicant after: Wuhan Xinxin Integrated Circuit Co.,Ltd.

Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Applicant before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd.

Country or region before: China