JP2021048220A - 半導体記憶装置 - Google Patents

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信彬 岡田
Nobuaki Okada
信彬 岡田
哲章 内海
Tetsuaki Uchiumi
哲章 内海
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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１、第２チップ、及び、第１、第２電源電極を備える。第１チップは、複数の第１導電層と、これらと対向する半導体柱と、複数の第１導電層に接続された複数の第１コンタクトと、第１電源電極に接続された複数の第２コンタクトと、第２電源電極に接続された複数の第３コンタクトと、複数の第１コンタクトに接続された複数の第１貼合電極と、を備える。第２チップは、半導体基板と、半導体基板に設けられた複数のトランジスタと、複数のトランジスタに接続された複数の第４コンタクトと、複数の第４コンタクトに接続された複数の第２貼合電極と、を備える。複数の第２コンタクトは複数の第３コンタクトと対向する。【選択図】図９

Description

本実施形態は、半導体記憶装置に関する。
お互いに接続された第１チップ及び第２チップを備える半導体記憶装置が知られている。第１チップは、第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層と対向する半導体柱と、第１方向に延伸し複数の第１導電層に接続された複数のコンタクトと、これら複数のコンタクトを介して複数の第１導電層に接続された複数の第１貼合電極と、を備える。第２チップは、第１方向と交差する表面を有する半導体基板と、半導体基板に設けられた複数のトランジスタと、第１方向に延伸し複数のトランジスタに接続された複数のコンタクトと、これら複数のコンタクトを介して複数のトランジスタに接続された複数の第２貼合電極と、を備える。第１チップ及び第２チップは、複数の第１貼合電極が複数の第２貼合電極と対向する様に配置され、複数の第１貼合電極は複数の第２貼合電極に接続されている。
特開２０１８−０２６５１８号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、お互いに接続された第１チップ及び第２チップ、並びに、第１チップ及び第２チップの少なくとも一方に設けられた第１電源電極及び第２電源電極を備える。第１チップは、第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する半導体柱と、第１方向に延伸し、複数の第１導電層に接続された複数の第１コンタクトと、第１方向に延伸し、第１電源電極に接続された複数の第２コンタクトと、第１方向に延伸し、第２電源電極に接続された複数の第３コンタクトと、複数の第１コンタクトを介して複数の第１導電層に接続された複数の第１貼合電極と、を備える。第２チップは、第１方向と交差する表面を有する半導体基板と、半導体基板の表面に設けられた複数のトランジスタと、第１方向に延伸し、複数のトランジスタに接続された複数の第４コンタクトと、複数の第４コンタクトを介して複数のトランジスタに接続された複数の第２貼合電極と、を備える。第１チップ及び第２チップは、複数の第１貼合電極が複数の第２貼合電極と対向する様に配置され、複数の第１貼合電極は複数の第２貼合電極に接続される。複数の第２コンタクトは複数の第３コンタクトと対向する。
第１実施形態に係る半導体記憶装置の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 同構成例を示す模式的なブロック図である。 同構成例を示す模式的な回路図である。 同構成例を示す模式的な回路図である。 同構成例を示す模式的な斜視図である。 同構成例を示す模式的な底面図である。 同構成例を示す模式的な平面図である。 図７のＡ１−Ａ１´線及び図８のＢ１−Ｂ１´線に対応する模式的な断面図である。 図７のＡ２−Ａ２´線及び図８のＢ２−Ｂ２´線に対応する模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の構成例を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、上記第１方向が半導体基板の表面と交差する場合、この第１方向に沿って半導体基板から離れる向きを上と、第１方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、「電界効果型のトランジスタ」又は「電界効果トランジスタ」と言った場合には、チャネル領域として機能する半導体層、ゲート絶縁膜、及び、ゲート電極を備えるトランジスタを意味することとする。
［第１実施形態］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［メモリシステムＭＳＹ］
図１は、本実施形態に係る半導体記憶装置の構成例を示す模式的な側面図である。図２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。
図１に示す通り、本実施形態に係るメモリシステムＭＳＹは、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントロールダイＣＤと、を備える。これらの構成は、上面に形成された外部パッド電極ＰＸが露出する様にＹ方向にずらして積層され、接着剤等を介してお互いに接続されている。
図２に示す通り、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤは、それぞれ、複数の外部パッド電極ＰＸを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤに設けられた複数の外部パッド電極ＰＸは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
メモリシステムＭＳＹは、例えば、メモリチップ、メモリカード又はその他のユーザデータを記憶可能なシステムである。
メモリダイＭＤは、ユーザデータを記憶する。複数のメモリダイＭＤは、コントロールダイＣＤの制御信号に従い、ユーザデータの読出動作、書込動作、又は消去動作等を実行する。
コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。コントロールダイＣＤは、複数のメモリダイＭＤ及びホストコンピュータ等に接続される。
［メモリダイＭＤ］
図３は、本実施形態に係る半導体記憶装置の構成例を示す模式的なブロック図である。図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な回路図である。
図３に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、図４に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通の配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ場合がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣ］
周辺回路ＰＣは、図３に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
センスアンプモジュールＳＡＭは複数のビット線ＢＬに対応する複数のセンスアンプ回路と、複数の電圧調整回路と、複数のデータラッチと、を備える。センスアンプ回路は、ビット線ＢＬの電流又は電圧に応じて、メモリセルＭＣのＯＮ／ＯＦＦを示す“Ｈ”又は“Ｌ”のデータをデータラッチにラッチさせる。電圧調整回路は、データラッチにラッチされたデータに応じて、ビット線ＢＬを対応する電圧供給線と導通させる。
また、センスアンプモジュールＳＡＭは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するデータラッチをバスＤＢと導通させる。
電圧生成回路ＶＧは、例えば、電源端子ＶＣＣ，ＶＳＳに接続されたチャージポンプ回路等の昇圧回路、レギュレータ等の降圧回路、及び、図示しない複数の電圧供給線を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。尚、電源端子ＶＣＣ，ＶＳＳは、例えば、図１、図２を参照して説明した複数の外部パッド電極ＰＸの一部に割り当てられる。電源端子ＶＣＣには電源電圧ＶＣが供給され、電源端子ＶＳＳには接地電圧ＶＳが供給される。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＳＴＴをステータスレジスタＳＴＲに出力する。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたバッファメモリと、を備える。データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、例えば、図１、図２を参照して説明した複数の外部パッド電極ＰＸの一部に割り当てられる。
バッファメモリは、論理回路ＣＴＲからの内部制御信号に応じて、センスアンプモジュールＳＡＭ内のデータラッチＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲにデータを出力する。また、論理回路ＣＴＲからの内部制御信号に応じて、データラッチＸＤＬ又はステータスレジスタＳＴＲからデータを入力する。尚、バッファメモリは、上記シフトレジスタの一部によって実現されても良いし、ＳＲＡＭ等の構成によって実現されても良い。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥは、例えば、図１、図２を参照して説明した複数の外部パッド電極ＰＸの一部に割り当てられる。
図５は、入出力制御回路Ｉ／Ｏの一部の構成を示す模式的な回路図である。上述の通り、複数の外部パッド電極ＰＸのうちの一部は、それぞれ、電源端子ＶＣＣ，ＶＳＳ、及びデータ入出力端子Ｉ／Ｏｎ（ｎは０〜７の自然数）として機能する。電源端子ＶＣＣ，ＶＳＳは、入出力制御回路Ｉ／Ｏ中の各構成に接続され、これらの構成に電力を供給する。
入出力制御回路Ｉ／Ｏは、データの出力に際してデータ入出力端子Ｉ／Ｏｎから信号を出力するデータ出力制御回路と、データの入力に際してデータ入出力端子Ｉ／Ｏｎから信号を入力するデータ入力制御回路と、を含む。
データ出力制御回路は、電源端子ＶＣＣ及びデータ入出力端子Ｉ／Ｏｎの間に接続されたプルアップ回路ＰＵと、電源端子ＶＳＳ及びデータ入出力端子Ｉ／Ｏｎの間に接続されたプルダウン回路ＰＤと、を備える。プルアップ回路ＰＵは、電源端子ＶＣＣ及びデータ入出力端子Ｉ／Ｏｎの間に並列に接続されたＫ（Ｋは自然数）個のＰＭＯＳトランジスタを含む。これら複数のＰＭＯＳトランジスタのゲート電極は、図５のＩＯ ｃｉｒｃｕｉｔｒｙに含まれるプルアップドライバ回路のＫ個の出力端子に、それぞれ接続されている。プルダウン回路ＰＤは、電源端子ＶＳＳ及びデータ入出力端子Ｉ／Ｏｎの間に並列に接続されたＬ（Ｌは自然数）個のＮＭＯＳトランジスタを含む。これら複数のＮＭＯＳトランジスタのゲート電極は、図５のＩＯ ｃｉｒｃｕｉｔｒｙに含まれるプルダウンドライバ回路のＬ個の出力端子に、それぞれ接続されている。データの出力に際しては、出力されるデータに応じて、プルアップ回路ＰＵ又はプルダウン回路ＰＤが選択的に駆動され、データ入出力端子Ｉ／Ｏｎが電源端子ＶＳＳ又は電源端子ＶＳＳと導通する。この際、駆動時にＯＮ状態となるＰＭＯＳトランジスタ又はＮＭＯＳトランジスタの数に応じて出力インピーダンスが制御される。
データ入力制御回路は、図５のＩＯ ｃｉｒｃｕｉｔｒｙに含まれるコンパレータを備える。このコンパレータの一方の入力端子はデータ入出力端子Ｉ／Ｏｎに接続され、他方の入力端子は参照電圧供給線に接続される。データの入力に際しては、例えば、データ入出力端子Ｉ／Ｏｎの電圧が参照電圧よりも大きい場合、コンパレータから“Ｈ”が出力される。また、例えば、データ入出力端子Ｉ／Ｏｎの電圧が参照電圧よりも大きい場合、コンパレータから“Ｌ”が出力される。
また、電源端子ＶＣＣと電源端子ＶＳＳとの間には、容量素子Ｃａｐが接続されている。容量素子Ｃａｐは、例えば、後述するように、電源端子ＶＣＣと電源端子ＶＳＳとの間の電圧である電源電圧を、高速動作時においても安定化させる、いわゆるバイパスコンデンサとして機能する。
［メモリダイＭＤの構成例］
図６は、本実施形態に係る半導体記憶装置の構成例を示す模式的な斜視図である。図６に示す通り、メモリダイＭＤは、第１チップＣ１と、第２チップＣ２と、を備える。
以下、第１チップＣ１については、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、第２チップＣ２については、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。第２チップＣ２の表面は第２チップＣ２の裏面よりも上方に設けられ、第１チップＣ１の裏面は第１チップＣ１の表面よりも上方に設けられる。
第１チップＣ１及び第２チップＣ２は、第１チップＣ１の表面と第２チップＣ２の表面とが対向するよう配置される。第１チップＣ１の裏面には複数の外部パッド電極ＰＸが設けられ、第１チップＣ１の表面には複数の第１貼合電極ＰＩ１が設けられる。第２チップＣ２の表面には複数の第２貼合電極ＰＩ２が設けられる。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、第１チップＣ１と第２チップＣ２とを貼合し、かつ電気的に導通させるための、貼合電極として機能する。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、例えば、銅（Ｃｕ）等の導電性材料を含む。
尚、図６の例において、第１チップＣ１の角部ａ１、ａ２、ａ３、ａ４は、それぞれ、第２チップＣ２の角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図７は、第１チップＣ１の構成例を示す模式的な底面図である。図７右下の点線で囲われた部分は、複数の第１貼合電極ＰＩ１が設けられた第１チップＣ１の表面よりも内部の構造を示す。図８は、第２チップＣ２の構成例を示す模式的な平面図である。図８左下の点線で囲われた部分は、複数の第２貼合電極ＰＩ２が設けられた第２チップＣ２の表面よりも内部の構造を示す。図９は、図７のＡ１−Ａ１´線及び図８のＢ１−Ｂ１´線に対応する模式的な断面図である。図１０は、図７のＡ２−Ａ２´線及び図８のＢ２−Ｂ２´線に対応する模式的な断面図である。図９及び図１０は、図７、図８に示す構造を各線に沿って切断し、矢印の方向に見た場合の断面を示す。
尚、図７〜図１０は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図７〜図１０においては、一部の構成が省略されている。
［第１チップＣ１］
第１チップＣ１は、例えば図７に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリプレーンＭＰを備える。メモリプレーンＭＰは、上記メモリセルアレイＭＣＡが設けられる領域Ｒ１１と、領域Ｒ１１のＸ方向の一端側及び他端側に設けられた領域Ｒ１２ａと、領域Ｒ１２ａのＸ方向の一端側及び他端側に設けられた領域Ｒ１２ｂと、を備える。また、第１チップＣ１は、４つのメモリプレーンＭＰに対してＹ方向の一端側の領域に設けられた領域Ｒ１３を備える。
また、第１チップＣ１は、例えば図９及び図１０に示す様に、基体層ＳＢＬと、基体層ＳＢＬの下方に設けられたメモリ層ＭＬと、メモリ層ＭＬの下方に設けられた複数の配線層Ｍ０，Ｍ１，Ｍ２と、を備える。
基体層ＳＢＬは、第１チップＣ１の裏面に設けられた絶縁層１００と、絶縁層１００の下方に設けられた絶縁層１０１と、絶縁層１０１の下方に設けられたＮ型ウェル層１０２と、Ｎ型ウェル層１０２の下方に設けられたＰ型ウェル層１０３と、を備える。絶縁層１００は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる絶縁層である。Ｎ型ウェル層１０２は、例えば、リン（Ｐ）等のＮ型の不純物を含むシリコン（Ｓｉ）からなる半導体層である。Ｐ型ウェル層１０３は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）からなる半導体層である。Ｐ型ウェル層１０３は、配線ＳＣとして機能する。Ｎ型ウェル層１０２及びＰ型ウェル層１０３は、絶縁領域ＶＺを介して、メモリプレーンＭＰ（図７）毎に分断されている。
また、基体層ＳＢＬは、例えば図１０に示す様に、領域Ｒ１３に設けられた裏面配線ＭＺを備える。裏面配線ＭＺは、例えばアルミニウム（Ａｌ）等の導電性材料を含む配線層である。裏面配線ＭＺは、絶縁層１０１によって、Ｎ型ウェル層１０２及びＰ型ウェル層１０３から電気的に絶縁されている。また、裏面配線ＭＺの一部は、絶縁層１００に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出しており、外部パッド電極ＰＸとして機能する。
尚、図９等に示す基体層ＳＢＬの構成はあくまでも例示であり、具体的な構成等は適宜調整可能である。例えば基体層ＳＢＬは、絶縁層１０１とＮ型ウェル層１０２との間に設けられたＰ型半導体領域を更に備えていても良い。また、例えば基体層ＳＢＬは、Ｎ型ウェル層１０２を備えていなくても良い。
また、図９等においては、絶縁領域ＶＺとして、メモリプレーンＭＰを分断する領域に設けられた構成を例示した。しかしながら、絶縁領域ＶＺは、メモリプレーンＭＰ外部の、それ以外の領域に設けることも可能である。
メモリ層ＭＬは、例えば図１０に示す様に、領域Ｒ１１に設けられたメモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、Ｘ方向に延伸するブロック間絶縁層ＳＴが設けられる。これら２つのメモリブロックＢＬＫに含まれるワード線ＷＬは、ブロック間絶縁層ＳＴを介して電気的に絶縁されている。
メモリブロックＢＬＫは、Ｙ方向に並ぶ２つのストリングユニットＳＵと、これら２つのストリングユニットＳＵの間に設けられたサブブロック間絶縁層ＳＨＥと、を備える。
ストリングユニットＳＵは、Ｐ型ウェル層１０３よりも下方に設けられた複数の導電層１１０と、複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた図示しないゲート絶縁膜と、を備える。
導電層１１０は、Ｘ及びＹ方向に延伸する略板状の導電層であり、Ｚ方向に並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。
複数の導電層１１０のうち、最も上方に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図４）及びこれに接続された複数のソース選択トランジスタＳＴＳ（図４）のゲート電極として機能する。また、これよりも下側に位置する複数の導電層１１０は、ワード線ＷＬ（図４）及びこれに接続された複数のメモリセルＭＣ（図４）のゲート電極として機能する。また、これよりも下側に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ（図４）及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図４）のゲート電極として機能する。
半導体柱１２０は、Ｘ方向及びＹ方向に複数配設される。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体柱１２０は、例えば、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図４）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体柱１２０の上端部は、ノンドープの単結晶シリコン等の半導体層を介してＰ型ウェル層１０３に接続される。半導体柱１２０の下端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層、コンタクトｃｈ及びコンタクトｃｂを介してビット線ＢＬに接続される。
尚、半導体柱１２０と導電層１１０との間には、図示しないゲート絶縁膜が設けられる。このゲート絶縁膜は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜、又は、フローティングゲート等の導電性の電荷蓄積膜を含む。
ブロック間絶縁層ＳＴの内部には、配線ＬＩが設けられる。配線ＬＩは、例えば、リン（Ｐ）等のＮ型の不純物又はボロン（Ｂ）等のＰ型の不純物を含む半導体等を含んでいても良いし、タングステン（Ｗ）等を含んでいても良いし、シリサイド等を含んでいても良い。配線ＬＩは、ソース線ＳＬとして機能する。配線ＬＩの上端部は、Ｐ型ウェル層１０３と接続される。配線ＬＩの下端部は、コンタクト、配線層Ｍ０等を介して配線層Ｍ１内の配線に接続される。
また、メモリ層ＭＬは、例えば図９に示す様に、領域Ｒ１２ａに設けられた複数のワード線コンタクトＣＣ１を備える。ワード線コンタクトＣＣ１は、例えばタングステン（Ｗ）等の導電性材料を含む。ワード線コンタクトＣＣ１はＺ方向に延伸する。ワード線コンタクトＣＣ１の上端は導電層１１０のＸ方向の端部に接続される。ワード線コンタクトＣＣ１の下端は配線層Ｍ０内の配線２３１に接続される。配線２３１は、それぞれ、配線層Ｍ１内の配線を介して複数の第１貼合電極ＰＩ１に接続される。
また、メモリ層ＭＬは、領域Ｒ１２ｂに設けられた酸化シリコン等の絶縁層２２０と、絶縁層２２０を貫通する複数の貫通電極ＣＣ２，ＣＣ３と、を備える。
複数の貫通電極ＣＣ２，ＣＣ３は、絶縁層２２０を貫通してＺ方向に延伸する。複数の貫通電極ＣＣ２及びＣＣ３は、例えばタングステン（Ｗ）等の導電性材料を含む。複数の貫通電極ＣＣ２，ＣＣ３の上端は、絶縁領域ＶＺに設けられた絶縁層１００と接する。複数の貫通電極ＣＣ２及びＣＣ３の下端は、それぞれ、配線層Ｍ０内の配線２３２，２３３を介して複数の第１貼合電極ＰＩ１に接続される。
尚、上述の通り、絶縁領域ＶＺは、メモリプレーンＭＰを分断する領域以外に設けることも可能である。複数の貫通電極ＣＣ２，ＣＣ３は、この様な領域に設けられた絶縁領域ＶＺの絶縁層１００と接していても良い。
また、複数の貫通電極ＣＣ２，ＣＣ３は、それぞれ、図５を参照して説明した容量素子Ｃａｐの一方及び他方の電極として機能する。即ち、複数の貫通電極ＣＣ２は、それぞれ、複数の貫通電極ＣＣ３に対向する。また、貫通電極ＣＣ２，ＣＣ３は、それぞれ、配線２３２，２３３を介して電源端子ＶＳＳ，ＶＣＣに接続される。半導体記憶装置の動作時には、電源端子ＶＳＳ，ＶＣＣを介して、貫通電極ＣＣ２，ＣＣ３に接地電圧ＶＳ及び電源電圧ＶＣが供給される。
また、メモリ層ＭＬは、例えば図１０に示す様に、領域Ｒ１３に設けられた複数の貫通電極ＣＣ２，ＣＣ３，ＣＣ３´を備える。貫通電極ＣＣ２，ＣＣ３は、上述の通り、容量素子Ｃａｐの一部として機能する。貫通電極ＣＣ３´は、貫通電極ＣＣ３とほぼ同様に構成される。ただし、貫通電極ＣＣ３´の上端は絶縁領域ＶＺ´に設けられた裏面配線ＭＺに接続される。また、貫通電極ＣＣ３´の下端は、配線層Ｍ０内の配線２３３に接続される。尚、図１０においては図示を省略するものの、メモリ層ＭＬは、裏面配線ＭＺ及び配線２３２に接続された貫通電極を備える。
配線層Ｍ０はメモリ層ＭＬの下方に設けられる。配線層Ｍ０は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ０は、例えば、ビット線ＢＬ及び上記配線２３１〜２３３を含む。配線層Ｍ１は配線層Ｍ０の下方に設けられる。配線層Ｍ１は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層Ｍ２は配線層Ｍ１の下方に設けられる。配線層Ｍ２は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第１貼合電極ＰＩ１を備える。
［第２チップＣ２］
第２チップＣ２は、例えば図８に示す様に、メモリプレーンＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＰＣＡを備える。周辺回路領域ＰＣＡは、領域Ｒ１１に対向する領域に設けられＹ方向に並ぶ領域Ｒ２１ａ，領域Ｒ２１ｂと、領域Ｒ１２ａに対向する領域に設けられた領域Ｒ２２ａと、領域Ｒ１２ｂに対向する領域に設けられた領域Ｒ２２ｂと、を備える。また、第２チップＣ２は、領域Ｒ１３に対向する領域に設けられた領域Ｒ２３を備える。
また、第２チップＣ２は、例えば図９に示す様に、半導体基板Ｓｂと、半導体基板Ｓｂの上方に設けられたトランジスタ層ＴＬと、トランジスタ層ＴＬの上方に設けられた複数の配線層Ｍ´０，Ｍ´１，Ｍ´２，Ｍ´３，Ｍ´４と、を備える。
半導体基板Ｓｂは、例えば、Ｐ型半導体領域３００と、Ｐ型半導体領域３００の一部の上方に設けられたＮ型ウェル層３０１と、Ｐ型半導体領域３００及びＮ型ウェル層３０１の一部の上方に設けられたＰ型ウェル層３０２と、を備える。Ｐ型半導体領域３００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体領域である。Ｎ型ウェル層３０１は、例えば、リン（Ｐ）等のＮ型の不純物を含む半導体領域である。Ｐ型ウェル層３０２は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む半導体領域である。また、半導体基板Ｓｂの表面の一部には、酸化シリコン等の絶縁領域ＳＴＩが設けられている。
トランジスタ層ＴＬは、領域Ｒ２１ａ，Ｒ２１ｂに設けられた複数のトランジスタ３１０と、これら複数のトランジスタ３１０に接続された複数のコンタクト３１１と、を備える。これら複数のトランジスタ３１０及びコンタクト３１１のうち、領域Ｒ２１ａに設けられたものは、図３等を参照して説明したセンスアンプモジュールＳＡＭを構成する。これら複数のトランジスタ３１０の少なくとも一部は、例えば、領域Ｒ２１ａに設けられた第２貼合電極ＰＩ２及び領域Ｒ１１に設けられた第１貼合電極ＰＩ１を介してビット線ＢＬに接続される。また、これら複数のトランジスタ３１０及びコンタクト３１１のうち、領域Ｒ２１ｂに設けられたものは、周辺回路ＰＣの一部を構成する。
尚、図９には、トランジスタ３１０として、Ｎ型ウェル層３０１をチャネル領域とするＰＭＯＳトランジスタを例示している。また、図１０には、トランジスタ３１０として、Ｐ型半導体領域３００に設けられたＰ型ウェル層３０２をチャネル領域とするＮＭＯＳトランジスタを例示している。ただし、図示は省略するものの、領域Ｒ２１ａ，Ｒ２１ｂには、例えば、Ｐ型半導体領域３００をチャネル領域とするＮＭＯＳ型の高耐圧トランジスタが含まれていても良い。高耐圧トランジスタは、トランジスタ層ＴＬに含まれる一部のトランジスタと比較して、より大きなゲート長及びゲート幅を備える。また、高耐圧トランジスタは、トランジスタ層ＴＬに含まれる一部のトランジスタと比較して、ゲート絶縁膜の膜厚が大きい。
また、トランジスタ層ＴＬは、例えば図９に示す様に、領域Ｒ２２ａに設けられた複数のトランジスタ３２０と、これら複数のトランジスタ３２０に接続された複数のコンタクト３２１と、を備える。これら複数のトランジスタ３２０及びコンタクト３２１は、図３等を参照して説明したロウデコーダＲＤ中のスイッチ回路を構成する。これら複数のトランジスタ３２０は、例えば、領域Ｒ２２ａに設けられた第２貼合電極ＰＩ２及び領域Ｒ１２ａに設けられた第１貼合電極ＰＩ１を介して、複数の導電層１１０に接続される。
尚、図９には、トランジスタ３２０として、Ｐ型半導体領域３００をチャネル領域とするＮＭＯＳ型の高耐圧トランジスタを例示している。ただし、図示は省略するものの、領域Ｒ２２ａには、例えば、Ｐ型半導体領域３００にＮ型ウェル層３０１を介して設けられたＰ型ウェル層３０２をチャネル領域とするＮＭＯＳトランジスタが含まれていても良い。
また、トランジスタ層ＴＬは、領域Ｒ２２ｂに設けられた複数のトランジスタ３３０と、これら複数のトランジスタ３３０に接続された複数のコンタクト３３１と、を備える。これら複数のトランジスタ３３０及びコンタクト３３１は、図３等を参照して説明したロウデコーダＲＤ中のデコード回路を構成する。尚、ロウデコーダＲＤ中のデコード回路は、例えば、領域Ｒ２１ａ，Ｒ２１ｂ又はその他の領域に設けても良い。この様な場合、領域Ｒ２２ｂには、デコード回路以外の回路を構成するトランジスタを設けても良い。
尚、図９には、トランジスタ３３０として、Ｐ型半導体領域３００にＮ型ウェル層３０１を介して設けられたＰ型ウェル層３０２をチャネル領域とするＮＭＯＳトランジスタを例示している。ただし、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、トランジスタ３３０は、Ｐ型半導体領域３００をチャネル領域とするＮＭＯＳトランジスタであっても良いし、Ｎ型ウェル層３０１をチャネル領域とするＰＭＯＳトランジスタであっても良い。
また、トランジスタ層ＴＬは、例えば図１０に示す様に、領域Ｒ２３に設けられた複数のトランジスタ３４０と、これら複数のトランジスタ３４０に接続された複数のコンタクト３４１と、を備える。これら複数のトランジスタ３４０及びコンタクト３４１は、図３等を参照して説明した周辺回路ＰＣの一部を構成する。
尚、図１０には、トランジスタ３４０として、Ｐ型半導体領域３００にＮ型ウェル層３０１を介して設けられたＰ型ウェル層３０２をチャネル領域とするＮＭＯＳトランジスタを例示している。ただし、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、トランジスタ３４０は、Ｐ型半導体領域３００をチャネル領域とするＮＭＯＳトランジスタであっても良いし、Ｎ型ウェル層３０１をチャネル領域とするＰＭＯＳトランジスタであっても良い。
尚、第１チップＣ１に含まれる上記貫通電極ＣＣ２，ＣＣ３，ＣＣ３´のＺ方向における長さは、第２チップＣ２に含まれるコンタクト３１１，３２１，３３１，３４１のＺ方向における長さよりも大きい。
配線層Ｍ´０はトランジスタ層ＴＬの上方に設けられる。配線層Ｍ´０は、例えば、タングステン（Ｗ）等の導電性材料を含む配線層である。配線層Ｍ´１は配線層Ｍ´０の上方に設けられる。配線層Ｍ´１は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ´２は、図９及び図１０においては省略して示しているが、配線層Ｍ´１の上方に設けられる。配線層Ｍ´２は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ´３は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層Ｍ´４は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第２貼合電極ＰＩ２を備える。
［製造方法］
次に、図１１〜図１７を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１１〜図１７は、本実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。図１１〜図１７は、図１０における領域Ｒ１３及び領域Ｒ２３の一部に対応する断面を示す。
図１１に示す通り、同製造方法においては、基板Ｓｂ´上に、第１チップＣ１上に設けられる構成を形成する。また、半導体基板Ｓｂ上に、第２チップＣ２上に設けられる構成を形成する。また、第１チップＣ１表面側と第２チップＣ２表面側とが対向するように、基板Ｓｂ´及び半導体基板Ｓｂを配置する。
次に、図１２に示す通り、第１貼合電極ＰＩ１と第２貼合電極ＰＩ２を接合して、これらの構成を貼合する。この貼合工程は、例えば、貼合電極に対する直接接合法によって行う。
次に、図１２に示す通り、基板Ｓｂ´を除去する。この工程では、基板Ｓｂ´を完全に除去しても良いし、基板Ｓｂ´の一部を残しても良い。この工程は、例えば、研削加工、化学機械研磨法（Chemical Mechanical Polishing: CMP）、又はそれらを併用した方法によって行う。
次に、図１３に示す通り、図１２に示す構成の上面に、複数の開口ＶＺａ，ＶＺ´ａを形成する。開口ＶＺａ，ＶＺ´ａは、Ｎ型ウェル層１０２及びＰ型ウェル層１０３を貫通し、貫通電極ＣＣ２，ＣＣ３の上端を露出させる。尚、一つの開口ＶＺａ，ＶＺ´ａは、一つの貫通電極ＣＣ２，ＣＣ３に対応していても良いし、複数の貫通電極ＣＣ２，ＣＣ３に対応していても良い。この工程は、例えば、反応性イオンエッチング（Reactive Ion Etching: RIE）等によって行う。
次に、図１４に示す通り、複数の開口ＶＺａ，ＶＺ´ａの底面、内周面、及び図１３で示した構造の上面に、酸化シリコン等の絶縁層１０１を形成する。この工程は、例えば、化学気相成長法（Chemical Vapor Deposition: CVD）等によって行う。
次に、図１５に示す通り、複数の開口ＶＺ´ａの底面の絶縁層１０１を除去し、複数の貫通電極ＣＣ３の下端部を露出させる。この工程においては、複数の開口ＶＺａの底面は露出させない。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行う。
次に、図１６に示す通り、複数の開口ＶＺ´ａの底面、内周面、及び開口ＶＺ´ａの周辺部に、裏面配線ＭＺを形成する。この工程は、例えば、ＣＶＤによる成膜及びエッチング等による形成によって行う。
次に、図１７に示す通り、図１６に示した構造の上面に絶縁層１００を形成し、絶縁層１００に開口ＴＶを形成する。この工程は、例えば、ＣＶＤ、及びＲＩＥ等の方法によって行う。
その後、図１７に示す構成をダイシング等によって個片化する。これにより、図６〜図１０を参照して説明した半導体記憶装置が製造される。
［効果］
半導体記憶装置のインターフェーススピードの高速化に伴い、電源端子ＶＣＣ，ＶＳＳの電圧の変動が大きくなりつつある。この様な場合、半導体記憶装置の各構成に電力を安定して供給することが出来ず、半導体記憶装置を安定して動作させることが出来なくなってしまう場合があった。これを抑制するためには、例えば、電源端子ＶＣＣ，ＶＳＳに接続されたバイパスコンデンサの容量を大きくすることが考えられる。
そこで、本実施形態に係る半導体記憶装置においては、第１チップＣ１のメモリ層ＭＬに設けられる貫通電極ＣＣ２，ＣＣ３を利用して、バイパスコンデンサを形成している。
ここで、第１チップＣ１のメモリ層ＭＬにはメモリセルアレイＭＣＡが設けられるため、メモリ層ＭＬのＺ方向の長さは比較的大きい。従って、メモリ層ＭＬに設けられる貫通電極ＣＣ２，ＣＣ３のＺ方向の長さも、比較的大きい。従って、この様な貫通電極ＣＣ２，ＣＣ３を利用してバイパスコンデンサを形成することにより、大きな容量のバイパスコンデンサを形成することが可能である。これにより、半導体記憶装置の動作を不安定化させることなく、半導体記憶装置のインターフェーススピードの高速化を図ることが可能である。
尚、キャパシタを形成するためには、例えば、配線層中の配線又はトランジスタ層ＴＬ中のトランジスタのチャネル領域及びゲート電極を利用することも可能である。しかしながら、この様な構成のキャパシタを大容量化しようとする場合、配線層中の配線の面積、又は、トランジスタ層ＴＬ中のトランジスタの面積を縮小する必要が生じてしまう。
ここで、本実施形態においては、第１チップＣ１のメモリ層ＭＬのうち、メモリセルアレイＭＣＡ等が設けられる領域以外の領域に複数の貫通電極ＣＣ２，ＣＣ３を形成し、この貫通電極ＣＣ２，ＣＣ３を利用して容量素子Ｃａｐを形成している。この様な構成によれば、配線又はトランジスタの面積を縮小する必要が生じない。
また、容量素子Ｃａｐを構成する貫通電極ＣＣ２，ＣＣ３は、外部パッド電極ＰＸと配線層Ｍ０中の配線２３３とを接続する貫通電極ＣＣ３´の形成に際して、一括して形成可能である。従って、製造コストを増大させることなく実現可能である。
［貫通電極ＣＣ２，ＣＣ３の構成例］
上述の例では、図１８に示す様に、貫通電極ＣＣ２，ＣＣ３の上端が絶縁層１００と接する。しかしながら、この様な構成は一例に過ぎず、具体的な構成は適宜調整可能である。
例えば、図１９に例示する様に、貫通電極ＣＣ２，ＣＣ３の上端は、配線４３２，４３３に接続されても良い。配線４３２，４３３は、例えば、裏面配線ＭＺと同時に形成しても良い。この様な構成によれば、例えば、配線２３２，４３２の一方が断線した場合、又は、配線２３３，４３３の一方が断線した場合であっても、他方の配線によって容量素子Ｃａｐを実現することが可能である。従って、容量素子Ｃａｐを安定して動作させることが出来る。
また、例えば、図２０に例示する様に、第１チップＣ１のＰ型ウェル層１０３にリン（Ｐ）等のｎ型の不純物が注入されたｎ＋領域４４０を設け、貫通電極ＣＣ２の上端をＰ型ウェル層１０３に接続し、貫通電極ＣＣ３の上端をＰ型ウェル層１０３に接続しても良い。この様な構成によれば、容量素子Ｃａｐが、貫通電極ＣＣ２，ＣＣ３の間の静電容量に加えて、Ｐ型ウェル層１０３とｎ＋領域４４０との間の寄生容量を有することとなる。従って、貫通電極ＣＣ２，ＣＣ３のみからなる容量素子Ｃａｐと比較して、更に大きな容量値を得ることが出来る。
［配線２３２，２３３，４３２，４３３の構成例］
図２１は、配線２３２，２３３，４３２，４３３の一の構成例を示す模式的なＸＹ断面図である。図２１（ａ）は、配線２３２，２３３の構成を示している。図２１（ｂ）は、配線４３２，４３３の構成を示している。
図２１（ａ）の例では、配線２３２，２３３が、櫛状に形成されている。即ち、図２１（ａ）の例では、Ｙ方向に延伸する複数の電極２３２ａがＸ方向に並んでいる。複数の電極２３２ａには、それぞれ、Ｙ方向に一列に並ぶ複数の貫通電極ＣＣ２が接続されている。また、図２１（ａ）の例では、Ｙ方向に延伸する複数の電極２３３ａがＸ方向に並んでいる。複数の電極２３３ａには、それぞれ、Ｙ方向に一列に並ぶ複数の貫通電極ＣＣ３が接続されている。Ｘ方向において隣り合う２つの電極２３２ａの間には、それぞれ、電極２３３ａが設けられている。また、複数の電極２３２ａのＹ方向の一端は、Ｘ方向に延伸する電極２３２ｂに共通に接続されている。同様に、複数の電極２３３ａのＹ方向の一端は、Ｘ方向に延伸する電極２３３ｂに共通に接続されている。上記複数の電極２３２ａ，２３２ｂは、配線２３２を構成する。また、上記複数の電極２３３ａ，２３３ｂは、配線２３３を構成する。
図２１（ｂ）の例では、配線４３２，４３３が、櫛状に形成されている。即ち、図２１（ｂ）の例では、Ｙ方向に延伸する複数の電極４３２ａがＸ方向に並んでいる。複数の電極４３２ａには、それぞれ、Ｙ方向に並ぶ複数の貫通電極ＣＣ２が接続されている。また、図２１（ｂ）の例では、Ｙ方向に延伸する複数の電極４３３ａがＸ方向に並んでいる。複数の電極４３３ａには、それぞれ、Ｙ方向に並ぶ複数の貫通電極ＣＣ３が接続されている。Ｘ方向において隣り合う２つの電極４３２ａの間には、それぞれ、電極４３３ａが設けられている。また、複数の電極４３２ａのＹ方向の一端は、Ｘ方向に延伸する電極４３２ｂに共通に接続されている。同様に、複数の電極４３３ａのＹ方向の一端は、Ｘ方向に延伸する電極４３３ｂに共通に接続されている。上記複数の電極４３２ａ，４３２ｂは、配線４３２を構成する。また、上記複数の電極４３３ａ，４３３ｂは、配線４３３を構成する。
図２２は、配線２３２，２３３の他の構成例を示す模式的なＸＹ断面図である。尚、図２２には配線２３２，２３３の構成例を示すが、配線４３２，４３３が図２２に示す様な構成を有していても良い。
図２２の例では、配線２３２，２３３が、櫛状に形成されている。即ち、図２２の例では、Ｙ方向に延伸する複数の電極２３２ａがＸ方向に並んでいる。また、図２２の例では、Ｙ方向に延伸する複数の電極２３３ａがＸ方向に並んでいる。Ｘ方向において隣り合う２つの電極２３２ａの間には、それぞれ、電極２３３ａが設けられている。また、Ｘ方向において隣り合う電極２３２ａ，２３３ａの間には、Ｙ方向に交互に並ぶ複数の貫通電極ＣＣ２，ＣＣ３が設けられている。複数の貫通電極ＣＣ２は、それぞれ、電極２３２ａに接続されている。複数の貫通電極ＣＣ３は、それぞれ、電極２３３ａに接続されている。また、複数の電極２３２ａのＹ方向の一端は、Ｘ方向に延伸する電極２３２ｂに共通に接続されている。同様に、複数の電極２３３ａのＹ方向の一端は、Ｘ方向に延伸する電極２３３ｂに共通に接続されている。上記複数の電極２３２ａ，２３２ｂは、配線２３２を構成する。また、上記複数の電極２３３ａ，２３３ｂは、配線２３３を構成する。
［領域Ｒ１２ａ，Ｒ２２ａの関係］
図９の例では、第１チップＣ１の領域Ｒ１２ａが第２チップＣ２の領域Ｒ２２ａと対向する領域に設けられており、領域Ｒ１２ａの面積と領域Ｒ２２ａの面積とが同程度であった。しかしながら、例えば図２３に示す様に、第１チップＣ１の領域Ｒ１２ａに含まれる構成の回路面積を削減して領域Ｒ１２ａの面積を領域Ｒ２２ａの面積より小さくすることも可能である。これにより、領域Ｒ１２ｂの面積を相対的に大きくして、貫通電極ＣＣ２，ＣＣ３の数を増大させて、容量素子Ｃａｐの大容量化を図ることが可能である。尚、この様な場合には、例えば図２３に示す様に、領域Ｒ１２ｂの一部が、領域Ｒ２２ａと対向する場合がある。
［基体層ＳＢＬの構成例］
図１０の例では、第１チップＣ１の基体層ＳＢＬが、絶縁層１００と、絶縁層１０１と、Ｎ型ウェル層１０２と、Ｐ型ウェル層１０３と、を備える。しかしながら、この様な構成は一例にすぎず、具体的な構成は適宜調整可能である。
例えば、図２４に例示する基体層ＳＢＬ´は、第１チップＣ１の裏面側から順に設けられた絶縁層１００と、絶縁層５０１と、を備える。また、基体層ＳＢＬ´の領域Ｒ１１には、導電層５０２と、導電層５０３と、導電層５０４と、が設けられる。また、領域Ｒ１１以外の領域には、絶縁層５０５が設けられる。
絶縁層５０１は、例えば、酸化シリコン若しくは窒化シリコン等の絶縁性単層膜、又は酸化シリコン及び窒化シリコン等、複数の絶縁膜からなる積層層を備える。絶縁層５０１は、第１チップＣ１の裏面側のパッシベーション膜として機能する。
導電層５０２，５０３，５０４は、半導体柱１２０の配線ＳＣとして機能する。導電層５０２，５０３，５０４は、例えば、リン（Ｐ）等のｎ型の不純物を含む多結晶シリコン等の導電性材料を含む。導電層５０３は、半導体柱１２０の外周面に接続されている。また、導電層５０２及び導電層５０４は、それぞれ、導電層５０３に接続されている。
絶縁層５０５は、例えば、例えば酸化シリコン（ＳｉＯ２）等の絶縁材料を含む。
また、例えば図２５に例示する基体層ＳＢＬ´´は、基本的には図２４に例示する基体層ＳＢＬ´と同様に構成されている。ただし、図２５に例示する基体層ＳＢＬ´´の領域Ｒ１１以外の領域には絶縁層５０５が設けられておらず、そのかわりに、導電層５０２と、積層膜５１１と、導電層５０４と、が設けられる。積層膜５１１は、例えば、酸化シリコンの層、多結晶シリコンの層及び酸化シリコンの層を含む。また、導電層５０２、導電層５０４及び積層膜５１１は、酸化シリコン等の絶縁膜５１２を介して貫通電極ＣＣ２，ＣＣ３から絶縁されている。
［その他の実施形態］
以上の説明においては、貫通電極ＣＣ２，ＣＣ３を利用して、バイパスコンデンサを形成する例について説明した。しかしながら、例えば、貫通電極ＣＣ２，ＣＣ３を利用して、バイパスコンデンサ以外のキャパシタを構成することも可能である。例えば、貫通電極ＣＣ２，ＣＣ３を利用して、チャージポンプ回路中のコンデンサを構成することも可能である。ここで、例えば上述の通り、領域Ｒ１２ｂはロウデコーダＲＤの近傍に設けられる。また、領域Ｒ１３には外部パッド電極ＰＸが設けられる。従って、例えば、領域Ｒ１２ｂに設けられた複数の貫通電極ＣＣ２，ＣＣ３を利用してチャージポンプ中のキャパシタを構成し、領域Ｒ１３に設けられた複数の貫通電極ＣＣ２，ＣＣ３を利用してバイパスコンデンサを構成することも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、Ｐ…パッド電極。

Claims (7)

  1. お互いに接続された第１チップ及び第２チップ、並びに、前記第１チップ及び第２チップの少なくとも一方に設けられた第１電源電極及び第２電源電極を備え、
    前記第１チップは、
    第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する半導体柱と、
    前記第１方向に延伸し、前記複数の第１導電層に接続された複数の第１コンタクトと、
    前記第１方向に延伸し、前記第１電源電極に接続された複数の第２コンタクトと、
    前記第１方向に延伸し、前記第２電源電極に接続された複数の第３コンタクトと、
    前記複数の第１コンタクトを介して前記複数の第１導電層に接続された複数の第１貼合電極と
    を備え、
    前記第２チップは、
    前記第１方向と交差する表面を有する半導体基板と、
    前記半導体基板の表面に設けられた複数のトランジスタと、
    前記第１方向に延伸し、前記複数のトランジスタに接続された複数の第４コンタクトと、
    前記複数の第４コンタクトを介して前記複数のトランジスタに接続された複数の第２貼合電極と
    を備え、
    前記第１チップ及び前記第２チップは、前記複数の第１貼合電極が前記複数の第２貼合電極と対向する様に配置され、前記複数の第１貼合電極は前記複数の第２貼合電極に接続され、
    前記複数の第２コンタクトは前記複数の第３コンタクトと対向する
    半導体記憶装置。
  2. 前記複数の第２コンタクト及び前記複数の第３コンタクトの前記第１方向における長さは、前記複数の第４コンタクトの前記第１方向における長さよりも大きい
    請求項１記載の半導体記憶装置。
  3. 前記第１電源電極は前記複数のトランジスタに第１の電圧を供給可能であり、
    前記第２電源電極は前記複数のトランジスタに第２の電圧を供給可能であり、
    前記第２の電圧は、前記第１の電圧よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１チップは、全ての前記複数の第１導電層よりも前記半導体基板から遠い絶縁層を備え、
    前記複数の第２コンタクト及び前記複数の第３コンタクトの前記第１方向の一端は、前記絶縁層に接続されている
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第１チップは、前記複数の第１導電層よりも前記半導体基板から遠い配線層を備え、
    前記複数の第２コンタクト及び前記複数の第３コンタクトの前記第１方向の一端は、前記配線層中の配線に接続されている
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  6. 前記第１チップは、前記複数の第１導電層よりも前記半導体基板から遠い半導体層を備え、
    前記複数の第２コンタクト及び前記複数の第３コンタクトの前記第１方向の一端は、前記半導体層に接続されている
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  7. 前記第１チップは、
    前記半導体柱が設けられる第１領域と、
    前記複数の第１コンタクト及び前記複数の第１貼合電極が設けられる第２領域と、
    前記複数の第２コンタクト及び前記複数の第３コンタクトが設けられる第３領域と
    を備え、
    前記第２チップは、
    前記第１領域と対向する第４領域と、
    前記第２領域と対向し、前記複数の第２貼合電極、及び、前記複数の第１コンタクトに接続された複数の前記トランジスタを含む第５領域と
    を備え、
    前記第２領域の面積は前記第５領域の面積よりも小さく、
    前記第３領域の一部が前記第５領域の一部と対向する
    請求項１〜６のいずれか１項記載の半導体記憶装置。

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