CN109427409A - 移位寄存器、栅极驱动电路、显示面板及驱动方法 - Google Patents

Abstract

一种移位寄存器、栅极驱动电路、显示面板及驱动方法。该移位寄存器包括：输入电路，与上拉节点和输入信号端分别连接；输出电路，与所述上拉节点、时钟信号端、直流信号端及输出端分别连接，其中，所述时钟信号端提供时钟信号，所述直流信号端提供直流信号，所述输出电路从所述输出端输出扫描信号；以及输出下拉电路，与所述输出电路连接。在满足第一输出条件时，从所述输出端输出的扫描信号为所述直流信号和所述时钟信号之一；在满足第二输出条件时，所述输出下拉电路被配置为下拉所述扫描信号。

Description

移位寄存器、栅极驱动电路、显示面板及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板及驱动方法。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。

发明内容

本公开的实施例提供一种移位寄存器，包括：输入电路，与上拉节点和输入信号端分别连接；输出电路，与所述上拉节点、时钟信号端、直流信号端及输出端分别连接，其中，所述时钟信号端提供时钟信号，所述直流信号端提供直流信号，所述输出电路从所述输出端输出扫描信号；以及输出下拉电路，与所述输出电路连接。在满足第一输出条件时，从所述输出端输出的扫描信号为所述直流信号和所述时钟信号之一；在满足第二输出条件时，所述输出下拉电路被配置为下拉所述扫描信号。

例如，所述输出电路包括存储电容、第一输出晶体管以及第二输出晶体管。

例如，在满足所述第一输出条件时，所述输出电路被配置为从所述输出端输出来自所述直流信号端的直流信号；所述第一输出晶体管的第一极与所述时钟信号端连接，所述第一输出晶体管的控制极与所述上拉节点连接，所述第一输出晶体管的第二极与所述第二输出晶体管的控制极连接，所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述第一输出晶体管的第二极连接；所述第二输出晶体管的第一极与所述直流信号端连接，所述第二输出晶体管的第二极与所述输出端连接。

例如，所述的移位寄存器，还包括下拉控制电路，其中，所述下拉控制电路包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第四控制晶体管，所述第一控制晶体管的第一极与第二电压端连接，所述第一控制晶体管的第二极与所述下拉节点连接；所述第二控制晶体管的第一极与所述下拉节点连接，所述第二控制晶体管的控制极与所述上拉节点连接，所述第二控制晶体管的第二极与第一电压端连接；所述第三控制晶体管的第一极与所述第二电压端连接，所述第三控制晶体管的控制极与所述第二电压端连接，所述第三控制晶体管的第二极与所述第一控制晶体管的控制极连接；所述第四控制晶体管的第一极与所述第三控制晶体管的第二极连接，所述第四控制晶体管的控制极与所述上拉节点连接，所述第四控制晶体管的第二极与所述第一电压端连接。

例如，在满足所述第一输出条件时，所述输出电路被配置为从所述输出端输出来自所述时钟信号端的时钟信号；所述第一输出晶体管的第一极与所述直流信号端连接，所述第一输出晶体管的控制极与所述上拉节点连接，所述第一输出晶体管的第二极与所述第二输出晶体管的控制极连接，所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述第一输出晶体管的第二极连接；所述第二输出晶体管的第一极与所述时钟信号端连接，所述第二输出晶体管的第二极与所述输出端连接。

例如，所述的移位寄存器，还包括下拉控制电路，其中，所述下拉控制电路包括第一控制晶体管、第二控制晶体管；所述第一控制晶体管的第一极与第二电压端连接，所述第一控制晶体管的控制极与所述第二电压端连接，所述第一控制晶体管的第二极与下拉节点连接；所述第二控制晶体管的第一极与所述下拉节点连接，所述第二控制晶体管的第二极与第一电压端连接，所述第二控制晶体管的控制极与所述上拉节点连接。

例如，所述输出下拉电路包括第一输出下拉晶体管和第二输出下拉晶体管；所述第一输出下拉晶体管的第一极与所述第一输出晶体管的第二极连接，所述第一输出下拉晶体管的控制极与下拉节点连接，所述第一输出下拉晶体管的第二极与第一电压端连接；所述第二输出下拉晶体管的第一极与所述输出端连接，所述第二输出下拉晶体管的控制极与所述下拉节点连接，所述第二输出下拉晶体管的第二极与所述第一电压端连接。

例如，所述的移位寄存器，还包括复位电路，与所述上拉节点、复位信号端及第三电压端连接，其中，所述复位电路被配置为在满足复位条件时，接收来自所述第三电压端的第三电压信号，以对所述输出电路进行复位。

例如，所述复位电路包括复位晶体管；所述复位晶体管的控制极与所述复位信号端连接，所述复位晶体管的第一极与所述上拉节点连接，所述复位晶体管的第二极与所述第三电压端连接。

例如，所述的移位寄存器，还包括下拉保持电路，所述下拉保持电路被配置为在所述上拉节点的下拉条件被满足时，下拉所述上拉节点的电位。

例如，所述的移位寄存器，其中，所述下拉保持电路包括下拉保持晶体管；所述下拉保持晶体管的控制极与下拉节点连接，所述下拉保持晶体管的第一极与所述上拉节点连接，所述下拉保持电路的第二极与所述第一电压端连接。

本公开的实施例提供一种栅极驱动电路，包括级联的多个移位寄存器，其中，每个移位寄存器为本公开任一实施例提供的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入信号端与上一级移位寄存器的输出端连接；本级移位寄存器的复位信号端与下一级移位寄存器的输出端连接。

本公开的实施例提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。

本公开的实施例提供一种驱动本公开任一实施例提供的移位寄存器的驱动方法，包括：在输入阶段，设置复位信号端输入的复位信号为无效信号，设置所述时钟信号端输入的时钟信号为无效信号，设置输入信号端输入的输入信号为有效信号，以将上拉节点的电位拉高；在输出阶段，设置所述输入信号为无效信号，设置所述复位信号为无效信号，设置所述时钟信号为有效信号，以从输出端输出扫描信号，其中，所述扫描信号为直流信号或者时钟信号之一；在复位阶段，设置所述输入信号为无效信号，设置所述时钟信号为无效信号，设置所述复位信号为有效信号，以将所述上拉节点的电位和所述输出端的电位拉低，下拉节点的电位拉高；在保持阶段，设置所述输入信号为无效信号，设置所述时钟信号为无效信号，设置所述复位信号为无效信号，以保持被拉高的所述下拉节点的电位和被拉低的所述上拉节点的电位和所述输出端的电位。

例如，所述有效信号为高电压信号，所述无效信号为低电压信号。

在一些实施例中，本公开提供的移位寄存器、栅极驱动电路、显示面板及驱动方法，使得显示区采用直流信号来驱动显示区的开关晶体管的栅极，相比于采用时钟信号CLK驱动栅极，可以减低动态功耗。在一些实施例中，本公开提供的移位寄存器、栅极驱动电路、显示面板及驱动方法，可以隔断存储电容对扫描输出信号的影响，提升显示质量。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1是本公开实施例提供的一种移位寄存器的示意图之一；

图2A是本公开实施例提供的一种移位寄存器的示意图之二；

图2B是本公开实施例提供的一种移位寄存器的示意图之三；

图2C是本公开实施例提供的一种移位寄存器的示意图之四；

图3是本公开实施例提供的一种移位寄存器的示意性的电路结构图之一；

图4是本公开实施例提供的图3所示的移位寄存器的驱动时序图；

图5是本公开实施例提供的移位寄存器的级联图之一；

图6是本公开实施例提供的一种移位寄存器的示意性的电路结构图之二；

图7是本公开实施例提供的图6所示的移位寄存器的驱动时序图；

图8是本公开实施例提供的移位寄存器的级联图之二；

图9是本公开实施例提供的一种显示面板的示意图；

图10是本公开实施例提供的一种移位寄存器的驱动方法的流程图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。

本公开的实施例提供一种移位寄存器100，如图1所示，该移位寄存器100包括输入电路110、输出电路120和输出下拉电路130。输入电路110与上拉节点PU和输入信号端INPUT分别连接；输出电路120与上拉节点PU、时钟信号端CLK、直流信号端GCH及输出端OUTPUT分别连接。所述时钟信号端CLK提供时钟信号，所述直流信号端GCH提供直流信号，所述输出电路120从所述输出端OUTPUT输出扫描信号。输出下拉电路130与输出电路120连接。在满足第一输出条件时，从输出端OUTPUT输出的扫描信号为所述直流信号和所述时钟信号之一；在满足第二输出条件时，所述输出下拉电路130被配置为下拉所述扫描信号。

在一些实施例中，输出下拉电路130被配置为将第一电源端VGL提供的电压写入输出端OUTPUT。例如，从输出端OUTPUT输出的扫描信号被所述输出下拉电路130下拉为第一电源端VGL提供的电压VGL。

例如，如图2A所示，在一些实施例中，移位寄存器100还可以包括下拉控制电路140、复位电路150以及下拉保持电路160中的一个或多个。例如，如图2B所示，移位寄存器100可以包括输入电路110、输出电路120、输出下拉电路130以及复位电路150。复位电路150被配置为下拉上拉节点PU的电位，并通过复位端RESET输入的复位信号控制输出下拉电路130。例如，如图2C所示，移位寄存器100可以包括输入电路110、输出电路120、输出下拉电路130以及下拉控制电路140。

在一些实施例中，下拉控制电路140可以被配置为通过控制输出下拉电路130而拉低输出端OUTPUT的输出电压。复位电路150可以被配置为拉低上拉节点PU的电压。下拉保持电路150可以被配置为拉低上拉节点PU的电位，并在移位寄存器工作在保持阶段时使上拉节点PU保持低电位。

下面将结合图3-4对移位寄存器100和栅极驱动电路10的示例性的电路结构进行详细的说明。

如图3所示，输出电路120可以包括存储电容C1、第一输出晶体管T1以及第二输出晶体管T2。

在满足第一输出条件时(例如，图3中的第二输出晶体管T2导通或开启时)，输出电路120可以被配置为从输出端OUTPUT输出来自直流信号端GCH的直流信号。第一输出晶体管T1的第一极与时钟信号端CLK连接，第一输出晶体管T1的控制极与上拉节点PU连接，第一输出晶体管T1的第二极与第二输出晶体管T2的控制极连接。存储电容C1的第一端与上拉节点PU连接，存储电容C1的第二端与第一输出晶体管T1的第二极连接。第二输出晶体管T2的第一极与直流信号端GCH连接，第二输出晶体管T2的第二极与输出端OUTPUT连接。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管的控制极为晶体管的栅极。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、或其他数值)，关闭电压为高电平电压(例如，5V、10V、或其他数值)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他数值)，关闭电压为低电平电压(例如，0V、-5V或其他数值)。

需要说明的是，本公开的实施例以各个晶体管均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够想到本公开实施例采用P型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

例如，如图3所示，在一些实施例中，下拉控制电路140与第一电压端VGL和第二电压端PCH连接。在一些实施例中，第二电压端PCH输入的电压与直流电压端GCH输入的电压可以相同。例如，第二电压端PCH和直流电压端GCH为同一电压端。

如图3所示，下拉控制电路140可以包括第一控制晶体管M1、第二控制晶体管M2、第三控制晶体管M3和第四控制晶体管M4。第一控制晶体管M1的第一极与第二电压端PCH连接，第一控制晶体管M1的第二极与下拉节点PD连接；第二控制晶体管M2的第一极与下拉节点PD连接，第二控制晶体管M2的控制极与上拉节点PU连接，第二控制晶体管M2的第二极与第一电压端VGL连接；第三控制晶体管M3的第一极与第二电压端PCH连接，第三控制晶体管M3的控制极与第二电压端PCH连接，第三控制晶体管M3的第二极与第一控制晶体管M1的控制极连接；第四控制晶体管M4的第一极与第三控制晶体管M3的第二极连接，第四控制晶体管M4的控制极与上拉节点PU连接，第四控制晶体管M4的第二极与第一电压端VGL连接。

需要说明的是，图3所示的下拉控制电路140仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图3所示的情形。

如图3所示，在一些实施例中，输出下拉电路130可以包括第一输出下拉晶体管K1和第二输出下拉晶体管K2。第一输出下拉晶体管K1的第一极与第一输出晶体管T1的第二极连接，第一输出下拉晶体管K1的控制极与下拉节点PD连接，第一输出下拉晶体管K1的第二极与第一电压端VGL连接；第二输出下拉晶体管K2的第一极与输出端OUTPUT连接，第二输出下拉晶体管K2的控制极与下拉节点PD连接，第二输出下拉晶体管K2的第二极与第一电压端VGL连接。

例如，在满足第二输出条件时(即，第二输出下拉晶体管K2导通或开启时)，所述输出下拉电路130被配置为将所述扫描信号下拉至VGL的电位。

如图3所示，在一些实施例中，复位电路150被配置为在满足复位条件时(例如，图3所示的复位晶体管T4导通时)，接收来自所述第三电压端VSS的第三电压信号，以对所述输出电路120进行复位。

例如，如图3所示复位电路150包括复位晶体管T3。复位晶体管T3的控制极与复位信号端RESET相连，复位晶体管T3的第一极与上拉节点PU相连，复位晶体管T3的第二极与第三电源端VSS相连。

例如，在一些实施例中，如果移位寄存器100不包括下拉控制电路140时(如图2B所示)，下拉电路130的第一输出下拉晶体管K1以及第二输出下拉晶体管K2的控制极可以均与复位信号端RESET相连。

需要说明的是，图3所示的复位电路150仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图3所示的情形。

如图3所示，在一些实施例中，下拉保持电路160被配置为在上拉节点PU的下拉条件被满足时，下拉上拉节点PU的电位。

例如，如图3所示，下拉保持电路160可以包括下拉保持晶体管T5；下拉保持晶体管T5的控制极与下拉节点PD连接，下拉保持晶体管T5的第一极与上拉节点PU连接，下拉保持晶体管T5的第二极与第一电压端VGL连接。例如，在上拉节点PU的下拉条件被满足时(例如，当下拉保持晶体管T5导通或开启时)，上拉节点PU的电位被下拉至VGL的电位。

需要说明的是，图3所示的下拉保持电路160仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图3所示的情形。

如图3所示，在一些实施例中，输入电路110可以包括输入晶体管T3，该输入晶体管T3的控制极与输入信号端INPUT连接，输入晶体管T3的第一极与第四电压端VDD连接，输入晶体管T3与上拉节点PU连接。

需要说明的是，图3所示的输入电路110仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图3所示的情形。

下面结合图3以及图4的时序图说明驱动图3电路的具体过程。在图3中，第一输出晶体管T1的第二极与第二输出晶体管T2的控制极相连的节点为G_N节点。

第一阶段为输入阶段，在输入阶段时设置复位信号端RESET的复位信号、时钟信号端CLK的时钟信号为低电平，输入端INPUT的输入信号为高电平。

由于复位信号为低电平，复位晶体管T4关断；输入信号为高电平，输入晶体管T3导通，存储电容C1通过输入晶体管T3充电，此时上拉节点PU点为高电平，第二控制晶体管M2和第四控制晶体管M4导通。下拉节点PD点为低电平，第一下拉晶体管K1、第二下拉晶体管K2和下拉保持晶体管T5均关断，保证正常输入。由于上拉节点PU点为高电平，第一输出晶体管T1导通，时钟信号为低电平，所以G_N节点输出低电平，第二输出晶体管T2关断，输出端OUTPUT输出低电平。

第二阶段为输出阶段，输入信号、复位信号为低电平，时钟信号为高电平。由于存储电容C1的保持作用，上拉节点PU点为高电平，第一输出晶体管T1导通，时钟信号为高电平，则节点G_N输出高电平，第二输出晶体管T2打开，所以输出端OUTPUT输出高电平。此时下拉节点PD电位为低电平，下拉保持晶体管T5、第一下拉晶体管K1、第二下拉晶体管K2均关断，保证正常输出。

第三阶段为复位阶段，此时时钟信号、输入信号为低电平，复位信号为高电平。由于复位信号为高电平，复位晶体管T4导通，上拉节点PU为低电平，第二控制晶体管M2和第四控制晶体管M4关断。下拉节点PD为高电平，下拉保持晶体管T5、第一下拉晶体管K1、第二下拉晶体管K2导通。上拉节点PU、节点G_N以及输出端的信号均为低电平。

第四阶段为保持阶段，时钟信号、输入信号以及复位信号均为低电平。由于时钟信号、输入信号以及复位信号均为低电平，则输入晶体管T3、复位晶体管T4关断。上拉节点PU为低电平，第二控制晶体管M2和第四控制晶体管M4关断。下拉节点PD为高电平，下拉保持晶体管T5、第一下拉晶体管K1以及第二下拉晶体管K2导通，将上拉节点PU、节点G_N和输出端OUTPUT的电位继续保持为低电平。

在进入第四阶段之后以及下一帧到来之前的这段时间，包含上述移位寄存器100的栅极驱动电路一直工作于第四阶段。

下面结合图5说明包含上述图3所示的移位寄存器100的栅极驱动电路10的结构。

如图5所示，栅极驱动电路10可以包括级联的多个移位寄存器(例如图5中的两个级联的移位寄存器100)。每个移位寄存器均可以为本公开任一实施例提供的移位寄存器100。除第一级和最后一级移位寄存器100之外，本级移位寄存器100的输入信号端INPUT与上一级移位寄存器100中的节点G_N连接；本级移位寄存器的复位信号端RESET与下一级移位寄存器100的节点G_N连接。

例如，栅极驱动电路10包括n级移位寄存器100，每一级移位寄存器的输出端OUTPUT分别与显示面板的栅线G1、G2…Gi，G(i+1)…Gn对应连接，其中i的取值范围为大于等于0且小于等于n，i和n均为正整数。例如，图5中的第一时钟信号端CLK1与第二时钟信号端CLK2为互补关系，可以实现移位寄存器的级联。

在图5中，各移位寄存器的第二电压端PCH和直流电压端GCH为同一电压端。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

结合上面对图3-5的描述，本公开实施例提供的移位寄存器100和栅极驱动电路10，使得显示区采用直流信号来驱动显示区的开关晶体管的栅极，相比于采用时钟信号CLK驱动栅极，可以减低动态功耗。

下面将结合图6-8对移位寄存器100和栅极驱动电路10的另一示例性的电路结构进行详细的说明。如图6所示，输出电路120可以包括存储电容C1、第一输出晶体管T1以及第二输出晶体管T2。

在一些实施例中，在满足第一输出条件时(例如图6中的第二输出晶体管T2导通时)，输出电路120被配置为从输出端OUTPUT输出来自时钟信号端CLK的时钟信号。第一输出晶体管T1的第一极与直流信号端GCH连接，第一输出晶体管T1的控制极与上拉节点PU连接，第一输出晶体管T1的第二极P2与第二输出晶体管T2的控制极连接。存储电容C1的第一端与上拉节点PU连接，存储电容C1的第二端与第一输出晶体管T1的第二极连接。第二输出晶体管T2的第一极与时钟信号端CLK连接，第二输出晶体管T2的第二极与输出端OUTPUT连接。

例如，如图6所示，在一些实施例中，下拉控制电路140可以包括第一控制晶体管M1和第二控制晶体管M2。第一控制晶体管M1的第一极与第二电压端PCH连接，第一控制晶体管M1的控制极与第二电压端PCH连接，第一控制晶体管M1的第二极与下拉节点PD连接；第二控制晶体管M2的第一极与下拉节点PD连接，第二控制晶体管M2的第二极与第一电压端VGL连接，第二控制晶体管M2的控制极与上拉节点PU连接。例如，第二电源端PCH输入的电压与直流电源端CGH输入的电压可以相同。例如，第二电压端PCH和直流电压端GCH为同一电压端。

需要说明的是，图6所示的下拉控制电路140仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图6所示的情形。

例如，如图6所示，在一些实施例中，输出下拉电路130可以包括第一输出下拉晶体管K1和第二输出下拉晶体管K2。第一输出下拉晶体管K1的第一极与第一输出晶体管T1的第二极连接，第一输出下拉晶体管K1的控制极与下拉节点PD连接，第一输出下拉晶体管K1的第二极与第一电压端VGL连接；第二输出下拉晶体管K2的第一极与输出端OUTPUT连接，第二输出下拉晶体管K2的控制极与下拉节点PD连接，第二输出下拉晶体管K2的第二极与第一电压端VGL连接。

例如，在满足第二输出条件时(即，第二输出下拉晶体管K2导通或开启时)，所述输出下拉电路130被配置为将所述扫描信号下拉至VGL的电位。

例如，图6中的输出下拉控制电路140的电路结构也可以采用图3示出的下拉控制电路140的电路结构，同样地，图3的下拉控制电路140的电路结构也可以采用图6的下拉控制电路140的电路结构。

例如，在一些实施例中，复位电路150被配置为在满足复位条件时(例如，图5所示的复位晶体管T4导通时)，接收来自所述第三电压端VSS的第三电压信号，以对所述输出电路120进行复位。

例如，如图6所示，在一些实施例中，复位电路150包括复位晶体管T4。复位晶体管T4的控制极与复位信号端RESET相连，复位晶体管T4的第一极与上拉节点PU相连，复位晶体管T4的第二极与第三电源端VSS相连。

在一些实施例中，如果移位寄存器100不包括下拉控制电路140时(如图2B所示)，下拉电路130的第一输出下拉晶体管K1以及第二输出下拉晶体管K2的控制极均与复位信号端RESET相连。

需要说明的是，图6所示的复位电路150仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图6所示的情形。

如图6所示，在一些实施例中，下拉保持电路160被配置为在上拉节点PU的下拉条件被满足时，下拉上拉节点PU的电位。

例如，如图6所示，在一些实施例中，下拉保持电路160可以包括下拉保持晶体管T5。下拉保持晶体管T5的控制极与下拉节点PD连接，下拉保持晶体管T5的第一极与上拉节点PU连接，下拉保持晶体管T5的第二极与第一电压端VGL连接。例如，在上拉节点PU的下拉条件被满足时(例如，当下拉保持晶体管T5导通或开启时)，上拉节点PU的电位被下拉至VGL的电位。

需要说明的是，图6所示的下拉保持电路160仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图6所示的情形。

如图6所示，在一些实施例中，输入电路110可以包括输入晶体管T3，该输入晶体管T3的控制极与输入信号端INPUT连接，输入晶体管T3的第一极与第四电压端VDD连接，输入晶体管T3与上拉节点PU连接。

需要说明的是，图6所示的输入电路110仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图6所示的情形。

在一些实施例中，图6中示出的第二电压端PCH与直流电压端GCH合并为一个直流电压输入端。

下面结合图7的时序图说明驱动图6电路的具体过程。图6中第一输出晶体管T1的第二极与第二输出晶体管T2的控制极相连的节点为P2节点。

在正向扫描时，正向扫描控制信号为高电平，反向扫描控制信号为低电平；在反向扫描时，正向扫描控制信号为低电平，反向扫描控制信号为高电平。以下以正向扫描为例说明驱动原理：

输入阶段：输入端RESET的输入信号为高电平，复位信号端RESET的复位信号和时钟信号端CLK的时钟信号为低电平。

复位信号为低电平，则复位晶体管T4关断。输入信号为高电平，输入晶体管T3导通，存储电容C1充电，上拉节点PU为高电平。上拉节点为高电平时则第二控制晶体管M2导通。当第二控制晶体管M2导通时，下拉节点PD点被拉低至第一电压端的电压VGL。当下拉节点PD为低电平时则第一下拉晶体管K1、第二下拉晶体管K2以及下拉保持晶体管T5关断，保证正常输入。当上拉节点PU为高电平，第一输出晶体管T1导通，节点P2点的电位为高电平，第二输出晶体管T2打开。由于时钟信号为低电平，所以输出端OUTPUT输出低电平。

输出阶段：时钟信号为高电平，输入信号和复位信号为低电平。

由于复位信号、输入信号为低电平，输入晶体管T3和复位晶体管T4关断。由于存储电容C1的保持作用，上拉节点PU为高电平，第二控制晶体管M2以及第一输出晶体管T1导通；下拉节点PD点仍为低电平，第一下拉晶体管K1、第二下拉晶体管K2以及下拉保持晶体管T5关断，保证正常的输出。由于节点P2仍为高电平，第二输出晶体管T2导通，时钟信号为高电平，则输出端OUTPUT输出高电平。

复位阶段：复位信号为高电平，输入信号以及时钟信号为低电平。

由于输入信号为低电平，输入晶体管T3关断；复位信号为高电平，复位晶体管T4导通，存储电容C1通过复位晶体管T3放电；上拉节点PU为低电平,第二控制晶体管M2以及第一输出晶体管T1关断；下拉节点PD点为高电平，第一下拉晶体管K1、第二下拉晶体管K2以及下拉保持晶体管T5导通。上拉节点PU、节点P2、输出端OUTPUT被拉低至低电平。

保持阶段：输入信号以及复位信号均为低电平。

此时输入信号以及复位信号为低电平，输入晶体管T3以及复位晶体管T4关断；此时上拉节点PU为低电平，第二控制晶体管M2以及第一输出晶体管T1关断；下拉节点PD为高电平，第一下拉晶体管K1、第二下拉晶体管K2以及下拉保持晶体管T5导通，保证上拉节点PU点、节点P2、输出端点位保持为低电平，保证正常显示。

在进入第四阶段之后以及下一帧到来之前的这段时间，移位寄存器100一直重复第四阶段。

本公开实施例提供采用图6示出的节点P2的电位控制第二输出晶体管T2的输出，这样能够有效避免采用存储电容C1控制输出晶体管的输出延时等缺陷。结合图6-8的描述，本公开实施例提供的移位寄存器和栅极驱动电路，可以隔断存储电容C1对OUTPUT端输出的扫描信号的影响，提升显示质量。

如图8所示，该图提供一种栅极驱动电路10。栅极驱动电路10可以包括级联的多个本公开任一实施例提供的移位寄存器100。除第一级和最后一级移位寄存器100之外，本级移位寄存器100的输入信号端INPUT与上一级移位寄存器的输出端OUTPUT连接；本级移位寄存器的复位信号端RESET与下一级移位寄存器的输出端OUTPUT连接。

例如，如图8所示，当栅极驱动电路10正向扫描时，正向扫描控制信号端FW输入为高电平，反向扫描控制信号端BW输入为低电平；当栅极驱动电路10反向扫描时，反向扫描控制信号端BW输入为高电平信号，正向扫描控制信号端FW输入为低电平。例如，在正向扫描和反向扫描切换时，移位寄存器100的输入电路与复位电路的功能互换。

例如，栅极驱动电路10包括n级移位寄存器SR(1)、SR(2)……SR(n),SR(n+1)……SR(N)，其中n的取值范围为大于等于零且小于等于移位寄存器100级联的总级数N(n≤N)，n和N均为正整数，这些移位寄存器均可以是本公开任一实施例提供的移位寄存器100。移位寄存器SR(1)、SR(2)……SR(n),SR(n+1)……SR(N)的输出端OUTPUT分别与栅线Gate(1)、Gate(2)……Gate(n)、Gate(n+1)……Gate(N)对应连接。例如，图8中的第一时钟信号端CLK1与第二时钟信号端CLK2为互补关系，可以实现移位寄存器的级联。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

在图8中，各移位寄存器的第二电压端PCH和直流电压端GCH为同一电压端。

如图9所示，本公开的实施例还提供一种显示面板1，显示面板1包括本公开任一实施例提供的栅极驱动电路10。

例如，如图9所示，本公开实施例提供的显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号(即，扫描信号)。例如，栅线11可以包括图8中所示的栅线Gate(1)、Gate(2)……Gate(n)、Gate(n+1)……Gate(N)，移位寄存器SR(1)、SR(2)……SR(n),SR(n+1)……SR(N)中每级移位寄存器用于向对应的栅线Gate(1)、Gate(2)……Gate(n)、Gate(n+1)……Gate(N)输出栅极驱动信号。

如图10所示，本公开实施例还提供一种如本公开任一实施例的移位寄存器100的驱动方法。移位寄存器驱动方法可以包括：步骤S10，在输入阶段，设置复位信号端RESET输入的复位信号为无效信号，设置所述时钟信号端CLK输入的时钟信号为无效信号，设置输入信号端INPUT输入的输入信号为有效信号，以将上拉节点PU的电位拉高；步骤S20，在输出阶段，设置所述输入信号为无效信号，设置所述复位信号为无效信号，设置所述时钟信号CLK为有效信号，以从输出端OUTPUT输出扫描信号，其中，所述扫描信号为直流信号或者时钟信号之一；步骤S30，在复位阶段，设置所述输入信号为无效信号，设置所述时钟信号为无效信号，设置所述复位信号为有效信号，以将所述上拉节点PU的电位和所述输出端OUTPUT的电位拉低，下拉节点PD的电位拉高；以及步骤S40，在保持阶段，设置所述输入信号为无效信号，设置所述时钟信号为无效信号，设置所述复位信号为无效信号，以保持被拉高的所述下拉节点PD的电位和被拉低的所述上拉节点PU的电位和所述输出端OUTPUT的电位。

例如，对于N型晶体管而言，有效信号为高电压信号，无效信号为低电压信号。而对于P型晶体管而言，有效信号为低电压信号，无效信号为高电压信号。

在一些实施例中(例如，结合图3-5)，本公开提供的移位寄存器、栅极驱动电路、显示面板及驱动方法，使得显示区采用直流信号来驱动显示区的开关晶体管的栅极，相比于采用时钟信号CLK驱动栅极，可以减低动态功耗。在一些实施例中(例如，结合图6-8)，本公开提供的移位寄存器、栅极驱动电路、显示面板及驱动方法，可以隔断存储电容对扫描输出信号的影响，提升显示质量。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

Claims (15)

1.一种移位寄存器，包括：

输入电路，与上拉节点和输入信号端分别连接；

输出电路，与所述上拉节点、时钟信号端、直流信号端及输出端分别连接，其中，所述时钟信号端提供时钟信号，所述直流信号端提供直流信号，所述输出电路从所述输出端输出扫描信号；以及

输出下拉电路，与所述输出电路连接，其中，

在满足第一输出条件时，从所述输出端输出的扫描信号为所述直流信号和所述时钟信号之一；

在满足第二输出条件时，所述输出下拉电路被配置为下拉所述扫描信号。

2.如权利要求1所述的移位寄存器，其中，所述输出电路包括存储电容、第一输出晶体管以及第二输出晶体管。

3.如权利要求2所述的移位寄存器，其中，

在满足所述第一输出条件时，所述输出电路被配置为从所述输出端输出来自所述直流信号端的直流信号；

所述第一输出晶体管的第一极与所述时钟信号端连接，所述第一输出晶体管的控制极与所述上拉节点连接，所述第一输出晶体管的第二极与所述第二输出晶体管的控制极连接，所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述第一输出晶体管的第二极连接；

所述第二输出晶体管的第一极与所述直流信号端连接，所述第二输出晶体管的第二极与所述输出端连接。

4.根据权利要求3所述的移位寄存器，还包括下拉控制电路，其中，所述下拉控制电路包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第四控制晶体管；

所述第一控制晶体管的第一极与第二电压端连接，所述第一控制晶体管的第二极与所述下拉节点连接；

所述第二控制晶体管的第一极与所述下拉节点连接，所述第二控制晶体管的控制极与所述上拉节点连接，所述第二控制晶体管的第二极与第一电压端连接；

所述第三控制晶体管的第一极与所述第二电压端连接，所述第三控制晶体管的控制极与所述第二电压端连接，所述第三控制晶体管的第二极与所述第一控制晶体管的控制极连接；

所述第四控制晶体管的第一极与所述第三控制晶体管的第二极连接，所述第四控制晶体管的控制极与所述上拉节点连接，所述第四控制晶体管的第二极与所述第一电压端连接。

5.根据权利要求2所述的移位寄存器，其中，在满足所述第一输出条件时，所述输出电路被配置为从所述输出端输出来自所述时钟信号端的时钟信号；

所述第一输出晶体管的第一极与所述直流信号端连接，所述第一输出晶体管的控制极与所述上拉节点连接，所述第一输出晶体管的第二极与所述第二输出晶体管的控制极连接，所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述第一输出晶体管的第二极连接；

所述第二输出晶体管的第一极与所述时钟信号端连接，所述第二输出晶体管的第二极与所述输出端连接。

6.根据权利要求5所述的移位寄存器，还包括下拉控制电路，其中，所述下拉控制电路包括第一控制晶体管、第二控制晶体管；

所述第一控制晶体管的第一极与第二电压端连接，所述第一控制晶体管的控制极与所述第二电压端连接，所述第一控制晶体管的第二极与下拉节点连接；

所述第二控制晶体管的第一极与所述下拉节点连接，所述第二控制晶体管的第二极与第一电压端连接，所述第二控制晶体管的控制极与所述上拉节点连接。

7.根据权利要求1所述的移位寄存器，其中，所述输出下拉电路包括第一输出下拉晶体管和第二输出下拉晶体管；

所述第一输出下拉晶体管的第一极与所述第一输出晶体管的第二极连接，所述第一输出下拉晶体管的控制极与下拉节点连接，所述第一输出下拉晶体管的第二极与第一电压端连接；

所述第二输出下拉晶体管的第一极与所述输出端连接，所述第二输出下拉晶体管的控制极与所述下拉节点连接，所述第二输出下拉晶体管的第二极与所述第一电压端连接。

8.根据权利要求1所述的移位寄存器，还包括复位电路，所述复位电路与所述上拉节点、复位信号端及第三电压端连接，

其中，所述复位电路被配置为在满足复位条件时，接收来自所述第三电压端的第三电压信号，以对所述输出电路进行复位。

9.如权利要求8所述的移位寄存器，其中，所述复位电路包括复位晶体管；

所述复位晶体管的控制极与所述复位信号端连接，所述复位晶体管的第一极与所述上拉节点连接，所述复位晶体管的第二极与所述第三电压端连接。

10.根据权利要求1所述的移位寄存器，还包括下拉保持电路，所述下拉保持电路被配置为在所述上拉节点的下拉条件被满足时，下拉所述上拉节点的电位。

11.根据权利要求10所述的移位寄存器，其中，所述下拉保持电路包括下拉保持晶体管；

所述下拉保持晶体管的控制极与下拉节点连接，所述下拉保持晶体管的第一极与所述上拉节点连接，所述下拉保持电路的第二极与所述第一电压端连接。

12.一种栅极驱动电路，包括级联的多个移位寄存器，其中，每个移位寄存器为如权利要求1-11任一项所述的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入信号端与上一级移位寄存器的输出端连接；本级移位寄存器的复位信号端与下一级移位寄存器的输出端连接。

13.一种显示面板，包括如权利要求12所述的栅极驱动电路。

14.一种如权利要求1-13任一项所述的移位寄存器的驱动方法，包括：

在输入阶段，设置复位信号端输入的复位信号为无效信号，设置所述时钟信号端输入的时钟信号为无效信号，设置输入信号端输入的输入信号为有效信号，以将上拉节点的电位拉高；

在输出阶段，设置所述输入信号为无效信号，设置所述复位信号为无效信号，设置所述时钟信号为有效信号，以从输出端输出扫描信号，其中，所述扫描信号为直流信号或者时钟信号之一；

在复位阶段，设置所述输入信号为无效信号，设置所述时钟信号为无效信号，设置所述复位信号为有效信号，以将所述上拉节点的电位和所述输出端的电位拉低，下拉节点的电位拉高；

在保持阶段，设置所述输入信号为无效信号，设置所述时钟信号为无效信号，设置所述复位信号为无效信号，以保持被拉高的所述下拉节点的电位和被拉低的所述上拉节点的电位和所述输出端的电位。

15.如权利要求14所述的移位寄存器驱动方法，其中，所述有效信号为高电压信号，所述无效信号为低电压信号。