CN106910452A - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括：移位寄存器与电位稳定模块，该电位稳定模块用于在电位稳定控制端的控制下，将参考信号端的信号分别提供给上拉节点与驱动信号输出端，因此通过移位寄存器与电位稳定模块的相互配合，可以在复位阶段之后的放电保持阶段中，将参考信号端的信号分别提供给上拉节点以及驱动信号输出端，以保持上拉节点的电位与驱动信号输出端的电位处于稳定状态，从而可以避免驱动信号输出端输出的扫描信号具有较大噪声，进而提高移位寄存器单元输出的稳定性。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。在现有的移位寄存器中，输出晶体管一般在上拉节点的信号控制下将时钟信号端的高电位信号提供给驱动信号输出端来输出有效的高电位的扫描信号，之后进入复位阶段，在上拉节点的信号控制下使输出晶体管关闭，在下拉节点的控制下使驱动信号输出端输出低电位的扫描信号。然而，在复位阶段之后的一定时间内，上拉节点与驱动信号输出端会处于浮接状态，导致该上拉节点的电位以及驱动信号输出端的电位会受周围晶体管漏电影响，造成输出晶体管的栅极电位以及驱动信号输出端的电位不稳定，从而造成驱动信号输出端输出的扫描信号有较大噪声，进而影响移位寄存器输出的稳定性。

发明内容

本发明实施例提供了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，用以解决现有技术中在复位阶段之后的一定时间内，上拉节点与驱动信号输出端处于浮接状态，造成输出晶体管的栅极电位与驱动信号输出端的电位不稳定，导致输出的扫描信号有较大噪声，影响移位寄存器输出的稳定性的问题。

因此，本发明实施例提供了一种移位寄存器单元，包括：移位寄存器，所述移位寄存器至少具有输入信号端、驱动信号输出端以及用于控制所述驱动信号输出端输出有效的扫描信号的上拉节点；所述移位寄存器单元还包括：电位稳定模块；

所述电位稳定模块分别与电位稳定控制端、所述上拉节点、所述驱动信号输出端以及参考信号端相连，用于在所述电位稳定控制端的控制下，将所述参考信号端的信号分别提供给所述上拉节点与所述驱动信号输出端。

优选地，在本发明实施例提供的上述移位寄存器单元中，所述电位稳定模块包括：第一电位稳定子模块与第二电位稳定子模块；其中，

所述第一电位稳定子模块分别与所述电位稳定控制端、所述上拉节点以及所述参考信号端相连，用于在所述电位稳定控制端的控制下将所述参考信号端的信号提供给所述上拉节点；

所述第二电位稳定子模块分别与所述电位稳定控制端、所述驱动信号输出端以及所述参考信号端相连，用于在所述电位稳定控制端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。

优选地，在本发明实施例提供的上述移位寄存器单元中，所述第一电位稳定子模块包括：第一开关晶体管；其中，

所述第一开关晶体管的控制极与所述电位稳定控制端相连，第一极与所述参考信号端相连，第二极与所述上拉节点相连。

优选地，在本发明实施例提供的上述移位寄存器单元中，所述第二电位稳定子模块包括：第二开关晶体管；其中，

所述第二开关晶体管的控制极与所述电位稳定控制端相连，第一极与所述参考信号端相连，第二极与所述驱动信号输出端相连。

优选地，在本发明实施例提供的上述移位寄存器单元中，所述移位寄存器包括：输入模块、复位模块、第一控制模块、第二控制模块以及输出模块；其中，

所述输入模块分别与输入信号端以及所述上拉节点相连，用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述上拉节点；

所述复位模块分别与复位信号端、所述参考信号端以及所述上拉节点相连，用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述上拉节点；

所述第一控制模块分别与第一时钟信号端、所述上拉节点、所述参考信号端以及下拉节点相连，用于仅在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述下拉节点，以及在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；

所述第二控制模块分别与所述上拉节点、所述下拉节点以及所述参考信号端相连，用于在所述下拉节点的信号的控制下将所述参考信号端的信号提供给所述上拉节点；

所述输出模块分别与第二时钟信号端、所述上拉节点、所述下拉节点、所述参考信号端以及所述驱动信号输出端相连，用于在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述上拉节点处于浮接状态时保持所述上拉节点与所述驱动信号输出端之间的电压差稳定，以及在所述下拉节点的信号控制下将所述参考信号端的信号提供给所述驱动信号输出端。

优选地，在本发明实施例提供的上述移位寄存器单元中，所述输入模块包括：第三开关晶体管；其中，所述第三开关晶体管的控制极与其第一极均与所述输入信号端相连，第二极与所述上拉节点相连；

所述复位模块包括：第四开关晶体管；其中，所述第四开关晶体管的控制极与所述复位信号端相连，第一极与所述参考信号端相连，第二极与所述上拉节点相连；

所述第一控制模块包括：第五开关晶体管、第六开关晶体管、第七开关晶体管以及第八开关晶体管；其中，所述第五开关晶体管的控制极与其第一极均与所述第一时钟信号端相连，第二极与所述第六开关晶体管的控制极相连；所述第六开关晶体管的第一极与所述第一时钟信号端相连，第二极与所述下拉节点相连；所述第七开关晶体管的控制极与所述上拉节点相连，第一极与所述参考信号端相连，第二极与所述第六开关晶体管的控制极相连；所述第八开关晶体管的控制极与所述上拉节点相连，第一极与所述参考信号端相连，第二极与所述下拉节点相连；

所述第二控制模块包括：第九开关晶体管；其中，所述第九开关晶体管的控制极与所述下拉节点相连，第一极与所述参考信号端相连，第二极与所述上拉节点相连；

所述输出模块包括：第十开关晶体管、第十一开关晶体管以及电容；其中，所述第十开关晶体管的控制极与所述上拉节点相连，第一极与所述第二时钟信号端相连，第二极与所述驱动信号输出端相连；所述第十一开关晶体管的控制极与所述下拉节点相连，第一极与所述参考信号端相连，第二极与所述驱动信号输出端相连；所述电容的第一端与所述上拉节点相连，第二端与所述驱动信号输出端相连。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；其中，

除最后一级移位寄存器单元之外，其余各级移位寄存器单元的电位稳定控制端分别与其相邻的下一级移位寄存器单元的下拉节点相连；所述移位寄存器单元的下拉节点用于控制所述驱动信号输出端输出栅极关闭信号。

优选地，在本发明实施例提供的上述栅极驱动电路中，第一级移位寄存器单元的输入信号端与帧触发信号端相连；

除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其相邻的上一级移位寄存器单元的驱动信号输出端相连；

除所述最后一级移位寄存器单元之外，其余各级移位寄存器单元的复位信号端分别与其相邻的下一级移位寄存器单元的驱动信号输出端相连。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。

相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，包括：输入阶段、输出阶段、复位阶段以及放电保持阶段；其中，

在所述输入阶段，所述输入模块在所述输入信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述第一控制模块在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；所述输出模块在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；

在所述输出阶段，所述输出模块在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述上拉节点处于浮接状态时保持所述上拉节点与所述驱动信号输出端之间的电压差稳定；所述第一控制模块在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；

在所述复位阶段，所述复位模块在所述复位信号端的控制下将所述参考信号端的信号提供给所述上拉节点；所述第一控制模块在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述下拉节点；所述第二控制模块在所述下拉节点的信号的控制下将所述参考信号端的信号提供给所述上拉节点；所述输出模块在所述下拉节点的信号控制下将所述参考信号端的信号提供给所述驱动信号输出端；

在所述放电保持阶段，所述电位稳定模块在所述电位稳定控制端的控制下，将所述参考信号端的信号分别提供给所述上拉节点与所述驱动信号输出端。

本发明的有益效果如下：

本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括：移位寄存器与电位稳定模块，该电位稳定模块用于在电位稳定控制端的控制下，将参考信号端的信号分别提供给上拉节点与驱动信号输出端，因此通过移位寄存器与电位稳定模块的相互配合，可以在复位阶段之后的放电保持阶段中，将参考信号端的信号分别提供给上拉节点以及驱动信号输出端，以保持上拉节点的电位与驱动信号输出端的电位处于稳定状态，从而可以避免驱动信号输出端输出的扫描信号具有较大噪声，进而提高移位寄存器单元输出的稳定性。

附图说明

图1a为本发明实施例提供的移位寄存器单元的结构示意图之一；

图1b为本发明实施例提供的移位寄存器单元的结构示意图之二；

图2a为本发明实施例提供的移位寄存器单元的具体结构示意图之一；

图2b为本发明实施例提供的移位寄存器单元的具体结构示意图之二；

图2c为本发明实施例提供的移位寄存器单元的具体结构示意图之三；

图2d为本发明实施例提供的移位寄存器单元的具体结构示意图之四；

图3a为图2b所示的移位寄存器单元的输入输出时序图；

图3b为图2d所示的移位寄存器单元的输入输出时序图；

图4为本发明实施例提供的驱动方法的流程图；

图5为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供了一种移位寄存器单元，如图1a与图1b所示，包括：移位寄存器10，移位寄存器10至少具有输入信号端Input、驱动信号输出端Output以及用于控制驱动信号输出端Output输出有效的扫描信号的上拉节点PU；移位寄存器单元还包括：电位稳定模块20；

电位稳定模块20分别与电位稳定控制端VT、上拉节点PU、驱动信号输出端Output以及参考信号端VSS相连，用于在电位稳定控制端VT的控制下，将参考信号端VSS的信号分别提供给上拉节点PU与驱动信号输出端Output。

本发明实施例提供的上述移位寄存器单元，包括：移位寄存器与电位稳定模块，该电位稳定模块用于在电位稳定控制端的控制下，将参考信号端的信号分别提供给上拉节点与驱动信号输出端，因此通过移位寄存器与电位稳定模块的相互配合，可以在复位阶段之后的放电保持阶段中，将参考信号端的信号分别提供给上拉节点以及驱动信号输出端，以保持上拉节点的电位与驱动信号输出端的电位处于稳定状态，从而可以避免驱动信号输出端输出的扫描信号具有较大噪声，进而提高移位寄存器单元输出的稳定性。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端的有效脉冲信号为高电位时，参考信号端的信号为低电位，有效的扫描信号的电位为高电位。在输入信号端的有效脉冲信号为低电位时，参考信号端的信号为高电位，有效的扫描信号的电位为低电位。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图1a与图1b所示，移位寄存器10具体可以包括：输入模块11、复位模块12、第一控制模块13、第二控制模块14以及输出模块15；其中，

输入模块11分别与输入信号端Input以及上拉节点PU相连，用于在输入信号端Input的控制下将输入信号端Input的信号提供给上拉节点PU；

复位模块12分别与复位信号端RE、参考信号端VSS以及上拉节点PU相连，用于在复位信号端RE的控制下将参考信号端VSS的信号提供给上拉节点PU；

第一控制模块13分别与第一时钟信号端CK1、上拉节点PU、参考信号端VSS以及下拉节点PD相连，用于仅在第一时钟信号端CK1的控制下将第一时钟信号端CK1的信号提供给下拉节点PD，以及在上拉节点PU的信号的控制下将参考信号端VSS的信号提供给下拉节点PD；

第二控制模块14分别与上拉节点PU、下拉节点PD以及参考信号端VSS相连，用于在下拉节点PD的信号的控制下将参考信号端VSS的信号提供给上拉节点PU；

输出模块15分别与第二时钟信号端CK2、上拉节点PU、下拉节点PD、参考信号端VSS以及驱动信号输出端Output相连，用于在上拉节点PU的信号的控制下将第二时钟信号端CK2的信号提供给驱动信号输出端Output，在上拉节点PU处于浮接状态时保持上拉节点PU与驱动信号输出端Output之间的电压差稳定，以及在下拉节点PD的信号控制下将参考信号端VSS的信号提供给驱动信号输出端Output。

本发明实施例提供的上述移位寄存器单元具体可以包括：电位稳定模块、输入模块、复位模块、第一控制模块、第二控制模块以及输出模块；其中，所述电位稳定模块用于在所述电位稳定控制端的控制下，将所述参考信号端的信号分别提供给所述上拉节点与所述驱动信号输出端；输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述上拉节点；所述第一控制模块用于仅在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述下拉节点，以及在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；所述第二控制模块用于在所述下拉节点的信号的控制下将所述参考信号端的信号提供给所述上拉节点；所述输出模块用于在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述上拉节点处于浮接状态时保持所述上拉节点与所述驱动信号输出端之间的电压差稳定，以及在所述下拉节点的信号控制下将所述参考信号端的信号提供给所述驱动信号输出端。因此，本发明实施例提供的上述移位寄存器单元，可以通过上述六个模块的相互配合，在一行扫描的全时间内保持上拉节点的电位与驱动信号输出端的电位处于稳定状态，从而避免驱动信号输出端输出的扫描信号具有较大噪声，进而使移位寄存器单元可以稳定的输出驱动信号。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图1b所示，电位稳定模块20具体可以包括：第一电位稳定子模块21与第二电位稳定子模块22；其中，

第一电位稳定子模块21分别与电位稳定控制端VT、上拉节点PU以及参考信号端VSS相连，用于在电位稳定控制端VT的控制下将参考信号端VSS的信号提供给上拉节点PU；

第二电位稳定子模块22分别与电位稳定控制端VT、驱动信号输出端Output以及参考信号端VSS相连，用于在电位稳定控制端VT的控制下将参考信号端VSS的信号提供给驱动信号输出端Output。

在具体实施时，通过第一电位稳定子模块与第二电位稳定子模块的相互配合来实现电位稳定模块的功能。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，第一电位稳定子模块21具体可以包括：第一开关晶体管M1；其中，

第一开关晶体管M1的控制极与电位稳定控制端VT相连，第一极与参考信号端VSS相连，第二极与上拉节点PU相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第一开关晶体管M1可以为N型开关晶体管；或者，如图2c与图2d所示，第一开关晶体管M1也可以为P型开关晶体管。当然，在实际应用中，第一开关晶体管M1的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一开关晶体管在电位稳定控制端输出的信号的控制下处于导通状态时，将参考信号端输出的信号提供给上拉节点。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，第二电位稳定子模块22具体可以包括：第二开关晶体管M2；其中，

第二开关晶体管M2的控制极与电位稳定控制端VT相连，第一极与参考信号端VSS相连，第二极与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第二开关晶体管M2可以为N型开关晶体管；或者，如图2c与图2d所示，第二开关晶体管M2也可以为P型开关晶体管。当然，在实际应用中，第二开关晶体管M2的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第二开关晶体管在电位稳定控制端输出的信号的控制下处于导通状态时，将参考信号端输出的信号提供给驱动信号输出端。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，输入模块11具体可以包括：第三开关晶体管M3；其中，

第三开关晶体管M3的控制极与其第一极均与输入信号端Input相连，第二极与上拉节点PU相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第三开关晶体管M3可以为N型开关晶体管；或者，如图2c与图2d所示，第三开关晶体管M3也可以为P型开关晶体管。当然，在实际应用中，第三开关晶体管M3的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第三开关晶体管在驱动信号输出端输出的信号的控制下将驱动信号输出端输出的信号提供给上拉节点。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，复位模块12具体可以包括：第四开关晶体管M4；其中，

第四开关晶体管M4的控制极与复位信号端RE相连，第一极与参考信号端VSS相连，第二极与上拉节点PU相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第四开关晶体管M4可以为N型开关晶体管；或者，如图2c与图2d所示，第四开关晶体管M4也可以为P型开关晶体管。当然，在实际应用中，第四开关晶体管M4的具体结构需要根据实际应用环境来设计确定，在此不作限定。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2b与图2d所示，复位模块12还可以包括：第十二开关晶体管M12；其中，

第十二开关晶体管M12的控制极与复位信号端RE相连，第一极与参考信号端VSS相连，第二极与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2b所示，第十二开关晶体管M12可以为N型开关晶体管；或者，如图2d所示，第十二开关晶体管M12也可以为P型开关晶体管。当然，在实际应用中，第十二开关晶体管M12的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第四开关晶体管在复位信号端输出的信号的控制下将参考信号端输出的信号提供给上拉节点。第十二开关晶体管在复位信号端输出的信号的控制下将参考信号端输出的信号提供给驱动信号输出端。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，第一控制模块13具体可以包括：第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7以及第八开关晶体管M8；其中，

第五开关晶体管M5的控制极与其第一极均与第一时钟信号端CK1相连，第二极与第六开关晶体管M6的控制极相连；

第六开关晶体管M6的第一极与第一时钟信号端CK1相连，第二极与下拉节点PD相连；

第七开关晶体管M7的控制极与上拉节点PU相连，第一极与参考信号端VSS相连，第二极与第六开关晶体管M6的控制极相连；

第八开关晶体管M8的控制极与上拉节点PU相连，第一极与参考信号端VSS相连，第二极与下拉节点PD相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7以及第八开关晶体管M8可以为N型开关晶体管；或者，如图2c与图2d所示，第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7以及第八开关晶体管M8也可以为P型开关晶体管。当然，在实际应用中，第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7以及第八开关晶体管M8的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第五开关晶体管在第一时钟信号端输出的信号的控制下将第一时钟信号端输出的信号提供给第六开关晶体管的控制极。第七开关晶体管在上拉节点的信号的控制下处于导通状态时，将参考信号端输出的信号提供给第六开关晶体管的控制极。第六开关晶体管在其控制极的信号的控制下处于导通状态时，将第一时钟信号端输出的信号提供给下拉节点。第八开关晶体管在上拉节点的信号的控制下处于导通状态时，将参考信号端输出的信号提供给下拉节点。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在工艺制备时一般将第七开关晶体管的尺寸设置的比第五开关晶体管的尺寸大，这样设置使得当输入信号端为有效脉冲信号时，第七开关晶体管在上拉节点的控制下将参考信号端的信号提供给第六开关晶体管的控制极的速率大于第五开关晶体管在第一时钟信号端的控制下将第一时钟信号端的信号提供给第六开关晶体管的控制极的速率，从而保证第六开关晶体管在其控制极的电位的控制下处于截止状态。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，第二控制模块14具体可以包括：第九开关晶体管M9；其中，

第九开关晶体管M9的控制极与下拉节点PD相连，第一极与参考信号端VSS相连，第二极与上拉节点PU相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第九开关晶体管M9可以为N型开关晶体管；或者，如图2c与图2d所示，第九开关晶体管M9也可以为P型开关晶体管。当然，在实际应用中，第九开关晶体管M9的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第九开关晶体管在下拉节点的信号的控制下处于导通状态时，将参考信号端输出的信号提供给上拉节点。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a至图2d所示，输出模块15具体可以包括：第十开关晶体管M10、第十一开关晶体管M11以及电容C；其中，

第十开关晶体管M10的控制极与上拉节点PU相连，第一极与第二时钟信号端CK2相连，第二极与驱动信号输出端Output相连；

第十一开关晶体管M11的控制极与下拉节点PD相连，第一极与参考信号端VSS相连，第二极与驱动信号输出端Output相连；

电容C的第一端与上拉节点PU相连，第二端与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a与图2b所示，第十开关晶体管M10与第十一开关晶体管M11可以为N型开关晶体管；或者，如图2c与图2d所示，第十开关晶体管M10与第十一开关晶体管M11也可以为P型开关晶体管。当然，在实际应用中，第十开关晶体管M10与第十一开关晶体管M11的具体结构需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十开关晶体管在上拉节点的信号的控制下处于导通状态时，将第二时钟信号端输出的信号提供给驱动信号输出端。第十一开关晶体管在下拉节点的信号的控制下处于导通状态时，将参考信号端输出的信号提供给驱动信号输出端。电容在上拉节点的信号以及驱动信号输出端的信号的控制下进行充电，电容在上拉节点的信号以及驱动信号输出端的信号的控制下进行放电，以及在上拉节点处于浮接状态时，由于电容的自举作用，可以保持上拉节点与信号输出端之间的电压差稳定。

以上仅是举例说明本发明实施例提供的移位寄存器单元中各模块的具体结构。在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

进一步地，为了降低制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a与图2b所示，所有开关晶体管均可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2c与图2d所示，所有开关晶体管均可以为P型开关晶体管，在此不作限定。

进一步的，在具体实施时，在本发明实施例提供的上述栅极驱动电路中，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些开关晶体管的控制极作为其栅极，第一极和第二极根据开关晶体管类型以及信号端的信号的不同，可以将第一极作为开关晶体管的源极或漏极，以及将第二极作为开关晶体管的漏极或源极，在此不作限定。

下面分别以图2b与图2d所示的移位寄存器单元的具体结构为例，结合电路时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。

实施例一、

以图2b所示的移位寄存器单元为例对其工作过程作以描述，其中，所有开关晶体管均为N型开关晶体管；参考信号端VSS的电位为低电位；对应的输入输出时序图如图3a所示，具体地，选取如图3a所示的输入输出时序图中的输入阶段T1、输出阶段T2、复位阶段T3以及放电保持阶段T4四个阶段。

在输入阶段T1，Input＝1，CK1＝1，CK2＝0，RE＝0，VT＝0。

由于VT＝0，因此第一开关晶体管M1与第二开关晶体管M2均截止。由于RE＝0，因此第四开关晶体管M4与第十二开关晶体管M12均截止。由于Input＝1，因此第三开关晶体管M3导通，并将输入信号端Input的高电位的信号提供给上拉节点PU，使上拉节点PU的电位为高电位。由于上拉节点PU的电位为高电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均导通。由于第七开关晶体管M7导通并将参考信号端VSS的低电位信号提供给第六开关晶体管M6的栅极，因此第六开关晶体管M6的栅极的电位为低电位，以使第六开关晶体管M6截止。由于第八开关晶体管M8导通并将参考信号端VSS的低电位信号提供给下拉节点PD，因此下拉节点PD的电位为低电位。由于下拉节点PD的电位为低电位，因此第九开关晶体管M9与第十一开关晶体管M11均截止。由于第十开关晶体管M10导通并将第二时钟信号端CK2的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号，电容C充电。

在输出阶段T2，Input＝0，CK1＝0，CK2＝1，RE＝0，VT＝0。

由于VT＝0，因此第一开关晶体管M1与第二开关晶体管M2均截止。由于RE＝0，因此第四开关晶体管M4与第十二开关晶体管M12均截止。由于Input＝0，因此第三开关晶体管M3截止。由于CK1＝0，因此第五开关晶体管M5截止。因此，上拉节点PU处于浮接状态。由于电容C的作用，可以保持上拉节点PU的信号的电位为高电位。由于上拉节点PU的信号的电位为高电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均导通。由于第七开关晶体管M7导通并将参考信号端VSS的低电位信号提供给第六开关晶体管M6的栅极，因此第六开关晶体管M6的栅极的电位为低电位，以使第六开关晶体管M6截止。由于第八开关晶体管M8导通并将参考信号端VSS的低电位信号提供给下拉节点PD，因此下拉节点PD的电位为低电位。由于下拉节点PD的电位为低电位，因此第九开关晶体管M9与第十一开关晶体管M11均截止。由于第十开关晶体管M10导通并将第二时钟信号端CK2的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。由于电容C的自举作用，可以保持上拉节点PU与驱动信号输出端Output之间的电压差稳定，由于驱动信号输出端Output的电位为高电位，因此上拉节点PU的电位被进一步拉高，以使第十开关晶体管M10尽可能的完全导通，以将第二时钟信号端CK2的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号，即有效的扫描信号。

在复位阶段T3，Input＝0，CK1＝1，CK2＝0，RE＝1，VT＝0。

由于VT＝0，因此第一开关晶体管M1与第二开关晶体管M2均截止。由于RE＝1，因此第四开关晶体管M4与第十二开关晶体管M12均导通。由于Input＝0，因此第三开关晶体管M3截止。由于CK1＝1，因此第五开关晶体管M5导通。由于第四开关晶体管M4导通并将参考信号端VSS的低电位的信号提供给上拉节点PU，因此上拉节点PU的信号的电位为低电位。由于上拉节点PU的信号的电位为低电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均截止。由于第五开关晶体管M5导通并将第一时钟信号端CK1的高电位的信号提供给第六开关晶体管M6的栅极，因此第六开关晶体管M6的栅极的电位为高电位，以使第六开关晶体管M6导通。由于第六开关晶体管M6导通并将第一时钟信号端CK1的高电位的信号提供给下拉节点PD，因此下拉节点PD的信号的电位为高电位。由于下拉节点PD的信号的电位为高电位，因此第九开关晶体管M9与第十一开关晶体管M11均导通。由于第九开关晶体管M9导通并将参考信号端VSS的低电位的信号提供给上拉节点PU，进一步使上拉节点PU的信号的电位为低电位。由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号，电容C放电。由于第十二开关晶体管M12导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出低电位的扫描信号。

在放电保持阶段T4，Input＝0，CK1＝0，CK2＝1，RE＝0，VT＝1。

由于VT＝1，因此第一开关晶体管M1与第二开关晶体管M2均导通。由于RE＝0，因此第四开关晶体管M4与第十二开关晶体管M12均截止。由于Input＝0，因此第三开关晶体管M3截止。由于CK1＝0，因此第五开关晶体管M5截止。由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给上拉节点PU，因此上拉节点PU的信号的电位为低电位。由于上拉节点PU的信号的电位为低电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均截止。由于第二开关晶体管M2导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。

在放电保持阶段T4之后，还可以包括信号维持阶段，即Input＝0，CK1＝1，CK2＝0，RE＝0，VT＝0。由于RE＝0，因此第四开关晶体管M4与第十二开关晶体管M12均截止。其余工作过程与实施例一中的复位阶段T3的工作过程基本相同，在此不作详述。

在信号维持阶段之后一直重复执行放电保持阶段和信号维持阶段的工作过程，直至输入信号端Input的电位再次变为高电位时为止。

实施例一中提供的移位寄存器单元在放电保持阶段中，由于第一开关晶体管的作用，使上拉节点的信号的电位为低电位，与现有技术中在放电保持阶段时上拉节点处于浮接状态相比，可以避免上拉节点受周围晶体管漏电影响；并且由于第二开关晶体管的作用，使驱动信号输出端输出低电位的扫描信号，与现有技术中在放电保持阶段时驱动信号输出端处于浮接状态相比，可以避免驱动信号输出端受周围晶体管漏电影响。并且在复位阶段之后，可以通过电位稳定控制端的信号以及下拉节点的信号的交替作用，使上拉节点的信号的电位与驱动信号输出端的信号的电位在全时间内处于稳定状态，从而可以避免驱动信号输出端存在噪音、提高移位寄存器单元驱动信号输出端输出扫描信号的稳定性。

实施例二、

以图2d所示的移位寄存器单元为例对其工作过程作以描述，其中，所有开关晶体管均为P型开关晶体管；参考信号端VSS的电位为高电位；对应的输入输出时序图如图3b所示，具体地，选取如图3b所示的输入输出时序图中的输入阶段T1、输出阶段T2、复位阶段T3以及放电保持阶段T4四个阶段。

在输入阶段T1，Input＝0，CK1＝0，CK2＝1，RE＝1，VT＝1。

由于VT＝1，因此第一开关晶体管M1与第二开关晶体管M2均截止。由于RE＝1，因此第四开关晶体管M4与第十二开关晶体管M12均截止。由于Input＝0，因此第三开关晶体管M3导通，并将输入信号端Input的低电位的信号提供给上拉节点PU，使上拉节点PU的电位为低电位。由于上拉节点PU的电位为低电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均导通。由于第七开关晶体管M7导通并将参考信号端VSS的高电位信号提供给第六开关晶体管M6的栅极，因此第六开关晶体管M6的栅极的电位为高电位，以使第六开关晶体管M6截止。由于第八开关晶体管M8导通并将参考信号端VSS的高电位信号提供给下拉节点PD，因此下拉节点PD的电位为高电位。由于下拉节点PD的电位为高电位，因此第九开关晶体管M9与第十一开关晶体管M11均截止。由于第十开关晶体管M10导通并将第二时钟信号端CK2的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号，电容C充电。

在输出阶段T2，Input＝1，CK1＝1，CK2＝0，RE＝1，VT＝1。

由于VT＝1，因此第一开关晶体管M1与第二开关晶体管M2均截止。由于RE＝1，因此第四开关晶体管M4与第十二开关晶体管M12均截止。由于Input＝1，因此第三开关晶体管M3截止。由于CK1＝1，因此第五开关晶体管M5截止。因此，上拉节点PU处于浮接状态。由于电容C的作用，可以保持上拉节点PU的信号的电位为低电位。由于上拉节点PU的信号的电位为低电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均导通。由于第七开关晶体管M7导通并将参考信号端VSS的高电位信号提供给第六开关晶体管M6的栅极，使第六开关晶体管M6截止。由于第八开关晶体管M8导通并将参考信号端VSS的高电位信号提供给下拉节点PD，因此下拉节点PD的电位为高电位。由于下拉节点PD的电位为高电位，因此第九开关晶体管M9与第十一开关晶体管M11均截止。由于第十开关晶体管M10导通并将第二时钟信号端CK2的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。由于电容C的自举作用，可以保持上拉节点PU与驱动信号输出端Output之间的电压差稳定，由于驱动信号输出端Output的电位为低电位，因此上拉节点PU的电位被进一步拉低，以使第十开关晶体管M10尽可能的完全导通，以将第二时钟信号端CK2的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号，即有效的扫描信号。

在复位阶段T3，Input＝1，CK1＝0，CK2＝1，RE＝0，VT＝1。

由于VT＝1，因此第一开关晶体管M1与第二开关晶体管M2均截止。由于RE＝0，因此第四开关晶体管M4与第十二开关晶体管M12均导通。由于Input＝1，因此第三开关晶体管M3截止。由于CK1＝0，因此第五开关晶体管M5导通。由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给上拉节点PU，因此上拉节点PU的信号的电位为高电位。由于上拉节点PU的信号的电位为高电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均截止。由于第五开关晶体管M5导通并将第一时钟信号端CK1的低电位的信号提供给第六开关晶体管M6的栅极，因此第六开关晶体管M6的栅极的电位为低电位，以使第六开关晶体管M6导通。由于第六开关晶体管M6导通并将第一时钟信号端CK1的低电位的信号提供给下拉节点PD，因此下拉节点PD的信号的电位为低电位。由于下拉节点PD的信号的电位为低电位，因此第九开关晶体管M9与第十一开关晶体管M11均导通。由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给上拉节点PU，进一步使上拉节点PU的信号的电位为高电位。由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号，电容C放电。由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出高电位的扫描信号。

在放电保持阶段T4，Input＝1，CK1＝1，CK2＝0，RE＝1，VT＝0。

由于VT＝0，因此第一开关晶体管M1与第二开关晶体管M2均导通。由于RE＝1，因此第四开关晶体管M4与第十二开关晶体管M12均截止。由于Input＝1，因此第三开关晶体管M3截止。由于CK1＝1，因此第五开关晶体管M5截止。由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给上拉节点PU，因此上拉节点PU的信号的电位为高电位。由于上拉节点PU的信号的电位为高电位，因此第七开关晶体管M7、第八开关晶体管M8以及第十开关晶体管M10均截止。由于第二开关晶体管M2导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。

在放电保持阶段T4之后，还可以包括信号维持阶段，即Input＝1，CK1＝0，CK2＝1，RE＝1，VT＝1。由于RE＝1，因此第四开关晶体管M4与第十二开关晶体管M12均截止。其余工作过程与实施例二中的复位阶段T3的工作过程基本相同，在此不作详述。

在信号维持阶段之后一直重复执行放电保持阶段和信号维持阶段的工作过程，直至输入信号端Input的电位再次变为低电位时为止。

实施例二中提供的移位寄存器单元在放电保持阶段中，由于第一开关晶体管的作用，使上拉节点的信号的电位为高电位，与现有技术中在放电保持阶段时上拉节点处于浮接状态相比，可以避免上拉节点受周围晶体管漏电影响；并且由于第二开关晶体管的作用，使驱动信号输出端输出高电位的扫描信号，与现有技术中在放电保持阶段时驱动信号输出端处于浮接状态相比，可以避免驱动信号输出端受周围晶体管漏电影响。并且在复位阶段之后，可以通过电位稳定控制端的信号以及下拉节点的信号的交替作用，使上拉节点的信号的电位与驱动信号输出端的信号的电位在全时间内处于稳定状态，从而可以避免驱动信号输出端存在噪音、提高移位寄存器单元驱动信号输出端输出扫描信号的稳定性。

基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，如图4所示，输入阶段、输出阶段、复位阶段以及放电保持阶段；其中，

S401、在输入阶段，输入模块在输入信号端的控制下将输入信号端的信号提供给上拉节点；第一控制模块在上拉节点的信号的控制下将参考信号端的信号提供给下拉节点；输出模块在上拉节点的信号的控制下将第二时钟信号端的信号提供给信号输出端。

S402、在输出阶段，输出模块在上拉节点的信号的控制下将第二时钟信号端的信号提供给信号输出端，在上拉节点处于浮接状态时保持上拉节点与信号输出端之间的电压差稳定；第一控制模块在上拉节点的信号的控制下将参考信号端的信号提供给下拉节点。

S403、在复位阶段，复位模块在复位信号端的控制下将参考信号端的信号提供给上拉节点；第一控制模块在第一时钟信号端的控制下将第一时钟信号端的信号提供给下拉节点；第二控制模块在下拉节点的信号的控制下将参考信号端的信号提供给上拉节点；输出模块在下拉节点的信号控制下将参考信号端的信号提供给信号输出端。

S404、在放电保持阶段，电位稳定模块在电位稳定控制端的控制下，将参考信号端的信号分别提供给上拉节点与信号输出端。

本发明实施例提到上述驱动方法，可以保持上拉节点的电位与驱动信号输出端的电位处于稳定状态，从而避免驱动信号输出端输出的扫描信号具有较大噪声，进而使移位寄存器单元可以稳定的输出驱动信号。

在具体实施时，在本发明实施例提供的上述驱动方法中，在放电保持阶段之后，还可以包括：信号维持阶段；其中，

在信号维持阶段中，第一控制模块在第一时钟信号端的控制下将第一时钟信号端的信号提供给下拉节点；第二控制模块在下拉节点的信号的控制下将参考信号端的信号提供给上拉节点；输出模块在下拉节点的信号控制下将参考信号端的信号提供给驱动信号输出端。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5所示，包括：级联的多个本发明实施例提供的上述任一种移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N，N为大于或等于1的整数)；其中，

除最后一级移位寄存器单元SR(N)之外，其余各级移位寄存器单元SR(n)的电位稳定控制端VT分别与其相邻的下一级移位寄存器单元SR(n+1)的下拉节点PD相连；移位寄存器单元SR(n)的下拉节点PD用于控制驱动信号输出端Output输出栅极关闭信号。

本发明实施例提供的栅极驱动电路，可以采用下一行的下拉节点的信号作为该行的电位稳定控制端输出的信号，从而可以简化栅极驱动电路的结构，节省成本。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，可以通过一条信号线对最后一级移位寄存器单元的电位稳定控制端输入对应的信号。或者，将最后一级移位寄存器单元的电位稳定控制端与第一极移位寄存器单元的下拉节点相连。当然，也可以不对最后一级移位寄存器单元的电位稳定控制端输入对应的信号。最后一级移位寄存器单元的电位稳定控制端的信号的设置需要根据实际应用环境来说设计确定，在此不作限定。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，在输入信号端的有效脉冲信号为高电位时，栅极关闭信号为具有低电位的扫描信号。在输入信号端的有效脉冲信号为低电位时，栅极关闭信号为具有高电位的扫描信号。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，第一级移位寄存器单元SR(1)的输入信号端Input与帧触发信号端STV相连；

除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(n)的输入信号端Input分别与其相邻的上一级移位寄存器单元SR(n-1)的驱动信号输出端Output相连。

除最后一级移位寄存器单元SR(N)之外，其余各级移位寄存器单元SR(n)的复位信号端RE分别与其相邻的下一级移位寄存器单元SR(n+1)的驱动信号输出端Output相连。

在具体实施时，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。

在具体实施时，在本发明提供的上述栅极驱动电路中，如图5所示，各级移位寄存器单元的参考信号端VSS均与同一信号端即直流信号端vss相连。

在具体实施时，在本发明提供的上述栅极驱动电路中，如图5所示，第2k-1级移位寄存器单元的第一时钟信号端CK1和第2k级移位寄存器单元的第二时钟信号端CK2均与同一时钟端，即第一时钟端ck1相连；第2k-1级移位寄存器单元的第二时钟信号端CK2和第2k级移位寄存器单元的第一时钟信号端CK1均与同一时钟端，即第二时钟端ck2相连；其中，k为大于或等于1的整数。并且，第一时钟端ck1的信号与第二时钟端ck2的信号相位相反，周期相同。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明提供的上述任一种栅极驱动电路。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

在具体实施时，在本发明实施例提供的上述显示装置中，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。例如，手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪这些物体上的显示面板。当然，对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括：移位寄存器与电位稳定模块，该电位稳定模块用于在电位稳定控制端的控制下，将参考信号端的信号分别提供给上拉节点与驱动信号输出端，因此通过移位寄存器与电位稳定模块的相互配合，可以在复位阶段之后的放电保持阶段中，将参考信号端的信号分别提供给上拉节点以及驱动信号输出端，以保持上拉节点的电位与驱动信号输出端的电位处于稳定状态，从而可以避免驱动信号输出端输出的扫描信号具有较大噪声，进而提高移位寄存器单元输出的稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器单元，包括：移位寄存器，所述移位寄存器至少具有输入信号端、驱动信号输出端以及用于控制所述驱动信号输出端输出有效的扫描信号的上拉节点；其特征在于，所述移位寄存器单元还包括：电位稳定模块；

所述电位稳定模块分别与电位稳定控制端、所述上拉节点、所述驱动信号输出端以及参考信号端相连，用于在所述电位稳定控制端的控制下，将所述参考信号端的信号分别提供给所述上拉节点与所述驱动信号输出端。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述电位稳定模块包括：第一电位稳定子模块与第二电位稳定子模块；其中，

所述第一电位稳定子模块分别与所述电位稳定控制端、所述上拉节点以及所述参考信号端相连，用于在所述电位稳定控制端的控制下将所述参考信号端的信号提供给所述上拉节点；

所述第二电位稳定子模块分别与所述电位稳定控制端、所述驱动信号输出端以及所述参考信号端相连，用于在所述电位稳定控制端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一电位稳定子模块包括：第一开关晶体管；其中，

所述第一开关晶体管的控制极与所述电位稳定控制端相连，第一极与所述参考信号端相连，第二极与所述上拉节点相连。

4.如权利要求2所述的移位寄存器单元，其特征在于，所述第二电位稳定子模块包括：第二开关晶体管；其中，

所述第二开关晶体管的控制极与所述电位稳定控制端相连，第一极与所述参考信号端相连，第二极与所述驱动信号输出端相连。

5.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器包括：输入模块、复位模块、第一控制模块、第二控制模块以及输出模块；其中，

所述输入模块分别与输入信号端以及所述上拉节点相连，用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述上拉节点；

所述复位模块分别与复位信号端、所述参考信号端以及所述上拉节点相连，用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述上拉节点；

所述第一控制模块分别与第一时钟信号端、所述上拉节点、所述参考信号端以及下拉节点相连，用于仅在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述下拉节点，以及在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；

所述第二控制模块分别与所述上拉节点、所述下拉节点以及所述参考信号端相连，用于在所述下拉节点的信号的控制下将所述参考信号端的信号提供给所述上拉节点；

所述输出模块分别与第二时钟信号端、所述上拉节点、所述下拉节点、所述参考信号端以及所述驱动信号输出端相连，用于在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述上拉节点处于浮接状态时保持所述上拉节点与所述驱动信号输出端之间的电压差稳定，以及在所述下拉节点的信号控制下将所述参考信号端的信号提供给所述驱动信号输出端。

6.如权利要求5所述的移位寄存器单元，其特征在于，所述输入模块包括：第三开关晶体管；其中，所述第三开关晶体管的控制极与其第一极均与所述输入信号端相连，第二极与所述上拉节点相连；

所述复位模块包括：第四开关晶体管；其中，所述第四开关晶体管的控制极与所述复位信号端相连，第一极与所述参考信号端相连，第二极与所述上拉节点相连；

所述第一控制模块包括：第五开关晶体管、第六开关晶体管、第七开关晶体管以及第八开关晶体管；其中，所述第五开关晶体管的控制极与其第一极均与所述第一时钟信号端相连，第二极与所述第六开关晶体管的控制极相连；所述第六开关晶体管的第一极与所述第一时钟信号端相连，第二极与所述下拉节点相连；所述第七开关晶体管的控制极与所述上拉节点相连，第一极与所述参考信号端相连，第二极与所述第六开关晶体管的控制极相连；所述第八开关晶体管的控制极与所述上拉节点相连，第一极与所述参考信号端相连，第二极与所述下拉节点相连；

所述第二控制模块包括：第九开关晶体管；其中，所述第九开关晶体管的控制极与所述下拉节点相连，第一极与所述参考信号端相连，第二极与所述上拉节点相连；

所述输出模块包括：第十开关晶体管、第十一开关晶体管以及电容；其中，所述第十开关晶体管的控制极与所述上拉节点相连，第一极与所述第二时钟信号端相连，第二极与所述驱动信号输出端相连；所述第十一开关晶体管的控制极与所述下拉节点相连，第一极与所述参考信号端相连，第二极与所述驱动信号输出端相连；所述电容的第一端与所述上拉节点相连，第二端与所述驱动信号输出端相连。

7.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-6任一项所述的移位寄存器单元；其中，

除最后一级移位寄存器单元之外，其余各级移位寄存器单元的电位稳定控制端分别与其相邻的下一级移位寄存器单元的下拉节点相连；所述移位寄存器单元的下拉节点用于控制所述驱动信号输出端输出栅极关闭信号。

8.如权利要求7所述的栅极驱动电路，其特征在于，第一级移位寄存器单元的输入信号端与帧触发信号端相连；

除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其相邻的上一级移位寄存器单元的驱动信号输出端相连；

除所述最后一级移位寄存器单元之外，其余各级移位寄存器单元的复位信号端分别与其相邻的下一级移位寄存器单元的驱动信号输出端相连。

9.一种显示装置，其特征在于，包括如权利要求7或8所述的栅极驱动电路。

10.一种如权利要求5所述的移位寄存器单元的驱动方法，其特征在于，包括：输入阶段、输出阶段、复位阶段以及放电保持阶段；其中，

在所述输入阶段，所述输入模块在所述输入信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述第一控制模块在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；所述输出模块在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；

在所述输出阶段，所述输出模块在所述上拉节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述上拉节点处于浮接状态时保持所述上拉节点与所述驱动信号输出端之间的电压差稳定；所述第一控制模块在所述上拉节点的信号的控制下将所述参考信号端的信号提供给所述下拉节点；

在所述复位阶段，所述复位模块在所述复位信号端的控制下将所述参考信号端的信号提供给所述上拉节点；所述第一控制模块在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述下拉节点；所述第二控制模块在所述下拉节点的信号的控制下将所述参考信号端的信号提供给所述上拉节点；所述输出模块在所述下拉节点的信号控制下将所述参考信号端的信号提供给所述驱动信号输出端；

在所述放电保持阶段，所述电位稳定模块在所述电位稳定控制端的控制下，将所述参考信号端的信号分别提供给所述上拉节点与所述驱动信号输出端。