CN1092403C - 半导体存储器件及其制造方法 - Google Patents

半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN1092403C
CN1092403C CN95106068A CN95106068A CN1092403C CN 1092403 C CN1092403 C CN 1092403C CN 95106068 A CN95106068 A CN 95106068A CN 95106068 A CN95106068 A CN 95106068A CN 1092403 C CN1092403 C CN 1092403C
Authority
CN
China
Prior art keywords
mentioned
transistor
interlayer
capacitor
storage electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95106068A
Other languages
English (en)
Other versions
CN1113610A (zh
Inventor
李柱泳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1113610A publication Critical patent/CN1113610A/zh
Application granted granted Critical
Publication of CN1092403C publication Critical patent/CN1092403C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种带有形成在单元晶体管上方、下方的电容器的半导体存储器件，它包含形成在第一层面的第一和第二晶体管、与第一晶体管相连且形成在第一层面下方的第一存储电极、以及与第二晶体管相连且形成在第一层面上方的第二存储电极。第一和第二存储电极经由各个源区侧壁上形成的隔层连接到各源区，并在存储电极和晶体管之间形成一个切口，以获得二倍或更大的单元电容量、稳定的单元晶体管特性以及降低了的短沟道效应。

Description

半导体存储器件及其制造方法
本发明涉及一种半导体存储器件及其制造方法，更确切地说是一种装备有形成在单元晶体管上下方的电容器的DRAM存储器件及其制造方法。
近来，已进行了很多研究来改善256M位及256M位以上的DRAM器件的叠层电容器单元和沟槽电容器单元的结构。尽管制造工艺极为复杂，在运行电压为1.5V而单元尺寸为0.5μm2的DRAM单元中仍然很难确保足够的单元电容量。
而且，为了得到具有足够对准裕度的布局，必须制作特征尺寸小于现今最小特征尺寸的单元，或必须制作其高度大于现今高度的存储电极。由于现有光刻工艺的限制，前者几乎不可能，而后者会引起多种制造中的问题。
此外，随着构成金属—氧化物—半导体(MOS)器件的源和漏的杂质浓度的增高，结的漏电流逐渐变大，从而引起数据存储问题。
图1A-1E的剖面图示出了用来解决上述问题的带有埋置电容器DRAM的制造方法(见IDEM，1992年，PP803-806，Toshiyuki Nishihara等人的“用于256M位和1G位DRAM的装有粘贴式SOI的埋置电容器DRAM单元”)
此处，在硅衬底500上制作了一个用来形成单元分隔隔离膜的沟槽，其上沉积SiO2膜并对其进行腐蚀，从而形成单元分隔隔离膜502。接着形成多晶硅/SiO2柱504以制作连接于衬底的存储电极。同时在周围区域即未形成存储电极的区域中，制作虚设图形505以补偿柱504的高度(图1A)。
接着，在其上形成了柱和虚设图形的整个得到的结构上沉积多晶硅。然后对多晶硅进行回腐蚀，从而在柱的侧壁上形成隔层506(图1B)。
在用光抗蚀剂图形508覆盖该周围区域之后，用HF溶液清除掉各个柱上的SiO2部分。结果就形成1.6μm高的存储电极510(图1C)。
然后制作介电膜512和平板电极514。接着沉积多晶硅缓冲层516并对其进行回腐蚀，从而整平其表面。然后把支持片518粘贴在缓冲层516上(图1D)。
最后对硅衬底的背面进行抛光，从而在各个单元分隔隔离膜502之间形成80nm的一个有源区520(图1E)。
根据上述公开，为了改善后续工序中形成的字线和位线的平整度，把单元电容器制作在有源区的下方并将其完全掩埋起来。此外，稍许提高了制作存储电极的裕度。然而此法有某些缺点。
首先，对于圆柱形存储电极，为了以有限的单元尺寸来确保足够的单元电容量，存储电极的高度必须大于1.5μm。
其次，由于需要虚设图形，工艺变得较图难。
第三，由于用于连接存储电极和有源区的接解孔以及用于连接位线和有源区的接触孔被一起制作在有限的有源区内，就减小了接触孔尺寸和沟道的长度。结果，就增高了接触电阻且出现短沟道特性，这在器件运行中可能引起严重问题。
第四，倘若反复进行充电/放电的存储电极制作在晶体管的上方，则晶体管的运行特性会由于充电/放电而不稳定。因此，希望存储电极不要制作在要制作晶体管的地方。至于Nishihara等人的发明，当采用折迭位线结构(位线制作在有源区的纵向而字线制作在有源区的横向)来稳定晶体管的运行特性时，在字线方向的单元尺寸变为0.3μm-0.4μm，单元电容器所占据的面积就变得特别小，使得很难确保足够的单元电容量。因而，为确保足够的单元电容量，就要求更复杂的工艺，否则就必须增加存储电极的高度。
本发明的第一个目的是提供一种带有形成在单元晶体管上下方的电容器的半导体存储器件以克服常规技术的缺点。
本发明的第二个目的是提供一种带有形成在单元晶体管下方的电容器的半导体存储器件，其中可获得至少二倍于常规单元电容量的单元电容量。
本发明的第三个目的是提供一种制造上述半导体器件的方法。
为了实现本发明的第一和第二目的，提供了一种装备有形成在单元晶体管上下方的电容器的半导体存储器件，它包含：形成在第一层的第一和第二晶体管；一个与第一晶体管相连并形成在第一层下方的下存储电极；以及一个连接于第二晶体管并形成在第一层上方的上存储电极，其中各存储电极都经由形成在各晶体管源区侧壁上的隔层而与各个晶体管连接。
作为一个实施例，这些晶体管具有硅在绝缘体之上(SOI)的结构。
作为其它的实施例，其上存储电极和下存储电极部分地重叠；在各存储电极和各晶体管之间形成有一个切口。
为了实现本发明的第一和第二目的，提供了一种带有形成在单元晶体管上下方的电容器的半导体器件，它包含：分立地形成的第一和第二有源区；一个其源区形成在第一有源区边缘部分的第一晶体管和一个其源区形成在第二有源区边缘部分的第二晶体管；一个形成在第一晶体管源区侧壁上的第一隔层和一个形成在第二晶体管源区侧壁上的第二隔层；以及一个连接于第一隔层的下存储电极和一个连接于第二隔层的上存储电极。
作为一个实施例，晶体管具有硅在其上的绝缘体(SOI)，且在各存储电极和各晶体管之间形成有一个切口。
此外，存储电极经由焊接区与隔层连接，而连接于构成晶体管的漏区的位线位于各有源区之间。此处，这些位线经由焊接区连接到漏区。作为另一个实施例，连接于晶体管漏区的位线被置于有源区之间。此外，位线经由焊接区而连接到晶体管的漏区。
为了实现本发明的第三个目的，提供了一种制造带有形成在单元晶体管上下方的电容器的半导体存储器件的方法，它包含下列步骤：(a)在第一衬底上形成一个隔离膜图形，用此隔离膜图形作为腐蚀掩模对第一衬底进行腐蚀，并形成彼此分隔并突出的第一和第二有源区；(b)在各有源区的侧壁上形成一个隔层；(c)除了要制作晶体管源区的那部分侧壁上形成的隔层以外，清除掉其余部分的隔层，从而形成一个与第一有源区接触的第一隔层和一个与第二有源区接触的第二隔层；(d)在整个得到的结构上沉积一种绝缘材料并对绝缘材料进行回腐蚀，从而用该绝缘材料只填充有源区之间的空隙；(e)在如此得到的结构上形成第一电容器，它由一个连接于第一隔层的第一存储电极、一个第一介电膜和一个第一平板电极所组成；(f)整平第一平板电极的表面；(g)在第一平板电极上形成一个隔离膜，并将第二衬底与得到的结构粘贴在一起；(h)把第一衬底倒转过来，对第一衬底进行回腐蚀，使隔层和有源区能暴露出来；(i)分别在第一和第二有源区形成第一和第二晶体管；以及(j)在得到的结构上形成一个第二电容器，它由一个连接于第二隔层的第二存储电极、一个介电膜和一个第二平板电极所组成。
作为一个实施例，在步骤(i)中包括了一个分别形成连接于第二隔层的第一焊接区和连接于晶体管漏区的第二焊接区的步骤，以及形成连接于第二焊接区并位于有源区之间的位线的步骤。
作为另一个实施例，在步骤(i)中还包括一个只形成与第二隔层连接的第一焊接区的步骤。
作为另一个实施例，在步骤(d)和步骤(i)中包括一个在整个得到的结构上形成一个隔离层的步骤。此处，此隔离层在形成存储电极之后被完全清除。
根据本发明的半导体存储器件及其制造方法，同晶体管连接的单元电容器制作在一个有源区的上方和下方，从而增大了芯片中每个单位单元中的电容器所占据的面积。于是就增大了单元电容量。
参照附图对本发明的最佳实施例进行详细描述，将使本发明的上述目的和其它优点变得更为明显，在这些附图中：
图1A到图1E是一些剖面图，示出了基于常规方法的带有埋置电容器的DRAM的制造方法；
图2A-2C的剖面图示出了根据本发明第一实施例制造的带有形成在单元晶体管上下方的电容器的DRAM；
图3A-3G是一些布局图，示出了根据其制造工艺顺序制造图2A-2C的DRAM的方法；
图4A-4G是分别沿图3A-3G中IV-IV线的剖面图；
图5A-5G是分别沿图3A-3G中V-V线的剖面图；
图6A-6G是分别沿图3A-3G中VI-VI线的剖面图；
图7是布局图，示出了根据本发明的第二实施例制造带有形成在单元晶体管上下方的电容器的DRAM的方法；
图8是布局图，示出了根据本发明第三实施例制造带有形成在单元晶体管上下方的电容器的DRAM的方法；
图9是布局图，示出了根据本发明第四实施例制造带有形成在单元晶体管上下方的电容器的DRAM的方法；以及
图10A-10C是分别沿图9中AA、BB和CC线的剖面图。
图2A-图2C一些剖面图，示出了根据本发明实施例1制造的带有形成在单元晶体管上下方的电容器的一种DRAM。
根据本发明实施例1制造的DRAM器件包括一个形成在第一有源区37中并包含一个第一源区40、一个第一漏区41和一个第一栅电极45的第一晶体管；一个形成在与第一有源区37处于同一材料层的第二有源区38中的第二晶体管，它由一个第二源区42、一个第二漏区43和一个第二栅电极46组成；一个连接于第一源区40侧壁的第一隔层21；一个连接于第二源区42侧壁的第二隔层23；一个形成在第一有源区37之下的第一有源隔离膜图形13；一个形成在第二有源区38之下的第二有源隔离膜图形15；一个与第一隔层21相连并形成在有源隔离膜图形13和15之下的第一存储电极200；一个形成在第一存储电极200表面上的第一介电膜210；一个形成在第一介电膜210上带有经整平的底表面的第一平板电极220；一个形成在第一平板电极220底表面处的隔离膜34；一个与隔离膜34底表面粘贴在一起的第二衬底36；一个连接于第一漏区41并形成在晶体管上方的第一焊接区53；一个连接于第二漏区43并形成在与第一焊接区53相同层面处的第二焊接区54；一个连接于第二源区42并形成在与第一焊接区53相同层面处的第三焊接区55；一个与第一焊接区53相连并形成在第一焊接区53上方的第一位线62；一个与第二焊接区54相连并形成在与第一位线62相同层面处的第二位线63；一个连接于第三焊接区55并形成在位线62和63上方的第二存储电极300；一个形成在第二存储电极300表面上的第二介电膜310；以及一个形成在第二介电膜310上的第二平板电极320。
此处，参考号44表示一个栅隔离膜，参考号52表示用来使栅电极同其它导电层隔离开来的隔离膜，参考号22表示用来隔离有源区37和38的隔离区，参考号58和64各表示一个层间隔离膜，参考号24和66各表示一个腐蚀阻挡膜，参考号70表示器件保护膜。
参照图2C，单元电容器分别制作在形成于同一材料层的第一和第二晶体管的上方和下方。形成在晶体管上下方的电容器部分地重叠。
参照图2A和图2B，各单元的存储电极200和300经由形成在源区侧壁上的隔层21和23连接到各单元的晶体管，并在各存储电极的最底面处形成一个切口400。
本发明的带有上下层面电容器的存储器件具有如下的优点。
首先，单元电容器形成在晶体管的上方和下方，从而获得二倍于常规DRAM的单元电容器面积。结果就能够容易地增大单元电容量。
其次，存储电极经由形成在源区侧壁上的隔层而连接到源区。因此，在有源区中不需要用来连接单元晶体管源区和存储电极的接触孔区。结果就可进一步确保相应的沟道长度。
第三，在各存储电极最底表面处形成了一个切口。因此，面对单元晶体管的是电压固定在不变数值上的平板电极而不是反复地充电和放电的存储电极。结果，可防止单元晶体管的特性由于存储电极的充电/放电作用而引起的不稳定。
以下参照图3A-3G、4A-4G、5A-5G和6A-6G来解释本发明实施例1的存储器件的制作方法。此处，图3A-3G是一些布局图，示出了根据制造工艺顺序来制造带有实施例1的上下层面电容器的DRAM的方法，而图4A-4G、5A-5G和6A-6G是分别沿图3A-3G中IV-IV、V-V和VI-VI线的剖面图。
参照图3A、4A、5A和6A，形成一个第一有源隔离膜图形13、一个第二有源隔离膜图形15、一个第一隔层18和一个第二隔层19的工艺顺序包括下列步骤：(a)在第一衬底10上相继形成一个第一隔离膜12和一个第二隔离膜14的步骤；(b)采用掩模图形100和102(虚线所示)来形成第一和第二有源区，并以第一和第二隔离膜12和14作为腐蚀目标来执行光刻工艺，从而形成包括第一和第二隔离膜12和14的第一和第二有源隔离膜图形13和15；(c)利用有源隔离膜图形作为腐蚀掩模进行腐蚀，从而在第一衬底上形成一个沟槽；(d)在第一衬底暴露的表面上形成一个热氧化膜16；(e)在整个得到的结构上形成一个第一材料层，并对第一材料层进行各向异性腐蚀，从而在有源隔离膜图形13和15以及沟槽17的侧壁上形成一个包括第一材料层的虚设隔层；(f)利用制作第一和第二虚设隔层18和19的掩模图形104和106(实线所示)来形成一个腐蚀阻挡膜图形20，只留下与将要制作晶体管源区的区域接触的虚设隔层；以及(g)利用腐蚀阻挡膜图形20作为腐蚀掩模、以虚设隔层作为腐蚀目标，执行腐蚀工艺，从而在第一有源隔离膜图形13的侧壁上留下一个第一虚设隔层18(掩模图形104中条纹线所示)，并在第二有源隔离膜图形15的侧壁上留下一个第二虚设隔层19(掩模图形106中条纹线所示)。
此处，第一隔离膜12是用沉积一个厚度约为2000的绝缘材料(例如高温氧化物(HTO))的方法来形成的。第二隔离膜14是用沉积一个厚度约为500的绝缘材料(例如氮化硅(SiN))的方法来形成的。沟槽17的深度约为2000。热氧化膜16制作成厚度约为200。第一材料层由不掺杂的多晶硅构成。虚设隔层制作成厚度约为500。腐蚀阻挡膜图形20可由光敏膜组成。此外，步骤(e)中执行的各向异性腐蚀采用了一种诸如化学干法刻蚀(CDE)或等离子刻蚀之类的腐蚀方法。
除了图3A所示的形状，掩模图形104和106可交替地图形化，为图7所示的掩模图形170和172或图8中的180。根据图3A的掩模图形104和106，第一和第二虚设隔层只形成在第一和第二有源隔离膜图形的一个表面上。然而，根据图7和图8所示的掩模图形，第一和第二隔离层可以形成在二个或三个表面上。结果就可扩大存储电极的接触面积。于是降低了存储电极和源区之间的接触电阻并改进了存储单元的特性。
不掺杂的多晶硅被用作组成第一材料层的材料。若采用导电材料例如掺杂的多晶硅，则掺于多晶硅中的杂质就扩散到第一衬底10中。于是杂质会掺入到不要形成源区和漏区的区域中，从而引起问题。
可以用对构成第一隔离膜的材料和器件分隔膜(在下面工序中描述)具有极好腐蚀选择性的材料来代替不掺杂的多晶硅。
图3B、4B、5B和6B示出了形成器件分隔膜22、第一存储电极材料层、以及将第一存储电极连接到第一隔层21的接触孔31的步骤。此工艺顺序包括下列步骤：(a)清除腐蚀保护膜图形(图4A中参考号20)；(b)在整个得到的结构上形成一个第三隔离膜；(c)对第三隔离膜进行回腐蚀以便只在沟槽的内部留下第三隔离膜，从而形成器件分隔膜22；(d)清除步骤(c)所暴露的第一和第二虚设隔层；(e)清除热氧化膜(图4A的参考号16)；(f)在整个得到的结构上沉积一个第一导电材料层，并将器件分隔膜22的表面用作停止点进行回腐蚀，从而形成由第一导电材料层组成的第一和第二隔层21和23；(g)在整个得到的结构上相继形成一个第四隔离膜24、一个第五隔离膜26、一个第二导电材料层28和一个第六隔离膜30；(h)采用掩模图形110在用第四、第五、第六隔层膜24、26和30以及第二导电材料层28作为腐蚀目标的区域进行腐蚀工艺，从而形成用来把第一存储电极连接到第一隔层21的接触孔31；以及(i)在整个得到的结构上形成一个第三导电材料层32。
此处，采用了由化学气相淀积(CVD)法形成的氧化膜作为第三隔离膜。利用构成有源隔离膜图形13和15的第二隔离膜作为停止点，执行了采用化学机械抛光(CMP)法的回腐蚀工艺。步骤(d)利用化学干法刻蚀(CDE)法或等离子刻蚀法来执行。构成隔层21和23的第一导电材料层是采用沉积一导电材料(例如掺杂的多晶硅)的方法来形成的。第四隔离膜24采用沉积一个厚度约为200的绝缘材料(例如氮化硅(SiN))的方法来形成。第五隔离膜26采用由CVD法沉积一层厚度约为1000的氧化膜的方法来形成。第二导电材料层28采用沉积一个厚度约为3000的导电材料(例如掺杂的多晶硅)的方法来形成。第六隔离膜30采用由CVD法沉积一层厚度约为1000的氧化膜的方法来形成。此外，第三导电材料层32采用沉积一个厚度约为3000-5000的导电材料(例如掺杂的多晶硅)的方法来形成。
第五隔离膜26被制作来形成存储电极最底部表面处的切口(稍后解释)，而第四隔离膜24被制作来保护下材料层(例如器件分隔膜22或有源隔离膜图形13和15)，以免在形成切口过程中遭受损伤。第三导电材料层32经由接触孔与第一隔层21相连。
参照图3C、4C、5C和6C，形成第一存储电极200的工艺顺序包括下列步骤：(a)在由采用掩模图形120而得到的结构上制作一个用来形成第一存储电极的光敏膜图形33；以及(b)利用光敏膜图形33作为腐蚀掩模进行腐蚀，从而形成第一存储电极200。
此处，光敏膜图形33以单元为单位来确定，其中心围绕着第一晶体管的源区(待要形成在与第一隔层21相连的第一衬底上)。此外，用光敏膜33作为腐蚀掩模对第二导电层(图4A的参考号28)和第三导电层(图4B的参考号32)进行腐蚀，而整个第五隔离膜(图4A的参考号26)和第六隔离膜(图4A的参考号30)在步骤(b)的腐蚀工艺中被腐蚀。
参照图4C和图6C，借助于消去第五隔离膜，在第一存储电极200的最底部表面处形成一个切口(uc)。此处，第四隔离膜24防止下材料层在消除第五隔离膜过程中遭受损伤。
参照图3D、4D、5D和6D，形成第一电容器200、210和220、第二衬底36、第一晶体管40、41和45以及第二晶体管42、43和46的工艺顺序包括下列步骤：(a)消除光敏膜图形(图4C的参考号33)并在整个第一存储电极200上形成一个第一介电膜210；(b)在整个得到的结构上形成一个第四导电材料层并对得到的结构进行回腐蚀，从而形成带有经过整平的表面的第一平板电极220；(c)在整个得到的结构上形成一个第七隔离膜34；(d)将一个第二衬底36粘贴到所得的结构上；(e)特得到结构翻转过来使第二衬底36朝向底部；(f)利用器件分隔膜22的表面作为停止点而第一衬底10作为腐蚀目标进行回腐蚀，并在第一和第二有源隔离膜13和15上分别形成由第一衬底组成的第一和第二有源区37和38；(g)在第一和第二有源区37和38的表面上形成一个栅氧化膜44；(h)在整个得到的结构上形成一个第五导电材料层和一个第八隔离膜48，并利用掩模图形130和132进行腐蚀，从而形成一个横过第一有源区37的第一栅电极45和一个横过第二有源区38的第二栅电极46；(i)对整个得到的结构进行掺杂，形成构成第一晶体管的第一源区40和第一漏区41以及构成第二晶体管的第二源区42和第二漏区43；以及(j)在整个得到的结构上形成一个第九隔离膜50。
此处，第一平板电极220采用沉积一个厚度约为2000埃的导电材料(例如掺杂的多晶硅)的方法来形成。氧化膜被用作构成第七隔离膜34的材料。步骤(e)中执行的回腐蚀工艺采用了一种抛光方法例如CMP。构成第一和第二栅电极45和46的第五导电材料由导电材料(例如掺杂的多晶硅)组成。第一源区40和第一漏区41与第一栅电极45自对准。第二源区42和第二漏区43与第二栅电极46自对准，它们的底部表面同有源隔离膜图形13和15的表面相接触。第八和第九隔离膜48和50由不掺杂的纯氧化膜组成。
参照图3E、4E、5E和6E，形成第一焊接区53、第二焊接区54、第三焊接区55、第一接触孔56和第二接触孔57的工艺顺序包括下列步骤：(a)在第九隔离膜(图4D的参考号50)上执行各向异性腐蚀工艺，从而形成一个用来将第一和第二栅电极45和46与其它导电层隔离的保护膜52，并形成一个用来将第一位线、第二位线和第二存储电极分别连接到第一漏区41、第二漏区43和第二源区42的接触孔；(b)在整个得到的结构上形成一个第六导电材料层，并利用掩模图形140、142和144、采用第六导电材料层作为腐蚀目标而执行光刻工艺，以形成连接于第一漏区41的第一焊接区53、连接于第二漏区43的第二焊接区54、以及连接于第二源区42的第三焊接区55；(c)在整个得到的结构上形成一个第十隔离膜58并将其整平；以及(d)利用第十隔离膜作为腐蚀目标并采用掩模图形146和148进行光刻工艺，从面形成一个用来部分暴露出第一焊接区53的第一接触孔56和一个用来部分暴露出第二焊接区54的第二接触孔57。
此处，构成焊接区53、54和55的第六导电材料层采用沉积—个厚度约为1000埃的掺杂多晶硅的方法来形成。第十隔离膜58采用由CVD法沉积一个厚度约为2000-3000的绝缘材料(例如氧化膜)的方法来形成。
为了利用降低接触孔56和57的高宽比(接触孔的高度对宽度)的方法来减小当晶体管连接到位线和第二存储电极(将在后续工序中制作)时的接触失败，分别制作了焊接区53、54和55。
参照图3F、4F、5F和6F，形成第一位线62和第二位线63的工艺顺序包括下列步骤；(a)在其中制作了第一和第二接触孔56和57的整个得到的结构上形成一第七导电材料层；以及(b)利用第七导电材料层作为腐蚀目标、采用掩模图形150和152来执行腐蚀工艺，从而形成经由第一焊接区53连接于第一漏区41的第一位线62和经由第二焊接区54连接于第二漏区43的第二位线63。
此处，第七导电材料层由导电材料(例如掺杂的多晶硅)形成。第一和第二位线62和63形成在有源区37和38之间(图3F)。
参照图3G、4G、5G和6G，形成第二电容器300、310和320的工艺顺序包括下列步骤：(a)在其中制作了第一和第二位线62和63的整个所得结构上形成一个带有经过整平的表面的第11隔离膜64；(b)在第11隔离膜64上相继形成第12隔离膜66、第13隔离膜、第八导电材料层和第14隔离膜；(c)采用掩模图形160并利用形成在第三焊接区55上的材料层作为腐蚀目标执行腐蚀工艺，从而形成用来暴露出第三焊接区55的一个第三接触孔；(d)在整个得到的结构上形成一个第九导电材料层，并利用形成在第12隔离膜66上的材料层作为腐蚀目标、采用掩模图形162执行腐蚀工艺，从而形成一个第二存储电极300；(e)在第二存储电极300的表面上形成一个第二介电膜310；(f)在整个得到的结构上形成一个第十导电材料层以便形成一个第二平板电极320，并整平第二平板电极320的表面；以及(g)在整个得到的结构上形成一个第15隔离膜70。
此处，第11隔离膜64采用沉积一个厚度约为2000-3000的绝缘材料(例如氧化膜)的方法来形成。第12隔离膜66用沉积厚度约为300-500的氮化硅(SiN)的方法来形成。第13和第14隔离膜用由CVD法沉积一个绝缘材料(例如氧化膜)的方法来形成。第八和第九导电材料层用沉积一个导电材料(例如掺杂的多晶硅)的方法来形成。第10导电材料层用沉积一个厚度约为2000的导电材料例如掺杂多晶硅的方法来形成。第15隔离膜70由绝缘材料(例如氧化膜)组成。
参照图5G，第二存储电极300经由第三焊接区55连接到第二源区42，并和第一存储电极200一样，在第二存储电极300的最底部表面处形成了一个切口400。此处，第12隔离膜66防止第13隔离膜下方的下部材料层遭受消除第13隔离膜工艺的损伤。
参照图3G，用来形成第二存储电极的掩模图形162部分地与用来形成第一存储电极的掩模图形(图3C的参考号120)重叠。
本发明实施例1有明显的优点。
首先，单元电容器分别制作在单元晶体管的上方和下方。这样就可得到至少二倍于常规方法中只在单元晶体管的上方或者下方形成单元电容的单元电容量。
其次，由于存储电极和源区利用形成在源区侧壁上的隔层来连接，和存储电极经由接触孔而与源区连接的常规方法相比，栅电极覆盖了更大的有源区。结果就降低了晶体管短沟道效应。
第三，由于在各存储电极的最底部表面处制作了一个切口，这就使存储电极不经受反复的充电和放电，而是一个面对单元晶体管的电压固定的平板电极经受此反复的充、放电。于是可防止单元晶体管特性由于存储电极的充电/放电作用而变得不稳定。
图7和图8是布局图，示出了相当于本发明实施例2和3的带有埋置电容器的DRAM的制造方法。为图3A所示，第一和第二隔层不仅可制作在有源隔离膜图形的一个表面上，也可以制作在二个(图7的斜线部分)或三个(图8的斜线部分)表面上。在图7和图8中，与图3A相同的参考号表示相同的掩模图形。
根据实施例2和3，由于可以扩大与第一和第二存储电极的第一和第二隔层相连的面积，比之实施例1，第一和第二存储电极同第一和第二源区之间的接触特性就得到了改善。
图9的布局示出了制造本发明实施例4的带有埋置电容器的DRAM的方法。此法直接将第一和第二位线连接到晶体管的漏区而不使用焊接区。此处，参考号190表示用来制作连接第三焊接区和第二源区的接触孔的掩模图形，参考号192表示用来制作第三焊接区的掩模图形。此处，与图3E-3G相同的参考号表示相同的掩模图形。
图10A-10C是分别沿图9中AA、BB和CC线的剖面图。
参照图10A-10C，在图3D、4D、5D和6D制作第九隔离膜50的工序之后，此工序包括下列步骤：(a)利用制作连接第三焊接区和第二源区的接触孔的掩模图形190，并将第二源区42周围的第九隔离膜作为腐蚀目标执行腐蚀工艺，从而暴露出第二源区；(b)在整个得到的结构上形成一个第六导电材料层，并将第六导电材料层作为腐蚀目标，采用制作第三焊接区的掩模图形执行腐蚀工艺，从而形成一个用来连接第二存储电极300的第二源区42的第三焊接区55；以及(c)消除沉积在第一和第二漏区41和43上的材料，从而形成一个将第一和第二位线62和63分别与第一和第二漏区41b和43相连接的接触孔。后续的工艺步骤同实施例1相同。
此处，图10A-10C的相似元件用与图3A-3G到6A-6G相同的参考号表示。
根据本发明的半导体存储器件及其制造方法，可以获得至少二倍于常规方法的单元电容量。此外，单元晶体管的特性得到了稳定并可减小短沟道效应。结果可以制造下一代的DRAM芯片。
本技术领域熟练人员不言自明，上面的描述仅仅是所公开的器件的一个最佳实施例，在本发明中可做出各种改变和修正而不超越其构思和范围。

Claims (15)

1.一种带有形成在单元晶体管上方和下方的电容器的半导体存储器件，它包括：
形成在第一层面内的第一和第二晶体管；
一个与上述第一晶体管相连且形成在上述第一层面下方的下存储电极；以及
一个与上述第二晶体管相连且形成在上述第一层面上方的上存储电极，
其中所述的各存储电极经由形成在各晶体管源区侧壁上的隔层分别连接到上述各晶体管。
2.根据权利要求1的带有形成在单元晶体管上方和下方的电容器的半导体存储器件，其中所述的晶体管具有硅在绝缘体之上的结构。
3.根据权利要求1的带有形成在单元晶体管上方和下方的电容器的半导体存储器件，其中所述的上存储电极和下存储电极彼此交叉并部分重叠。
4.根据权利要求1的带有形成在单元晶体管上方和下方的电容器的半导体存储器件，其中在上述存储电极和上述晶体管之间形成了一个切口。
5.一种带有形成在单元晶体管上方和下方的电容器的半导体器件，它包含：
分立形成的第一和第二有源区；
一个其源区形成在上述第一有源区边缘部分的第一晶体管以及一个其源区形成在上述第二有源区边缘部分的第二晶体管；
一个形成在上述第一晶体管源区侧壁上的第一隔层以及一个形成在上述第二晶体管源区侧壁上的第二隔层；以及
一个与上述第一隔层相连的下存储电极以及一个与上述第二隔层相连的上存储电极。
6.根据权利要求5的带有形成在单元晶体管上方和下方的电容器的半导体器件，其中所述的晶体管具有硅在绝缘体之上的结构。
7.根据权利要求6的带有形成在单元晶体管上方和下方的电容器的半导体器件，其中在上述存储电极和晶体管之间制作了一个切口。
8.根据权利要求7的带有形成在单元晶体管上方和下方的电容器的半导体器件，其中所述的存储电极经由焊接区连接到上述隔层。
9.根据权利要求8的带有形成在单元晶体管上方和下方的电容器的半导体器件，其中与上述晶体管漏区相连的位线位于上述各有源区之间。
10.根据权利要求9的带有形成在单元晶体管上方和下方的电容器的半导体器件，其中所述的位线经由焊接区连接到上述晶体管的漏区。
11.一种制造带有形成在单元晶体管上方和下方的电容器的半导体存储器件的方法，包含下列步骤：
(a)在第一衬底上形成一个隔离膜图形，用上述隔离膜图形作为腐蚀掩模对上述第一衬底进行腐蚀，形成彼此分隔并突出的第一和第二有源区；
(b)在上述有源区的侧壁上形成隔层；
(c)清除掉除去形成在待要制作晶体管源区的区域的侧壁上的那部分隔层以外的一部分隔层，从而形成一个与上述第一有源区接触的第一隔层以及一个与上述第二有源区接触的第二隔层；
(d)在整个得到的结构上沉积一个绝缘材料，并对上述绝缘材料进行回腐蚀，从而用上述绝缘材料只填充上述各有源区之间的空隙；
(e)在得到的结构上形成一个由与上述第一隔层相连的第一存储电极、介电膜和第一平板电极组成的第一电容器；
(f)整平上述第一平板电极的一个表面；
(g)在上述第一平板电极上形成一个隔离膜并将第二衬底粘贴到所得的结构；
(h)将上述第一衬底翻转过去，对上述第一衬底进行腐蚀，使上述隔层和有源区暴露出来；
(i)在上述第一和第二有源区分别形成第一和第二晶体管；以及
(j)在得到的结构上形成一个由连接于上述第二隔层的第二存储电极、第二介电膜和第二平板电极组成的第二电容器。
12.根据权利要求11的制造带有形成在单元晶体管上方和下方的电容器的半导体存储器件的方法，在上述步骤(j)中还包括分别形成连接于上述第二隔层的第一和第二焊接区以及晶体管漏区的步骤。
13.根据权利要求12的制造带有形成在单元晶体管上方和下方的电容器的半导体存储器件的方法，在上述形成第一和第二焊接区的步骤中还包括形成与上述第二焊接区相连并位于上述各有源区之间的位线的步骤。
14.根据权利要求11的制造带有形成在单元晶体管上方和下方的电容器的半导体存储器件的方法，在上述步骤(i)中还包括形成与上述第二隔层相连的第一焊接区的步骤。
15.根据权利要求11的制造带有形成在单元晶体管上方和下方的电容器的半导体存储器件的方法，在上述(d)和(i)各步骤上还包含在整个得到的结构上形成一个隔离层的步骤，上述隔离层在存储电极形成之后被清除掉。
CN95106068A 1994-05-13 1995-05-12 半导体存储器件及其制造方法 Expired - Fee Related CN1092403C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940010487A KR0135803B1 (ko) 1994-05-13 1994-05-13 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
KR10487/94 1994-05-13

Publications (2)

Publication Number Publication Date
CN1113610A CN1113610A (zh) 1995-12-20
CN1092403C true CN1092403C (zh) 2002-10-09

Family

ID=19383014

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95106068A Expired - Fee Related CN1092403C (zh) 1994-05-13 1995-05-12 半导体存储器件及其制造方法

Country Status (8)

Country Link
US (2) US5684316A (zh)
EP (1) EP0682372B1 (zh)
JP (1) JP3571108B2 (zh)
KR (1) KR0135803B1 (zh)
CN (1) CN1092403C (zh)
DE (1) DE69523091T2 (zh)
RU (1) RU2194338C2 (zh)
TW (1) TW271010B (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1044948C (zh) * 1994-06-22 1999-09-01 现代电子产业株式会社 用于制造半导体器件叠层电容器的方法
KR960009188A (ko) * 1994-08-10 1996-03-22 김주용 반도체소자의 전하보존전극 제조방법
US6831322B2 (en) * 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JPH0955440A (ja) * 1995-08-17 1997-02-25 Sony Corp 半導体装置及び半導体装置の製造方法
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
KR19980028402A (ko) * 1996-10-22 1998-07-15 문정환 디램(dram) 셀의 구조 및 그 제조 방법
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
JP3914618B2 (ja) * 1997-09-24 2007-05-16 エルピーダメモリ株式会社 半導体集積回路装置
US6074910A (en) * 1998-01-27 2000-06-13 Integrated Silicon Solution, Inc. Self-aligned storage node definition in a DRAM that exceeds the photolithography limit
US6184152B1 (en) 1998-01-27 2001-02-06 Integrated Silicon Solution Inc. Method for fabricating stacked capacitor for a dynamic random access memory
KR100268419B1 (ko) * 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
US6242302B1 (en) * 1998-09-03 2001-06-05 Micron Technology, Inc. Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry
US6330181B1 (en) 1998-09-29 2001-12-11 Texas Instruments Incorporated Method of forming a gate device with raised channel
US6423596B1 (en) 1998-09-29 2002-07-23 Texas Instruments Incorporated Method for two-sided fabrication of a memory array
US6133083A (en) * 1998-12-22 2000-10-17 United Microelectronics Corp. Method to fabricate embedded DRAM
US6150678A (en) * 1999-02-11 2000-11-21 Vanguard International Semiconductor Corporation Method and pattern for avoiding micro-loading effect in an etching process
US6214687B1 (en) 1999-02-17 2001-04-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
US6083788A (en) * 1999-03-26 2000-07-04 Infineon Technologies North America Corp. Stacked capacitor memory cell and method of manufacture
DE19914496A1 (de) * 1999-03-30 2000-10-05 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
KR100335778B1 (ko) * 1999-04-08 2002-05-09 박종섭 반도체 소자 및 그 제조 방법
DE19929210C1 (de) * 1999-06-25 2000-10-26 Infineon Technologies Ag SOI-Substrat und Verfahren zu dessen Herstellung
DE19943760C1 (de) 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6300179B1 (en) * 1999-09-24 2001-10-09 Texas Instruments Incorporated Gate device with access channel formed in discrete post and method
US6603168B1 (en) 2000-04-20 2003-08-05 Agere Systems Inc. Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
DE10065664B4 (de) * 2000-12-29 2005-07-28 Infineon Technologies Ag Integrierte Halbleiterspeicheranordnung
DE10065669A1 (de) * 2000-12-29 2002-07-11 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung
US6552383B2 (en) * 2001-05-11 2003-04-22 Micron Technology, Inc. Integrated decoupling capacitors
US20030119272A1 (en) * 2001-12-26 2003-06-26 Ga Won Lee Semiconductor device and method for forming the same
KR100480601B1 (ko) * 2002-06-21 2005-04-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US7005329B2 (en) * 2003-11-28 2006-02-28 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US7858468B2 (en) * 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
KR101120676B1 (ko) * 2008-12-11 2012-03-23 이상윤 반도체 메모리 장치의 제조 방법
KR101881750B1 (ko) 2012-02-29 2018-07-25 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
TWI702599B (zh) * 2019-07-12 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5243521A (en) * 1975-10-01 1977-04-05 Otake Hitoshi Nonnfocus rule for drawing perspectives

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007522B1 (ko) * 1985-03-08 1993-08-12 가부시끼 가이샤 히다찌세이사꾸쇼 종형 커패시터를 사용한 반도체메모리
JPS63239969A (ja) * 1987-03-27 1988-10-05 Sony Corp メモリ装置
JPS6442166A (en) * 1987-08-10 1989-02-14 Nippon Telegraph & Telephone Semiconductor device and manufacture thereof
JPH02106958A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体装置
JP2586182B2 (ja) * 1989-05-31 1997-02-26 日本電気株式会社 半導体メモリセルおよびその製造方法
US5089869A (en) * 1989-08-08 1992-02-18 Matsushita Electric Industrial Co. Ltd. Semiconductor memory device
US5123765A (en) * 1991-04-01 1992-06-23 Connell Daniel J O Disposable toothbrush
JP2830496B2 (ja) * 1991-04-05 1998-12-02 日本電気株式会社 半導体メモリー
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor
JPH04343267A (ja) * 1991-05-21 1992-11-30 Nec Kyushu Ltd 半導体記憶装置
US5573967A (en) * 1991-12-20 1996-11-12 Industrial Technology Research Institute Method for making dynamic random access memory with fin-type stacked capacitor
JPH05243521A (ja) * 1992-03-02 1993-09-21 Fujitsu Ltd 半導体メモリ装置
US5559350A (en) * 1992-07-08 1996-09-24 Kabushiki Kaisha Toshiba Dynamic RAM and method of manufacturing the same
JP2796249B2 (ja) * 1993-07-02 1998-09-10 現代電子産業株式会社 半導体記憶装置の製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
US5436185A (en) * 1994-08-12 1995-07-25 United Microelectronics Corporation Method of fabricating a ROM device with a negative code implant mask

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5243521A (en) * 1975-10-01 1977-04-05 Otake Hitoshi Nonnfocus rule for drawing perspectives

Also Published As

Publication number Publication date
CN1113610A (zh) 1995-12-20
DE69523091T2 (de) 2002-07-11
JPH0846157A (ja) 1996-02-16
RU95107653A (ru) 1997-05-10
KR950034443A (ko) 1995-12-28
US5661063A (en) 1997-08-26
EP0682372A1 (en) 1995-11-15
TW271010B (zh) 1996-02-21
DE69523091D1 (de) 2001-11-15
US5684316A (en) 1997-11-04
EP0682372B1 (en) 2001-10-10
RU2194338C2 (ru) 2002-12-10
JP3571108B2 (ja) 2004-09-29
KR0135803B1 (ko) 1998-04-24

Similar Documents

Publication Publication Date Title
CN1092403C (zh) 半导体存储器件及其制造方法
CN1177353C (zh) 在金属镶嵌栅极工艺中形成自对准接触焊盘的方法
CN1129171C (zh) 半导体器件的电容器的形成方法
CN1157763C (zh) 在半导体器件中形成自对准接触的方法
CN1098821A (zh) 高集成度半导体器件的制造方法
US7642586B2 (en) Integrated memory cell array
CN1638098A (zh) 形成半导体器件的位线的方法
CN101060109A (zh) 毗连式接触结构及其形成方法
CN1525530A (zh) 半导体鳍式元件的接触窗及其制造方法
CN101043050A (zh) 具有增大的沟道面积及减小的漏电流的半导体元件
CN1582493A (zh) 在sonos闪存中的双倍密度核心栅极
CN1553494A (zh) 半导体集成电路器件
CN1812107A (zh) 半导体器件和半导体器件的制造方法
CN1472813A (zh) 半导体存储器件及使用侧壁间隔层的半导体存储器件的制造方法
CN1519917A (zh) 具有在位线方向延伸以接触存储节点的接触体的半导体器件的制造方法
CN1507034A (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
CN1165997C (zh) 具有至少一个电容的集成电路及其制造方法
CN1142592C (zh) 半导体器件电容器的制备方法
CN2879423Y (zh) 具有电容器的半导体器件
KR100242470B1 (ko) 반도체 메모리장치 제조방법
CN1685512A (zh) 强电介质电容器的制造方法
CN1542975A (zh) 半导体器件及其制造方法
JPS6156444A (ja) 半導体装置
CN2919532Y (zh) 动态随机存取存储器
CN1267987C (zh) 隔离具有部分垂直沟道存储单元的有源区的方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20021009

Termination date: 20110512