CN109148305A - 一种功率器件及其制备方法 - Google Patents
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Abstract
本发明提供一种功率器件及其制备方法，包括：衬底，第一外延层，第一沟槽，第一注入区，第二外延层，第二沟槽，第三沟槽，第四沟槽，第二注入区，第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度，第四外延层，源极，栅极，漏极，该结构设置既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了VDMOS器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件及其制备方法。
背景技术
VDMOS(是VDMOSFET的缩写，Vertical Double Diffused Metal OxideSemiconductor Field Effect Transistor,垂直双扩散金属氧化物半导体场效应晶体管)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。对于功率器件来说，有两个极为重要的参数,一个是导通电阻,另一个是击穿电压，对应用而言希望导通电阻尽可能的小，而击穿电压越高越好。功率器件为了承受高电压，需要采用很厚的低掺杂外延层。通过增加外延层厚度或减小外延层的掺杂浓度，可以提高击穿电压，但这样做的同时却提高了导通电阻，不利于降低器件导通时的功率损耗。由此可见，现有技术在提升VDMOS击穿电压，降低导通电阻之间存在无法解决的矛盾，影响了VDMOS器件的性能继续提升。
发明内容
本发明实施例基于上述问题，提出了一种功率器件及其制备方法，提高了VDMOS器件的性能。
一方面，本发明提供了一种功率器件的制备方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；
通过注入方式在所述第一沟槽的底面形成第二导电类型的第一注入区；
在所述第一沟槽内填充第二导电类型的第二外延层；
刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，且所述第二沟槽的深度小于所述第一沟槽；
在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；
在所述第三沟槽下方形成第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；
通过注入方式在所述第四沟槽的底面形成第二导电类型的第二注入区；
在所述第二沟槽内填充第一导电类型的第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度；
在所述第三沟槽和所述第四沟槽内填充第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；
通过注入方式在所述第三外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第二外延层与所述体区共同包裹所述第三外延层的剩余部分；
在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；
在所述栅极氧化硅层上表面形成多晶硅层；
在所述第一外延层和所述多晶硅层上方形成介质层；
在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。
进一步地，所述第一沟槽的深度大于所述第三沟槽和所述第四沟槽深度之和。
进一步地，刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，具体包括：刻蚀相邻两个所述第二外延层的部分及其中间部分的所述第一外延层以形成所述第二沟槽。
进一步地，所述第四沟槽的深度小于所述第三沟槽的深度。
进一步地，所述第二注入区的离子浓度与所述第一注入区的离子浓度大致相等。
进一步地，所述第三外延层的离子浓度与所述第四外延层的离子浓度大致相等。
另一方面，本发明提供了一种功率器件，该功率器件包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
通过注入方式形成于所述第一外延层上表面的第一导电类型的源区和包裹所述源区的第二导电类型的体区；
形成于所述体区两侧的第一导电类型的第三外延层；
与所述体区共同包裹所述第三外延层的第二导电类型的第二外延层；
通过注入方式形成于所述第二外延层下表面的第二导电类型的第一注入区；
形成于所述第一外延层上表面的第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；
形成于所述第三沟槽下方的第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；
通过注入方式形成于所述第四沟槽的底面的第二导电类型的第二注入区；
填充于所述第三沟槽和所述第四沟槽内的第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；
形成于所述第一外延层上表面的栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；
形成于所述栅极氧化硅层上表面的多晶硅层；
形成于所述第一外延层和所述多晶硅层上方的介质层；
形成于所述介质层上方的第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
形成于所述介质层上方的第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。
进一步地，所述第二外延层的厚度大于所述第四外延层厚度。
本发明通过上述技术方案，提出了一种带倒T型外延辅助结构的功率器件，在体区周围增加了第一导电类型的第三外延层和第二导电类型的第二外延层，以及在第二外延层下方设置第二导电类型的第一注入区，在不增加外延层厚度和不改变外延层浓度的情况下，增大了耗尽区的面积，提升了器件击穿电压，并且由于外延厚度和浓度没有改变，器件的导通电阻不会增大；同时在外延层内增加了第四外延层，该第四外延层电阻率小于外延层，以及在第四外延层下方设置第二注入区，降低了器件的导通电阻，因此该结构设置的功率器件既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了VDMOS器件的性能。
附图说明
为为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明的一个实施例提供的功率器件的制备方法的流程示意图；
图2至图8是本发明的一个实施例提供的功率器件的制备方法步骤的结构示意图；
附图标记说明：
1-衬底；2-第一外延层；3-第二外延层；31-第二外延层第一子区；32-第二外延层第二子区；4-第三外延层；5-第四外延层；6-第一沟槽；7-第二沟槽；8-第三沟槽；9-第四沟槽；10-第一注入区；11-第二注入区；12-体区；13-源区；14-栅极氧化硅层；15-多晶硅层；16-介质层；17-第一金属层；18-第三金属层。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图8对本发明实施例提供的一种功率器件及其制备方法进行详细说明。
本发明实施例提供一种功率器件的制备方法，如图1所示的一个实施例提供的功率器件的制备方法的流程示意图，该功率器件的制备方法包括：
步骤S1：提供第一导电类型的衬底1；
步骤S2：在所述衬底1上表面形成第一导电类型的第一外延层2；
步骤S3：在所述第一外延层2上表面形成第一沟槽6，所述第一沟槽6至少为两个，且所述第一沟槽6的数量为偶数；
步骤S4：通过注入方式在所述第一沟槽6的底面形成第二导电类型的第一注入区10；
步骤S5：在所述第一沟槽6内填充第二导电类型的第二外延层3；
步骤S6：刻蚀所述第一外延层2及所述第二外延层3的部分形成第二沟槽7，且所述第二沟槽7的深度小于所述第一沟槽6；
步骤S7：在所述第一外延层2上表面形成第三沟槽8，所述第三沟槽8位于两个所述第二沟槽7之间，所述第三沟槽8的深度小于所述第一沟槽6的深度；
在所述第三沟槽8下方形成第四沟槽9，所述第四沟槽9与所述第三沟槽8连接，所述第四沟槽9的宽度大于所述第三沟槽8的宽度；
步骤S8：通过注入方式在所述第四沟槽9的底面形成第二导电类型的第二注入区11；
步骤S9：在所述第二沟槽7内填充第一导电类型的第三外延层4，所述第二外延层3为L型，所述第二外延层3的内侧面覆盖所述第三外延层4的侧面和部分底面，所述第三外延层4的部分底面与所述第一外延层2连接，所述第三外延层4的离子浓度大于所述第一外延层2的离子浓度；
步骤S10：在所述第三沟槽8和所述第四沟槽9内填充第一导电类型的第四外延层5，所述第四外延层5的离子浓度大于所述第一外延层2的离子浓度；
步骤S11：通过注入方式在所述第三外延层4上表面形成第二导电类型的体区12和在所述体区12上表面形成第一导电类型的源区13，所述第二外延层3与所述体区12共同包裹所述第三外延层4的剩余部分；
在所述第一外延层2上表面形成栅极氧化硅层14，所述栅极氧化硅层14下表面与所述第四外延层5连接，所述栅极氧化硅层14的一端与所述源区13连接；
在所述栅极氧化硅层14上表面形成多晶硅层15；
在所述第一外延层2和所述多晶硅层15上方形成介质层16；
在所述介质层16上方形成第一金属层17，所述第一金属层17贯穿所述介质层16与所述源区13连接形成源极；
在所述介质层16上方形成第二金属层，所述第二金属层贯穿所述介质层16与所述多晶硅层15连接形成栅极；
在所述衬底1下表面形成第三金属层18，所述第三金属层18与所述衬底1连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件的制备方法加以详细阐述。
请参阅附图2，执行步骤S1、S2，具体为：提供第一导电类型的衬底1；在所述衬底1上表面形成第一导电类型的第一外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成所述第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步地，所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
请参阅附图2，执行步骤S3，具体为：在所述第一外延层2上表面形成第一沟槽6，所述第一沟槽6至少为两个，且所述第一沟槽6的数量为偶数，几个所述第一沟槽6不连接，相互之间在所述第一外延层2上表面存在间隙。同时，所述第一沟槽6延伸到所述第一外延层2的内部，所述第一沟槽6的深度小于所述第一外延层2的厚度，从而所述第一沟槽6未延伸到所述衬底1内，也未与所述衬底1连接，因此在后续工艺步骤中在所述第一沟槽6中所填充的物质也不会与所述衬底1连接。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第一沟槽6，再去除所述第一光刻胶，所述第一沟槽6不与所述衬底1连接。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
请参阅附图3，执行步骤S4，具体为：通过注入方式在所述第一沟槽6的底面形成第二导电类型的第一注入区10。所述第一注入区10的至少部分表面裸露于所述第一沟槽6底面。所述第一注入区10可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第一注入区10可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第一注入区10，通过离子注入形成所述第一注入区10能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。
请参阅附图4，执行步骤S5，具体为：在所述第一沟槽6内填充第二导电类型的第二外延层3。其中可以使用外延、扩散和/或注入的方法形成所述第二外延层3，具体地，所述外延或扩散的方法包括沉积工艺。进一步地，可以使用外延、扩散和/或注入硼元素或铟元素或铝元素或三者的任意组合的方法形成所述第二外延层3。所述第二外延层3将所述第一沟槽6底面覆盖，并设有一定的厚度，所述第二外延层3的上表面与所述第一外延层2的上表面大致持平，在一些实施例中，大致持平是指所述第二外延层3上表面比所述第一外延层2上表面高，在另一些实施例中所述第二外延层3上表面还可以比所述第一外延层2上表面低，两者的高度差具体为工艺过程中可接受的误差范围内。进一步地，所述第二外延层3的离子浓度大于所述第一注入区10的离子浓度。当功率器件正向工作时，此种结构设置有利于增强所述功率器件的抗击穿电压能力。
请参阅附图5，执行步骤S6，具体为：刻蚀所述第一外延层2及所述第二外延层3的部分形成第二沟槽7，且所述第二沟槽7的深度小于所述第一沟槽6。进一步地，刻蚀所述第一外延层2及所述第二外延层3的部分形成第二沟槽7，具体包括：刻蚀相邻两个所述第二外延层3的部分及其中间部分的所述第一外延层2以形成所述第二沟槽7。所述第二沟槽7的一侧为刻蚀掉所述第二外延层3的一侧而形成，使得所述第二外延层3形成L型的第二外延层第一子区31；所述第二沟槽7的另一侧为刻蚀掉与所述第二外延层3相邻的另一个第二外延层3的一侧而形成，使其形成L型的第二外延层第二子区32；同时所述第二沟槽7的中间部分为刻蚀掉所述第二外延层第一子区31和所述第二外延层第二子区32之间的所述第一外延层2的一部分而形成。所述第二沟槽7的上表面与所述第一外延层2的上表面大致持平。在本发明的一些实施例中，在所述第一外延层2和所述第二外延层3的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀形成贯穿所述第一外延层2和第二外延层3的所述第二沟槽7，再去除所述第二光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
请参阅附图5，执行步骤S7，具体为：在所述第一外延层2上表面形成第三沟槽8，所述第三沟槽8位于两个所述第二沟槽7之间，所述第三沟槽8的深度小于所述第一沟槽6的深度。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第三光刻胶，在所述第三光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第三沟槽8，再去除所述第三光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。以相同的方法，在所述第三沟槽8下方形成第四沟槽9，所述第四沟槽9与所述第三沟槽8连接，所述第四沟槽9的宽度大于所述第三沟槽8的宽度。进一步地，所述第四沟槽9的深度小于所述第三沟槽8的深度。所述第一沟槽6的深度大于所述第三沟槽8和所述第四沟槽9深度之和。
请参阅附图6，执行步骤S8，具体为：通过注入方式在所述第四沟槽9的底面形成第二导电类型的第二注入区11。进一步地，所述第二注入区11的离子浓度与所述第一注入区10的离子浓度大致相等。所述第二注入区11的至少部分表面裸露于所述第四沟槽9底面。所述第二注入区11可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述第二注入区11可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述第二注入区11，通过离子注入形成所述第二注入区11能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。
请参阅附图7，执行步骤S9，具体为：在所述第二沟槽7内填充第一导电类型的第三外延层4，所述第二外延层3为L型，所述第二外延层3的内侧面覆盖所述第三外延层4的侧面和部分底面，所述第三外延层4的部分底面与所述第一外延层2连接，所述第三外延层4的离子浓度大于所述第一外延层2的离子浓度。具体地，在所述第二沟槽7底面填充所述第三外延层4，且所述第三外延层4设有一定的厚度，所述第三外延层4上表面与所述第二外延层3上表面持平。所述第三外延层4的厚度小于所述第二外延层3的厚度，且所述第三外延层4的底面不与所述第二外延层3的底面连接。所述第三外延层4仅仅与所述第二外延层3一侧连接，使得所述第二外延层3为L型，所述第三外延层4的另一侧与所述第二外延相邻的另一个第二外延层3的一侧连接。所述第二外延层3与所述第三外延层4形成的PN结，有利于功率器件的抗击穿电压能力提高。
请参阅附图7，执行步骤S10，具体为：在所述第三沟槽8和所述第四沟槽9内填充第一导电类型的第四外延层5，所述第四外延层5的离子浓度大于所述第一外延层2的离子浓度。其中可以使用外延、扩散和/或注入的方法形成所述第四外延层5，具体地，所述外延或扩散的方法包括沉积工艺。进一步地，可以使用外延、扩散和/或注入磷元素或砷元素或两者的任意组合的方法形成所述第四外延层5。所述第四外延层5将所述第四沟槽9底面覆盖，并设有一定的厚度，所述第四外延层5的上表面与所述第一外延层2的上表面大致持平。进一步地，所述第三外延层4的离子浓度与所述第四外延层5的离子浓度大致相等。
请参阅附图8，执行步骤S11，具体为：通过注入方式在所述第三外延层4上表面形成第二导电类型的体区12和在所述体区12上表面形成第一导电类型的源区13，所述第二外延层3与所述体区12共同包裹所述第三外延层4的剩余部分。具体地，在所述第三外延层4上表面形成所述体区12，所述体区12的至少部分表面裸露于所述第三外延层4的上表面。所述体区12的两端与所述第三外延层4的两端大致对齐。所述功率器件至少有一个所述体区12，不同的所述体区12位于不同的所述第三外延层4内。所述第二外延层3与所述体区12共同包裹所述第三外延层4的剩余部分，所述第三外延层4剩余部分的一侧与所述体区12连接，另一侧与所述第二外延层3连接。在工艺过程中所述体区12的底面延伸至所述第一外延层2内，所述体区12的侧面延伸至与所述第二外延层第一子区31和所述第二外延层第二子区32的L型的两个末端连接，以使得所述体区12和所述第二外延层3将所述第三外延层4包裹。所述体区12可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。具体地，所述体区12可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述体区12，通过离子注入形成所述体区12能精确控制杂质的总剂量、深度分布和面均匀性。通过注入方式在所述体区12上表面形成第一导电类型的源区13。
在所述第一外延层2上表面形成栅极氧化硅层14，所述栅极氧化硅层14下表面与所述第四外延层5连接，所述栅极氧化硅层14的一端与所述源区13连接；在所述栅极氧化硅层14上表面形成多晶硅层15。在所述第一外延层2和所述多晶硅层15上方形成介质层16；在所述介质层16上方形成第一金属层17，所述第一金属层17贯穿所述介质层16与所述源区13连接形成源极；在所述介质层16上方形成第二金属层，所述第二金属层贯穿所述介质层16与所述多晶硅层15连接形成栅极；在所述衬底1下表面形成第三金属层18，所述第三金属层18与所述衬底1连接形成漏极。具体包括：在所述第一外延层2上表面形成栅极氧化硅层14，所述栅极氧化硅层1415下表面与所述第四外延层5连接，所述栅极氧化硅层14的一端与所述源区13连接，所述栅极氧化硅层14可以使用溅射或热氧化形成。在所述栅极氧化硅层14上表面形成多晶硅层15，所述多晶硅层15的两端分别与所述栅极氧化硅层14的两端对齐。在所述第一外延层2和所述多晶硅层15上方形成介质层16，所述介质层16为绝缘层，所述介质层16可以使用溅射或热氧化形成，在后续的掺杂步骤中，所述介质层16作为保护层，并且将作为最终器件的绝缘层起绝缘作用。在所述介质层16上表面形成接触孔，所述接触孔贯穿所述介质层16且所述接触孔底部与所述源区13远离所述栅极氧化硅层14一端连接。在本发明的一些实施例中，在所述介质层16的上表面制备掩膜材料，所述掩膜材料具体为第五光刻胶，在所述第五光刻胶上通过刻蚀形成贯穿所述介质层16延伸至所述源区13上表面的所述接触孔，再去除所述第五光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述接触孔的底面与所述源区13相连接，例如，所述接触孔的底面可以延伸到所述源区13中，所述接触孔的底面还可以与所述源区13的上表面连接，保证所述接触孔底面与所述源区13接触。在所述介质层16上表面形成第一金属层17，所述第一金属层17还包括填充在所述接触孔中的部分，所述第一金属层17贯穿所述介质层16与所述源区13连接形成源极。所述接触孔的数量至少为一个。图8为所述功率器件的一个剖面图，在图中没有显示所述第二金属层，所述第二金属层贯穿所述介质层16与所述多晶硅层15连接形成栅极。所述第二金属层不与所述第一金属层17连接。在所述衬底1下表面形成第三金属，所述第三金属与所述衬底1连接形成漏极。
以下结合图1至图8对本发明实施例提供的一种功率器件进行详细说明。
本发明实施提供一种功率器件，所述功率器件包括：
第一导电类型的衬底1；
形成于所述衬底1上表面的第一导电类型的第一外延层2；
通过注入方式形成于所述第一外延层2上表面的第一导电类型的源区13和包裹所述源区13的第二导电类型的体区12；
形成于所述体区12两侧的第一导电类型的第三外延层4；
与所述体区12共同包裹所述第三外延层4的第二导电类型的第二外延层3；
通过注入方式形成于所述第二外延层3下表面的第二导电类型的第一注入区10；
形成于所述第一外延层2上表面的第三沟槽8，所述第三沟槽8位于两个所述第二沟槽7之间，所述第三沟槽8的深度小于所述第一沟槽6的深度；
形成于所述第三沟槽8下方的第四沟槽9，所述第四沟槽9与所述第三沟槽8连接，所述第四沟槽9的宽度大于所述第三沟槽8的宽度；
通过注入方式形成于所述第四沟槽9的底面的第二导电类型的第二注入区11；
填充于所述第三沟槽8和所述第四沟槽9内的第一导电类型的第四外延层5，所述第四外延层5的离子浓度大于所述第一外延层2的离子浓度；
形成于所述第一外延层2上表面的栅极氧化硅层14，所述栅极氧化硅层14下表面与所述第四外延层5连接，所述栅极氧化硅层14的一端与所述源区13连接；
形成于所述栅极氧化硅层14上表面的多晶硅层15；
形成于所述第一外延层2和所述多晶硅层15上方的介质层16；
形成于所述介质层16上方的第一金属层17，所述第一金属层17贯穿所述介质层16与所述源区13连接形成源极；
形成于所述介质层16上方的第二金属层，所述第二金属层贯穿所述介质层16与所述多晶硅层15连接形成栅极；
形成于所述衬底1下表面的第三金属层18，所述第三金属层18与所述衬底1连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件加以详细阐述。
在本发明的一些实施例中，如图2所示，所述功率器件包括第一导电类型的衬底1，形成于所述衬底1上表面的第一导电类型的第一外延层2。所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
在本发明的一些实施例中，如图8所示，所述功率器件包括通过注入方式形成于所述第一外延层2上表面的第一导电类型的源区13和包裹所述源区13的第二导电类型的体区12。所述体区12可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。具体地，所述体区12可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述体区12，通过离子注入形成所述体区12能精确控制杂质的总剂量、深度分布和面均匀性。所述体区12的至少部分表面裸露于所述第三外延层4的上表面。所述体区12的两端与所述第三外延层4的两端大致对齐。所述功率器件至少有一个所述体区12，不同的所述体区12位于不同的所述第三外延层4内。通过注入方式在所述体区12上表面形成第一导电类型的源区13。
在本发明的一些实施例中，如图8所示，所述功率器件包括形成于所述体区12两侧的第一导电类型的第三外延层4；与所述体区12共同包裹所述第三外延层4的第二导电类型的第二外延层3。所述第二外延层3与所述体区12共同包裹所述第三外延层4的剩余部分，所述第三外延层4剩余部分的一侧与所述体区12连接，另一侧与所述第二外延层3连接。在工艺过程中所述体区12的底面延伸至所述第一外延层2内，所述体区12的侧面延伸至与所述第二外延层第一子区31和所述第二外延层第二子区32的L型的两个末端连接，以使得所述体区12和所述第二外延层3将所述第三外延层4包裹。所述第二外延层3与所述第三外延层4形成的PN结，有利于功率器件的抗击穿电压能力提高。
在本发明的一些实施例中，如图8所示，所述功率器件包括通过注入方式形成于所述第二外延层3下表面的第二导电类型的第一注入区10。进一步地，所述第二外延层3的离子浓度大于所述第一注入区10的离子浓度。此结构设置有利于增强功率器件的抗击穿电压能力。
在本发明的一些实施例中，如图8所示，所述功率器件包括形成于所述第一外延层2上表面的第三沟槽8，所述第三沟槽8位于两个所述第二沟槽7之间，所述第三沟槽8的深度小于所述第一沟槽6的深度；形成于所述第三沟槽8下方的第四沟槽9，所述第四沟槽9与所述第三沟槽8连接，所述第四沟槽9的宽度大于所述第三沟槽8的宽度；通过注入方式形成于所述第四沟槽9的底面的第二导电类型的第二注入区11；填充于所述第三沟槽8和所述第四沟槽9内的第一导电类型的第四外延层5，所述第四外延层5的离子浓度大于所述第一外延层2的离子浓度。进一步地，所述第二外延层3的厚度大于所述第四外延层5厚度。所述第四外延层5的离子浓度大于所述第一外延层2的离子浓度，此结构设置有利于降低功率器件的导通电阻。
在本发明的一些实施例中，如图8所示，所述功率器件包括形成于所述第一外延层2上表面的栅极氧化硅层14，所述栅极氧化硅层14下表面与所述第四外延层5连接，所述栅极氧化硅层14的一端与所述源区13连接；形成于所述栅极氧化硅层14上表面的多晶硅层15；形成于所述第一外延层2和所述多晶硅层15上方的介质层16；形成于所述介质层16上方的第一金属层17，所述第一金属层17贯穿所述介质层16与所述源区13连接形成源极；形成于所述介质层16上方的第二金属层，所述第二金属层贯穿所述介质层16与所述多晶硅层15连接形成栅极；形成于所述衬底1下表面的第三金属层18，所述第三金属层18与所述衬底1连接形成漏极。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，提出了一种带倒T型外延辅助结构的功率器件，在体区周围增加了第一导电类型的第三外延层和第二导电类型的第二外延层，以及在第二外延层下方设置第二导电类型的第一注入区，在不增加外延层厚度和不改变外延层浓度的情况下，增大了耗尽区的面积，提升了器件击穿电压，并且由于外延厚度和浓度没有改变，器件的导通电阻不会增大；同时在外延层内增加了第四外延层，该第四外延层电阻率小于外延层，以及在第四外延层下方设置第二注入区，降低了器件的导通电阻，因此该结构设置的功率器件既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了VDMOS器件的性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率器件的制备方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；
通过注入方式在所述第一沟槽的底面形成第二导电类型的第一注入区；
在所述第一沟槽内填充第二导电类型的第二外延层；
刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，且所述第二沟槽的深度小于所述第一沟槽；
在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；
在所述第三沟槽下方形成第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；
通过注入方式在所述第四沟槽的底面形成第二导电类型的第二注入区；
在所述第二沟槽内填充第一导电类型的第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度；
在所述第三沟槽和所述第四沟槽内填充第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；
通过注入方式在所述第三外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第二外延层与所述体区共同包裹所述第三外延层的剩余部分；
在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；
在所述栅极氧化硅层上表面形成多晶硅层；
在所述第一外延层和所述多晶硅层上方形成介质层；
在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
2.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。
3.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第一沟槽的深度大于所述第三沟槽和所述第四沟槽深度之和。
4.根据权利要求1所述的功率器件的制备方法，其特征在于，刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，具体包括：刻蚀相邻两个所述第二外延层的部分及其中间部分的所述第一外延层以形成所述第二沟槽。
5.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第四沟槽的深度小于所述第三沟槽的深度。
6.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第二注入区的离子浓度与所述第一注入区的离子浓度大致相等。
7.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第三外延层的离子浓度与所述第四外延层的离子浓度大致相等。
8.一种功率器件，其特征在于，包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
通过注入方式形成于所述第一外延层上表面的第一导电类型的源区和包裹所述源区的第二导电类型的体区；
形成于所述体区两侧的第一导电类型的第三外延层；
与所述体区共同包裹所述第三外延层的第二导电类型的第二外延层；
通过注入方式形成于所述第二外延层下表面的第二导电类型的第一注入区；
形成于所述第一外延层上表面的第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；
形成于所述第三沟槽下方的第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；
通过注入方式形成于所述第四沟槽的底面的第二导电类型的第二注入区；
填充于所述第三沟槽和所述第四沟槽内的第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；
形成于所述第一外延层上表面的栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；
形成于所述栅极氧化硅层上表面的多晶硅层；
形成于所述第一外延层和所述多晶硅层上方的介质层；
形成于所述介质层上方的第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
形成于所述介质层上方的第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
9.根据权利要求8所述的功率器件，其特征在于，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。
10.根据权利要求8所述的功率器件，其特征在于，所述第二外延层的厚度大于所述第四外延层厚度。
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|---|---|---|---|
| CN201811065926.3A CN109148305A (zh) | 2018-09-13 | 2018-09-13 | 一种功率器件及其制备方法 |
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| JP2013140935A (ja) * | 2012-01-05 | 2013-07-18 | Vanguard Internatl Semiconductor Corp | 半導体装置およびその製造方法 |
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2018
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