CN109309008A - 一种功率器件及其制作方法 - Google Patents

一种功率器件及其制作方法 Download PDF

Info

Publication number
CN109309008A
CN109309008A CN201811256347.7A CN201811256347A CN109309008A CN 109309008 A CN109309008 A CN 109309008A CN 201811256347 A CN201811256347 A CN 201811256347A CN 109309008 A CN109309008 A CN 109309008A
Authority
CN
China
Prior art keywords
layer
epitaxial layer
silicon oxide
epitaxial
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201811256347.7A
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Penglang Trading Co Ltd
Original Assignee
Shenzhen Penglang Trading Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Penglang Trading Co Ltd filed Critical Shenzhen Penglang Trading Co Ltd
Priority to CN201811256347.7A priority Critical patent/CN109309008A/zh
Publication of CN109309008A publication Critical patent/CN109309008A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种功率器件及其制作方法，包括：第一导电类型的衬底，第一导电类型的第一外延层，沟槽，第一氧化硅层，第二氧化硅层，第三氧化硅层，第二多晶硅层，第二导电类型的第二外延层，第一导电类型的第三外延层，第二导电类型的第四外延层和第三多晶硅层，体区，源极，栅极，漏极，该功率器件避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。

Description

一种功率器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。
背景技术
VDMOS(是VDMOSFET的缩写，Vertical Double Diffused Metal OxideSemiconductor Field Effect Transistor,垂直双扩散金属氧化物半导体场效应晶体管)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。VDMOS的栅极控制器件沟道开启，栅极位置的氧化层耐高压能力差(通常<100V)，极易受到瞬态电压浪涌破坏，导致器件失效。
静电放电以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
瞬态电压抑制器是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
目前保护半导体器件的常用方法是将瞬态电压抑制器与半导体器件连接使用，这样增大了器件面积和制造成本，产品可靠性不佳。
发明内容
本发明实施例基于上述问题，提出了一种功率器件及其制作方法，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。
一方面，本发明提供了一种功率器件的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面形成沟槽；
在所述沟槽的底部和侧壁形成第一氧化硅层；
在所述第一氧化层的表面形成第一多晶硅层；
在所述第一多晶硅层的侧壁形成第二氧化硅层；
在所述第一外延层上表面内形成第三氧化硅层，所述第三氧化硅层的一端与所述第一氧化硅层连接，所述第三氧化硅层的另一端与所述第二氧化硅层连接；
在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分注入离子形成第一导电类型的第二多晶硅层；
在所述第二多晶硅层上表面形成第二导电类型的第二外延层；
在所述第二外延层上表面形成第一导电类型的第三外延层；
在所述第三外延层上表面分别形成第二导电类型的第四外延层和第三多晶硅层，所述第三多晶硅层位于所述第四外延层的两侧；
在所述第一外延层内形成第二导电类型的体区，所述体区的至少部分表面裸露于所述第一外延层的上表面，所述体区的一端与所述第一氧化硅层连接；
在所述体区内形成源区，所述源区的至少部分表面裸露于所述第一外延层的上表面，所述源区的一端与所述第一氧化硅层连接；
在所述第一外延层上表面形成介质层；
在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述第四外延层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，所述功率器件包括多个所述第二外延层和多个所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
进一步地，所述第三外延层的离子浓度低于所述第一外延层的离子浓度。
进一步地，所述第四外延层的离子浓度高于所述第二外延层的离子浓度。
进一步地，在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分注入离子形成第一导电类型的第二多晶硅层，具体包括：
在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分依次注入第一导电类型的离子、氩离子和氧离子；
使用10％的氢氟酸清洗所述第一多晶硅层上表面；
快速退火，退火温度为900℃，时间为30秒。
进一步地，所述第一多晶硅层的厚度大于300纳米。
另一方面，本发明提供了一种功率器件，该功率器件包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
形成于所述第一外延层上表面的沟槽；
形成于所述沟槽底部和侧壁的第一氧化硅层；
形成于所述第一氧化层表面的第一多晶硅层；
形成于所述第一多晶硅层侧壁的第二氧化硅层；
形成于所述第一外延层上表面内的第三氧化硅层，所述第三氧化硅层的一端与所述第一氧化硅层连接，所述第三氧化硅层的另一端与所述第二氧化硅层连接；
在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分注入离子形成的第一导电类型的第二多晶硅层；
形成于所述第二多晶硅层上表面的第二导电类型的第二外延层；
形成于所述第二外延层上表面的第一导电类型的第三外延层；
分别形成于所述第三外延层上表面的第二导电类型的第四外延层和第三多晶硅层，所述第三多晶硅层位于所述第四外延层的两侧；
形成于所述第一外延层内的第二导电类型的体区，所述体区的至少部分表面裸露于所述第一外延层的上表面，所述体区的一端与所述第一氧化硅层连接；
形成于所述体区内的源区，所述源区的至少部分表面裸露于所述第一外延层的上表面，所述源区的一端与所述第一氧化硅层连接；
形成于所述第一外延层上表面的介质层；
形成于所述介质层上方的第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
形成于所述介质层上方的第二金属层，所述第二金属层贯穿所述介质层与所述第四外延层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，所述功率器件包括多个所述第二外延层和多个所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
进一步地，所述第三外延层的离子浓度低于所述第一外延层的离子浓度。
进一步地，所述第四外延层的离子浓度高于所述第二外延层的离子浓度。
本发明通过上述技术方案，提出了一种沟槽栅极集成静电防护结构的功率器件芯片，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明的一个实施例提供的功率器件的制作方法的流程示意图；
图2至图7是本发明的一个实施例提供的功功率器件的制作步骤的结构示意图；
附图标记说明：
1-衬底；2-第一外延层；3-第二外延层；4-第三外延层；5-第四外延层；6-沟槽；7-第一多晶硅层；8-第二多晶硅层；9-第三多晶硅层；10-第一氧化硅层；11-第二氧化硅层；12-第三氧化硅层；13-源区；14-体区；15-介质层；16-第一金属层；17-第二金属层；18-第三金属层。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图7对本发明实施例提供的一种功率器件及其制作方法进行详细说明。
本发明实施例提供一种功率器件的制作方法，如图1所示的一个实施例提供的功率器件的制作方法的流程示意图，该功率器件的制作方法包括：
步骤S1：提供第一导电类型的衬底；
步骤S2：在所述衬底上表面形成第一导电类型的第一外延层2；
步骤S3：在所述第一外延层2上表面形成沟槽6；
步骤S4：在所述沟槽6的底部和侧壁形成第一氧化硅层10；
步骤S5：在所述第一氧化层的表面形成第一多晶硅层7；
步骤S6：在所述第一多晶硅层7的侧壁形成第二氧化硅层11；
步骤S7：在所述第一外延层2上表面内形成第三氧化硅层12，所述第三氧化硅层12的一端与所述第一氧化硅层10连接，所述第三氧化硅层12的另一端与所述第二氧化硅层11连接；
步骤S8：在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分注入离子形成第一导电类型的第二多晶硅层8；
步骤S9：在所述第二多晶硅层8上表面形成第二导电类型的第二外延层3；
步骤S10：在所述第二外延层3上表面形成第一导电类型的第三外延层4；
步骤S11：在所述第三外延层4上表面分别形成第二导电类型的第四外延层5和第三多晶硅层9，所述第三多晶硅层9位于所述第四外延层5的两侧；
步骤S12：在所述第一外延层2内形成第二导电类型的体区14，所述体区14的至少部分表面裸露于所述第一外延层2的上表面，所述体区14的一端与所述第一氧化硅层10连接；
在所述体区14内形成源区13，所述源区13的至少部分表面裸露于所述第一外延层2的上表面，所述源区13的一端与所述第一氧化硅层10连接；
在所述第一外延层2上表面形成介质层15；
在所述介质层15上方形成第一金属层16，所述第一金属层16贯穿所述介质层15与所述源区13连接形成源极；
在所述介质层15上方形成第二金属层17，所述第二金属层17贯穿所述介质层15与所述第四外延层5连接形成栅极；
在所述衬底下表面形成第三金属层18，所述第三金属层18与所述衬底连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件的制作方法加以详细阐述。
请参阅附图2，执行步骤S1、S2，具体为：提供第一导电类型的衬底1；在所述衬底1上表面形成第一导电类型的第一外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延生长或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
请参阅附图2，执行步骤S3，具体为：在所述第一外延层2上表面形成沟槽6。在所述第一外延层2内形成贯穿所述第一外延层2的所述沟槽6。在本发明的一些实施例中，所述沟槽6的底面不与所述衬底连接。在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述沟槽6，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
请参阅附图2和图3，执行步骤S4，具体为：在所述沟槽6的底部和侧壁形成第一氧化硅层10。在所述沟槽6和所述第一外延层2上填充氧化硅层，所述氧化硅层为绝缘层，所述氧化硅层可以使用溅射或热氧化形成。在本发明的一些实施例中，所述氧化硅层为热氧化形成，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。在所述氧化硅层的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀去掉所述第一外延层2上表面和所述沟槽6内部分氧化硅层，在所述沟槽6底部和侧壁形成所述第一氧化硅层10。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
请参阅附图4，执行步骤S5，具体为：在所述第一氧化层的表面形成第一多晶硅层7。在所述第一氧化层的表面通过外延或扩散的方法形成所述第一多晶硅层7。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第一氧化层的表面形成第一多晶硅层7，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述第一氧化层的表面使用低压力化学气相沉积(简称LPCVD，即Low Pressure Chemical Vapor Deposition)形成所述第一多晶硅层7，形成的所述第一多晶硅层7的纯度高，均匀性好。进一步地，所述第一多晶硅层7的厚度大于300纳米。
请参阅附图5，执行步骤S6和S7，具体为：在所述第一多晶硅层7的侧壁形成第二氧化硅层11；在所述第一外延层2上表面内形成第三氧化硅层12，所述第三氧化硅层12的一端与所述第一氧化硅层10连接，所述第三氧化硅层12的另一端与所述第二氧化硅层11连接。所述氧化硅层为绝缘层，所述氧化硅层可以使用溅射或热氧化形成。在本发明的一些实施例中，所述氧化硅层为热氧化形成，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。所述第二氧化硅层11的厚度为50-100纳米。
请参阅附图5，执行步骤S8，具体为：在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分注入离子形成第一导电类型的第二多晶硅层8。进一步地，在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分注入离子形成第一导电类型的第二多晶硅层8，具体包括：在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分依次注入第一导电类型的离子、氩离子和氧离子；使用10％的氢氟酸清洗所述第一多晶硅层7上表面；快速退火，退火温度为900℃，时间为30秒。在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分注入第一导电类型的离子，注入离子的量为1×10-11，注入电压为30KeV，这个过程可以将可动电荷集中在多晶硅表面，增加多晶硅的导电性。注入氧离子和氩离子，可以消除工艺过程中多晶硅表面的缺陷，提高表面质量方便随后的外延工艺进行。离子注入结束后使用10％的氢氟酸清洗所述第一多晶硅层7上表面，去除多晶硅表面的损伤和多余的可动电荷，之后进行一次快速退火，退火温度为900℃，时间为30秒。
请参阅附图6，执行步骤S9和S10，具体为：在所述第二多晶硅层8上表面形成第二导电类型的第二外延层3；在所述第二外延层3上表面形成第一导电类型的第三外延层4。其中可以在所述第二多晶硅层8上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述第二多晶硅层8上表面形成所述第二外延层3。进一步地，可以在所述第二多晶硅层8上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述第二多晶硅层8上表面形成所述第二外延层3。具体地，所述外延生长或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第二多晶硅层8上表面形成所述第二外延层3，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述第二多晶硅层8上使用化学气相沉积形成第二外延层3，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述第二多晶硅层8上表面使用气相外延工艺形成第二外延层3，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。同理可以在所述第二外延层3上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述第二外延层3上表面形成所述第三外延层4。进一步地，所述功率器件包括多个所述第二外延层3和多个所述第三外延层4，所述第二外延层3和所述第三外延层4间隔设置。由于所述第二外延层3和所述第三外延层4的离子种类不同，通过形成的PN结，增加功率器件的耐压能力，多个所述第二外延层3和多个所述第三外延层4间隔设置可以进一步提高功率器件的耐压性，至于所述第二外延层3和所述第三外延层4的设置个数可以根据功率器件对于耐压性的需求而定。进一步地，所述第三外延层4的离子浓度低于所述第一外延层2的离子浓度。如此结构设置所述第三外延层4的电阻率高于所述第一外延层2，可以提高功率器件的耐压性。
请参阅附图6，执行步骤S11，具体为：在所述第三外延层4上表面分别形成第二导电类型的第四外延层5和第三多晶硅层9，所述第三多晶硅层9位于所述第四外延层5的两侧。所述第四外延层5和所述第三多晶硅层9上表面与所述第一外延层2的上表面大致持平。在一些实施例中，大致持平是指所述第四外延层5和所述第三多晶硅层9上表面比所述第一外延层2上表面高，在另一些实施例中所述第四外延层5和所述第三多晶硅层9上表面还可以比所述第一外延层2上表面低，两者的高度差具体为工艺过程中可接受的误差范围内。可以在所述第三外延层4上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述第三外延层4上表面形成所述第四外延层5。具体地，所述外延生长或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第三外延层4上表面形成所述第四外延层5，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述第三外延层4上使用化学气相沉积形成第四外延层5，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述第三外延层4上表面使用气相外延工艺形成第四外延层5，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。在所述第三外延层4的表面通过外延或扩散的方法形成所述第三多晶硅层9。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第三外延层4的表面形成第三多晶硅层9，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述第三外延层4的表面使用低压力化学气相沉积(简称LPCVD，即Low Pressure Chemical Vapor Deposition)形成所述第三多晶硅层9，形成的所述第三多晶硅层9的纯度高，均匀性好。如图6功率器件制作过程中其中结构的剖面图所示，所述第三多晶硅层9位于所述第四外延层5两侧，将所述第四外延层5的两个侧面覆盖。进一步地，所述第四外延层5的离子浓度高于所述第二外延层3的离子浓度。如此结构设置所述第四外延层5的电阻率低于所述第二外延层3，降低功率器件的寄生电容。
请参阅附图7，执行步骤S12，具体为：在所述第一外延层2内形成第二导电类型的体区14，所述体区14的至少部分表面裸露于所述第一外延层2的上表面，所述体区14的一端与所述第一氧化硅层10连接；在所述体区14内形成源区13，所述源区13的至少部分表面裸露于所述第一外延层2的上表面，所述源区13的一端与所述第一氧化硅层10连接；在所述第一外延层2上表面形成介质层15；在所述介质层15上方形成第一金属层16，所述第一金属层16贯穿所述介质层15与所述源区13连接形成源极；在所述介质层15上方形成第二金属层17，所述第二金属层17贯穿所述介质层15与所述第四外延层5连接形成栅极；在所述衬底下表面形成第三金属层18，所述第三金属层18与所述衬底连接形成漏极。
以下结合图1至图7对本发明实施例提供的一种功率器件进行详细说明。
本发明实施例提供一种功率器件，所述功率器件包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层2；
形成于所述第一外延层2上表面的沟槽6；
形成于所述沟槽6底部和侧壁的第一氧化硅层10；
形成于所述第一氧化层表面的第一多晶硅层7；
形成于所述第一多晶硅层7侧壁的第二氧化硅层11；
形成于所述第一外延层2上表面内的第三氧化硅层12，所述第三氧化硅层12的一端与所述第一氧化硅层10连接，所述第三氧化硅层12的另一端与所述第二氧化硅层11连接；
在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分注入离子形成的第一导电类型的第二多晶硅层8；
形成于所述第二多晶硅层8上表面的第二导电类型的第二外延层3；
形成于所述第二外延层3上表面的第一导电类型的第三外延层4；
分别形成于所述第三外延层4上表面的第二导电类型的第四外延层5和第三多晶硅层9，所述第三多晶硅层9位于所述第四外延层5的两侧；
形成于所述第一外延层2内的第二导电类型的体区14，所述体区14的至少部分表面裸露于所述第一外延层2的上表面，所述体区14的一端与所述第一氧化硅层10连接；
形成于所述体区14内的源区13，所述源区13的至少部分表面裸露于所述第一外延层2的上表面，所述源区13的一端与所述第一氧化硅层10连接；
形成于所述第一外延层2上表面的介质层15；
形成于所述介质层15上方的第一金属层16，所述第一金属层16贯穿所述介质层15与所述源区13连接形成源极；
形成于所述介质层15上方的第二金属层17，所述第二金属层17贯穿所述介质层15与所述第四外延层5连接形成栅极；
形成于所述衬底下表面的第三金属层18，所述第三金属层18与所述衬底连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件加以详细阐述。
在本发明的一些实施例中，如图2所示，所述功率器件包括第一导电类型的衬底1；形成于所述衬底1上表面的第一导电类型的第一外延层2。所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
在本发明的一些实施例中，如图3所示，所述功率器件包括形成于所述第一外延层2上表面的沟槽6；形成于所述沟槽6底部和侧壁的第一氧化硅层10。所述氧化硅层为绝缘层，所述氧化硅层可以使用溅射或热氧化形成。在本发明的一些实施例中，所述氧化硅层为热氧化形成，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。
在本发明的一些实施例中，如图4所示，所述功率器件包括形成于所述第一氧化层表面的第一多晶硅层7。在所述第一氧化层的表面通过外延或扩散的方法形成所述第一多晶硅层7。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第一氧化层的表面形成第一多晶硅层7，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述第一氧化层的表面使用低压力化学气相沉积(简称LPCVD，即Low Pressure Chemical Vapor Deposition)形成所述第一多晶硅层7，形成的所述第一多晶硅层7的纯度高，均匀性好。进一步地，所述第一多晶硅层7的厚度大于300纳米。
在本发明的一些实施例中，如图5所示，所述功率器件包括形成于所述第一多晶硅层7侧壁的第二氧化硅层11；形成于所述第一外延层2上表面内的第三氧化硅层12，所述第三氧化硅层12的一端与所述第一氧化硅层10连接，所述第三氧化硅层12的另一端与所述第二氧化硅层11连接。所述氧化硅层为绝缘层，所述氧化硅层可以使用溅射或热氧化形成。在本发明的一些实施例中，所述氧化硅层为热氧化形成，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。所述第二氧化硅层11的厚度为50-100纳米。
在本发明的一些实施例中，如图5所示，所述功率器件包括在所述第一多晶硅层7没有被所述第二氧化硅层11所覆盖的部分注入离子形成的第一导电类型的第二多晶硅层8。
在本发明的一些实施例中，如图6所示，所述功率器件包括形成于所述第二多晶硅层8上表面的第二导电类型的第二外延层3；形成于所述第二外延层3上表面的第一导电类型的第三外延层4。进一步地，所述功率器件包括多个所述第二外延层3和多个所述第三外延层4，所述第二外延层3和所述第三外延层4间隔设置。由于所述第二外延层3和所述第三外延层4的离子种类不同，通过形成的PN结，增加功率器件的耐压能力，多个所述第二外延层3和多个所述第三外延层4间隔设置可以进一步提高功率器件的耐压性，至于所述第二外延层3和所述第三外延层4的设置个数可以根据功率器件对于耐压性的需求而定。进一步地，所述第三外延层4的离子浓度低于所述第一外延层2的离子浓度。如此结构设置所述第三外延层4的电阻率高于所述第一外延层2，可以提高功率器件的耐压性。
在本发明的一些实施例中，如图6所示，所述功率器件包括分别形成于所述第三外延层4上表面的第二导电类型的第四外延层5和第三多晶硅层9，所述第三多晶硅层9位于所述第四外延层5的两侧。所述第四外延层5和所述第三多晶硅层9上表面与所述第一外延层2的上表面大致持平。在一些实施例中，大致持平是指所述第四外延层5和所述第三多晶硅层9上表面比所述第一外延层2上表面高，在另一些实施例中所述第四外延层5和所述第三多晶硅层9上表面还可以比所述第一外延层2上表面低，两者的高度差具体为工艺过程中可接受的误差范围内。如图6功率器件制作过程中其中结构的剖面图所示，所述第三多晶硅层9位于所述第四外延层5两侧，将所述第四外延层5的两个侧面覆盖。进一步地，所述第四外延层5的离子浓度高于所述第二外延层3的离子浓度。如此结构设置所述第四外延层5的电阻率低于所述第二外延层3，降低功率器件的寄生电容。
在本发明的一些实施例中，如图6所示，所述功率器件包括形成于所述第一外延层2内的第二导电类型的体区14，所述体区14的至少部分表面裸露于所述第一外延层2的上表面，所述体区14的一端与所述第一氧化硅层10连接；形成于所述体区14内的源区13，所述源区13的至少部分表面裸露于所述第一外延层2的上表面，所述源区13的一端与所述第一氧化硅层10连接；形成于所述第一外延层2上表面的介质层15；形成于所述介质层15上方的第一金属层16，所述第一金属层16贯穿所述介质层15与所述源区13连接形成源极；形成于所述介质层15上方的第二金属层17，所述第二金属层17贯穿所述介质层15与所述第四外延层5连接形成栅极；形成于所述衬底下表面的第三金属层18，所述第三金属层18与所述衬底连接形成漏极。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，提出了一种沟槽栅极集成静电防护结构的功率器件芯片，通过在沟槽内间隔设置多个不同导电类型的外延层而形成的PN结对功率器件的栅极起到保护作用，提高了功率器件的耐压能力，如此在沟槽内设置多个外延层的功率器件避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种功率器件的制作方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面形成沟槽；
在所述沟槽的底部和侧壁形成第一氧化硅层；
在所述第一氧化层的表面形成第一多晶硅层；
在所述第一多晶硅层的侧壁形成第二氧化硅层；
在所述第一外延层上表面内形成第三氧化硅层，所述第三氧化硅层的一端与所述第一氧化硅层连接，所述第三氧化硅层的另一端与所述第二氧化硅层连接；
在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分注入离子形成第一导电类型的第二多晶硅层；
在所述第二多晶硅层上表面形成第二导电类型的第二外延层；
在所述第二外延层上表面形成第一导电类型的第三外延层；
在所述第三外延层上表面分别形成第二导电类型的第四外延层和第三多晶硅层，所述第三多晶硅层位于所述第四外延层的两侧；
在所述第一外延层内形成第二导电类型的体区，所述体区的至少部分表面裸露于所述第一外延层的上表面，所述体区的一端与所述第一氧化硅层连接；
在所述体区内形成源区，所述源区的至少部分表面裸露于所述第一外延层的上表面，所述源区的一端与所述第一氧化硅层连接；
在所述第一外延层上表面形成介质层；
在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述第四外延层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
2.根据权利要求1所述的功率器件的制作方法，其特征在于，所述功率器件包括多个所述第二外延层和多个所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
3.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第三外延层的离子浓度低于所述第一外延层的离子浓度。
4.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第四外延层的离子浓度高于所述第二外延层的离子浓度。
5.根据权利要求1所述的功率器件的制作方法，其特征在于，在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分注入离子形成第一导电类型的第二多晶硅层，具体包括：
在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分依次注入第一导电类型的离子、氩离子和氧离子；
使用10％的氢氟酸清洗所述第一多晶硅层上表面；
快速退火，退火温度为900℃，时间为30秒。
6.根据权利要求1所述的功率器件的制作方法，其特征在于，所述第一多晶硅层的厚度大于300纳米。
7.一种功率器件，其特征在于，包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
形成于所述第一外延层上表面的沟槽；
形成于所述沟槽底部和侧壁的第一氧化硅层；
形成于所述第一氧化层表面的第一多晶硅层；
形成于所述第一多晶硅层侧壁的第二氧化硅层；
形成于所述第一外延层上表面内的第三氧化硅层，所述第三氧化硅层的一端与所述第一氧化硅层连接，所述第三氧化硅层的另一端与所述第二氧化硅层连接；
在所述第一多晶硅层没有被所述第二氧化硅层所覆盖的部分注入离子形成的第一导电类型的第二多晶硅层；
形成于所述第二多晶硅层上表面的第二导电类型的第二外延层；
形成于所述第二外延层上表面的第一导电类型的第三外延层；
分别形成于所述第三外延层上表面的第二导电类型的第四外延层和第三多晶硅层，所述第三多晶硅层位于所述第四外延层的两侧；
形成于所述第一外延层内的第二导电类型的体区，所述体区的至少部分表面裸露于所述第一外延层的上表面，所述体区的一端与所述第一氧化硅层连接；
形成于所述体区内的源区，所述源区的至少部分表面裸露于所述第一外延层的上表面，所述源区的一端与所述第一氧化硅层连接；
形成于所述第一外延层上表面的介质层；
形成于所述介质层上方的第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；
形成于所述介质层上方的第二金属层，所述第二金属层贯穿所述介质层与所述第四外延层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
8.根据权利要求7所述的功率器件，其特征在于，所述功率器件包括多个所述第二外延层和多个所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
9.根据权利要求7所述的功率器件，其特征在于，所述第三外延层的离子浓度低于所述第一外延层的离子浓度。
10.根据权利要求7所述的功率器件，其特征在于，所述第四外延层的离子浓度高于所述第二外延层的离子浓度。
CN201811256347.7A 2018-10-26 2018-10-26 一种功率器件及其制作方法 Withdrawn CN109309008A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811256347.7A CN109309008A (zh) 2018-10-26 2018-10-26 一种功率器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811256347.7A CN109309008A (zh) 2018-10-26 2018-10-26 一种功率器件及其制作方法

Publications (1)

Publication Number Publication Date
CN109309008A true CN109309008A (zh) 2019-02-05

Family

ID=65222072

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811256347.7A Withdrawn CN109309008A (zh) 2018-10-26 2018-10-26 一种功率器件及其制作方法

Country Status (1)

Country Link
CN (1) CN109309008A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112054020A (zh) * 2020-09-15 2020-12-08 深圳市金誉半导体股份有限公司 一种低电容静电防护芯片器件及其制备方法
CN116779662A (zh) * 2023-08-22 2023-09-19 深圳芯能半导体技术有限公司 一种抗静电的igbt芯片及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060065924A1 (en) * 2004-02-02 2006-03-30 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US20100078710A1 (en) * 2007-10-18 2010-04-01 Infineon Technologies Austria Ag Semiconductor component with a drift zone and a drift control zone
US20130075810A1 (en) * 2011-09-27 2013-03-28 Force Mos Technology Co., Ltd. Semiconductor power devices integrated with a trenched clamp diode
US20140159147A1 (en) * 2012-12-07 2014-06-12 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN107293486A (zh) * 2016-03-31 2017-10-24 北大方正集团有限公司 带有esd结构的沟槽型半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060065924A1 (en) * 2004-02-02 2006-03-30 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US20100078710A1 (en) * 2007-10-18 2010-04-01 Infineon Technologies Austria Ag Semiconductor component with a drift zone and a drift control zone
US20130075810A1 (en) * 2011-09-27 2013-03-28 Force Mos Technology Co., Ltd. Semiconductor power devices integrated with a trenched clamp diode
US20140159147A1 (en) * 2012-12-07 2014-06-12 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN107293486A (zh) * 2016-03-31 2017-10-24 北大方正集团有限公司 带有esd结构的沟槽型半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112054020A (zh) * 2020-09-15 2020-12-08 深圳市金誉半导体股份有限公司 一种低电容静电防护芯片器件及其制备方法
CN112054020B (zh) * 2020-09-15 2021-06-01 深圳市金誉半导体股份有限公司 一种低电容静电防护芯片器件及其制备方法
CN116779662A (zh) * 2023-08-22 2023-09-19 深圳芯能半导体技术有限公司 一种抗静电的igbt芯片及其制作方法

Similar Documents

Publication Publication Date Title
JP4975618B2 (ja) ショットキー接合を有するデバイス
CN109037204B (zh) 一种功率器件及其制作方法
CN109037206B (zh) 一种功率器件保护芯片及其制作方法
CN109309008A (zh) 一种功率器件及其制作方法
CN109119342A (zh) 一种功率器件及其制备方法
CN109273521A (zh) 一种功率器件保护芯片及其制作方法
CN109065634B (zh) 一种电流保护芯片及其制作方法
CN109103179B (zh) 一种功率器件保护芯片及其制作方法
CN110010471A (zh) 一种功率器件及其制作方法
CN106876471B (zh) 双槽umosfet器件
CN108987389B (zh) 一种电流保护芯片及其制作方法
CN113690231A (zh) 一种浪涌防护芯片及其制备方法
CN109768076A (zh) 一种双向瞬态电压抑制器及其制作方法
CN109192665A (zh) 一种功率器件及其制备方法
CN109166909A (zh) 一种功率器件及其制备方法
CN109360854A (zh) 一种功率器件终端结构及其制作方法
CN109065532A (zh) 一种功率器件及其制作方法
CN110112069A (zh) 一种功率器件及其制作方法
CN108922925B (zh) 一种功率器件保护芯片及其制作方法
CN109166927A (zh) 功率器件及其制造方法
CN103187295B (zh) Ggnmos的制作方法
CN109360822B (zh) 一种瞬态电压抑制器及其制作方法
CN109192666A (zh) 一种功率器件及其制备方法
CN109004019B (zh) 功率器件及其制造方法
CN109148305A (zh) 一种功率器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20190205

WW01 Invention patent application withdrawn after publication