JPH03133180A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03133180A JPH03133180A JP1270418A JP27041889A JPH03133180A JP H03133180 A JPH03133180 A JP H03133180A JP 1270418 A JP1270418 A JP 1270418A JP 27041889 A JP27041889 A JP 27041889A JP H03133180 A JPH03133180 A JP H03133180A
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- JP
- Japan
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- gate
- diffusion layer
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- type diffusion
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置、特に縦型二重拡散ＭＯＳトラン
ジスタにおいて、オン抵抗の低減を実現する構造に関す
る。
ジスタにおいて、オン抵抗の低減を実現する構造に関す
る。
（従来の技術）
第３図は従来の縦型二重拡散ＮチャネルＭＯＳトランジ
スタの構造を示している。第３図において、１はＮ−型
エピタキシャル層、２はＰ−型拡散層、３はＮ０型拡散
層である。上記従来の縦型二重拡散ＮチャネルＭＯＳト
ランジスタにおけるオン抵抗（以下、ＲｏＨと記す）は
、第４図に示す如く、以下の４種類の成分に分類される
ことが明らかにされている。
スタの構造を示している。第３図において、１はＮ−型
エピタキシャル層、２はＰ−型拡散層、３はＮ０型拡散
層である。上記従来の縦型二重拡散ＮチャネルＭＯＳト
ランジスタにおけるオン抵抗（以下、ＲｏＨと記す）は
、第４図に示す如く、以下の４種類の成分に分類される
ことが明らかにされている。
■ Ｎ９拡散層（ソース領域）の抵抗成分（以下、Ｒ８
と記す）４゜ ■ Ｐ−拡散層（ゲート領域）のチャネル抵抗成分（以
下、Ｒｃｈと記す）５゜ ■ Ｐ−型拡散層間のＮ−型エピタキシャル層抵抗骨（
ドレイン領域）（以下、Ｒｊと記す）６゜■ Ｎ−エビ
タタキシャル層（ドレイン領域）の抵抗成分（以下、Ｒ
ｏと記す）７゜ 従って、Ｒｏｏは次式のように表現することができる。
と記す）４゜ ■ Ｐ−拡散層（ゲート領域）のチャネル抵抗成分（以
下、Ｒｃｈと記す）５゜ ■ Ｐ−型拡散層間のＮ−型エピタキシャル層抵抗骨（
ドレイン領域）（以下、Ｒｊと記す）６゜■ Ｎ−エビ
タタキシャル層（ドレイン領域）の抵抗成分（以下、Ｒ
ｏと記す）７゜ 従って、Ｒｏｏは次式のように表現することができる。
Ｒｏｘ＝Ｒｇ＋Ｒｃｈ＋Ｒ１＋Ｒ。
ここで、Ｒ３は第１導電型拡散層と第２導電型拡散層と
の間に印加されるＰＮ接合逆方向バイアスによって生じ
た空乏層の広がりと、第１導電型拡散層比抵抗によって
決定される（接合型ＦＥＴチャネル抵抗と同一原理）。
の間に印加されるＰＮ接合逆方向バイアスによって生じ
た空乏層の広がりと、第１導電型拡散層比抵抗によって
決定される（接合型ＦＥＴチャネル抵抗と同一原理）。
（発明が解決しようとする課題）
しかしながら、上記従来の縦型二重拡散ＮチャネルＭＯ
Ｓトランジスタは、ＲＯＭを低減させるためにパターン
の微細化によりＲｃｈとＲ６の低減が行われているが、
Ｒ，の低減は非常に困難な問題があった。
Ｓトランジスタは、ＲＯＭを低減させるためにパターン
の微細化によりＲｃｈとＲ６の低減が行われているが、
Ｒ，の低減は非常に困難な問題があった。
本発明は上記従来の問題を解決するものであり、縦型二
重拡散ＭＯＳトランジスタのオン抵抗（Ｒ１）の低減を
可能にする構造を提供することを目的とするものである
。
重拡散ＭＯＳトランジスタのオン抵抗（Ｒ１）の低減を
可能にする構造を提供することを目的とするものである
。
（課題を解決するための手段）
本発明は上記目的を達成するために、第１導電型半導体
に第２導電型不純物を拡散し、さらに第２導電型拡散層
内に第１導電型不純物を拡散し、第２導電型拡散層間の
第１導電型拡散層内にさらに高濃度の第１導電型不純物
を拡散する構造にしたものである。
に第２導電型不純物を拡散し、さらに第２導電型拡散層
内に第１導電型不純物を拡散し、第２導電型拡散層間の
第１導電型拡散層内にさらに高濃度の第１導電型不純物
を拡散する構造にしたものである。
（作 用）
上記構造をとることにより、ゲート領域間の抵抗成分Ｒ
Ｊを低減することができ、その結果縦型二重拡散ＭＯＳ
トランジスタのオン抵抗を低減することができる。
Ｊを低減することができ、その結果縦型二重拡散ＭＯＳ
トランジスタのオン抵抗を低減することができる。
（実施例）
第１図は本発明の一実施例における縦型二重拡散Ｎチャ
ネルＭＯＳトランジスタの構造を示している。第１図に
おいて、１はＮ−型エピタキシャ層であってドレインを
、２はＰ−型拡散層であってゲートを、３はＮ０型拡散
層でソースを、８はＮ０拡散層であってＲ，低減のため
の拡散層である。
ネルＭＯＳトランジスタの構造を示している。第１図に
おいて、１はＮ−型エピタキシャ層であってドレインを
、２はＰ−型拡散層であってゲートを、３はＮ０型拡散
層でソースを、８はＮ０拡散層であってＲ，低減のため
の拡散層である。
縦型Ｎチャネル二重拡散ＭｏＳトランジスタは、ソース
・ゲートを零電位（グランド電位）、ドレインをプラス
電位に設定して使用する。従って、ドレイン・ゲート間
はＰＮ接合の逆バイアス状態になり、ドレイン領域中、
ゲート領域中に空乏層が広がる。第２図は本発明の一実
施例における空乏層の広がりを示している。なお、第５
図には従来例でのバイアス印加状態における空乏層の広
がりを示している。
・ゲートを零電位（グランド電位）、ドレインをプラス
電位に設定して使用する。従って、ドレイン・ゲート間
はＰＮ接合の逆バイアス状態になり、ドレイン領域中、
ゲート領域中に空乏層が広がる。第２図は本発明の一実
施例における空乏層の広がりを示している。なお、第５
図には従来例でのバイアス印加状態における空乏層の広
がりを示している。
Ｐ−型拡散層間のＮ−型エピタキシャル層抵抗成分（Ｒ
Ｊ）６は、ゲート領域（第２図及び第５図中のＰ−型拡
散層２）間の空乏層９を除いた部分のＮ型領域（第２図
におけるＮ０型拡散Ｍ８、第５図におけるＮ−型エピタ
キシャル層１）の抵抗値である。
Ｊ）６は、ゲート領域（第２図及び第５図中のＰ−型拡
散層２）間の空乏層９を除いた部分のＮ型領域（第２図
におけるＮ０型拡散Ｍ８、第５図におけるＮ−型エピタ
キシャル層１）の抵抗値である。
従って、空乏層９の広がりが少ない程、また、Ｎ型領域
（第２図中のＮ０型拡散層８．第５図中のＮ−型エピタ
キシャル層１）の比抵抗が低い程Ｒ３は小さくなる。
（第２図中のＮ０型拡散層８．第５図中のＮ−型エピタ
キシャル層１）の比抵抗が低い程Ｒ３は小さくなる。
本発明においては、ゲート領域間のＮ型エピタキシャル
領域（第２図中のＮ−型エピタキシャル層１）に、さら
にＮ０拡散層（第２図のＮ０型拡散層８）を設けること
により、ゲート領域間の空乏層の広がりが少なくなり、
かつ、ゲート領域間Ｎ拡散層の比抵抗が小さくなるため
Ｒ１を減少させることができる。
領域（第２図中のＮ−型エピタキシャル層１）に、さら
にＮ０拡散層（第２図のＮ０型拡散層８）を設けること
により、ゲート領域間の空乏層の広がりが少なくなり、
かつ、ゲート領域間Ｎ拡散層の比抵抗が小さくなるため
Ｒ１を減少させることができる。
（発明の効果）
本発明は上記実施例から明らかなように、従来の構造で
はゲート領域間の抵抗成分（Ｒ１）を低減することが困
難であったのが、本発明の構造によりゲート領域間の抵
抗成分（Ｒ１）の低減が可能となり、従って、縦型二重
拡散ＭＯＳトランジスタのオン抵抗（ＲＯｌｌ）低減に
大きな効果を有する。
はゲート領域間の抵抗成分（Ｒ１）を低減することが困
難であったのが、本発明の構造によりゲート領域間の抵
抗成分（Ｒ１）の低減が可能となり、従って、縦型二重
拡散ＭＯＳトランジスタのオン抵抗（ＲＯｌｌ）低減に
大きな効果を有する。
第１図は本発明の一実施例における縦型二重拡散Ｎチャ
ネルＭＯＳトランジスタの構造図、第２図は本発明の一
実施例におけるバイアス電圧印加時の空乏層の広がりを
示した概念図、第３図は従来の縦型二重拡散Ｎチャネル
ＭＯＳトランジスタの構造図、第４図は従来例の縦型二
重拡散ＮチャネルＭＯＳトランジスタのオン抵抗成分を
示す図。 第５図は従来例におけるバイアス電圧印加時の空乏層の
広がりを示した概念図である。 １ ・・・Ｎ−型エピタキシャル層、 ２ ・・・Ｐ−
型拡散層、 ３，８ ・・・Ｎ０型拡散層、４ ・・・
Ｎ９型拡散層抵抗成分（Ｒ５）、 ５・・・Ｐ−型拡散
層チャネル抵抗成分（Ｒｃｈ）、６ ・・・Ｐ−型拡散
層間のＮ−型エピタキシャル層（Ｒ＋）、 ７ ・・・
Ｎ−型エピタキシャル層抵抗成分（Ｒ６）、 ８・・・
Ｎ′型型数散層９ ・・・空乏層。
ネルＭＯＳトランジスタの構造図、第２図は本発明の一
実施例におけるバイアス電圧印加時の空乏層の広がりを
示した概念図、第３図は従来の縦型二重拡散Ｎチャネル
ＭＯＳトランジスタの構造図、第４図は従来例の縦型二
重拡散ＮチャネルＭＯＳトランジスタのオン抵抗成分を
示す図。 第５図は従来例におけるバイアス電圧印加時の空乏層の
広がりを示した概念図である。 １ ・・・Ｎ−型エピタキシャル層、 ２ ・・・Ｐ−
型拡散層、 ３，８ ・・・Ｎ０型拡散層、４ ・・・
Ｎ９型拡散層抵抗成分（Ｒ５）、 ５・・・Ｐ−型拡散
層チャネル抵抗成分（Ｒｃｈ）、６ ・・・Ｐ−型拡散
層間のＮ−型エピタキシャル層（Ｒ＋）、 ７ ・・・
Ｎ−型エピタキシャル層抵抗成分（Ｒ６）、 ８・・・
Ｎ′型型数散層９ ・・・空乏層。
Claims (1)
- 第１導電型半導体に、第２導電型不純物を拡散し、さ
らに第２導電型拡散層内に、第１導電型不純物を拡散し
、第２導電型拡散層間の第１導電型拡散層内に、さらに
高濃度の第１導電型不純物を拡散する構造を持つことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270418A JPH03133180A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270418A JPH03133180A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03133180A true JPH03133180A (ja) | 1991-06-06 |
Family
ID=17485994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270418A Pending JPH03133180A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03133180A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN109119482A (zh) * | 2018-09-14 | 2019-01-01 | 深圳市心版图科技有限公司 | 一种场效应管及其制作方法 |
| CN109119342A (zh) * | 2018-09-14 | 2019-01-01 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109148305A (zh) * | 2018-09-13 | 2019-01-04 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109192665A (zh) * | 2018-09-14 | 2019-01-11 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109192666A (zh) * | 2018-09-14 | 2019-01-11 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109273522A (zh) * | 2018-09-14 | 2019-01-25 | 深圳市心版图科技有限公司 | 一种场效应管及其制作方法 |
-
1989
- 1989-10-19 JP JP1270418A patent/JPH03133180A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN109148305A (zh) * | 2018-09-13 | 2019-01-04 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109119482A (zh) * | 2018-09-14 | 2019-01-01 | 深圳市心版图科技有限公司 | 一种场效应管及其制作方法 |
| CN109119342A (zh) * | 2018-09-14 | 2019-01-01 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109192665A (zh) * | 2018-09-14 | 2019-01-11 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109192666A (zh) * | 2018-09-14 | 2019-01-11 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
| CN109273522A (zh) * | 2018-09-14 | 2019-01-25 | 深圳市心版图科技有限公司 | 一种场效应管及其制作方法 |
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