CN109360854A - 一种功率器件终端结构及其制作方法 - Google Patents
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Abstract
本发明提供一种功率器件终端结构及其制作方法，包括：第一导电类型的衬底，第一导电类型的第一外延层，依次形成于所述第一外延层上表面的第一沟槽、第二沟槽和第三沟槽，第二导电类型的第二外延层，第二导电类型的注入区，第三外延层，第一导电类型的第四外延层，第二导电类型的第五外延层，介质层，第一接触孔，第二接触孔，高阻多晶硅层，该终端结构在最小化终端结构长度的情况下，增大了器件耗尽区面积，且不会增加器件的寄生电容，提高了功率器件终端结构的性能和可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件终端结构及其制作方法。
背景技术
功率器件的最重要性能之一就是抗高压能力，器件经过设计可以器件界面的耗尽区上承受高压，随着外加电压的增大，耗尽区电场强度也会增大，最终超过材料极限出现雪崩击穿。当器件边缘耗尽区电场曲率增大，会导致电场强度比管芯内部大，在电压升高的过程中管芯边缘会早于管芯内部出现雪崩击穿，为了提高器件的性能，需要在器件边缘设计分压结构，减少耗尽区曲率，使耗尽区横向延伸，增强水平方向的耐压能力。
终端扩展技术是目前功率器件中通常采用的分压结构之一。它的工艺简单，可以与有源区一起扩散形成。终端扩展技术是在主结的周围制作一圈轻掺杂的P型区域。当主结反偏时，结终端扩展区域会同时被耗尽。此时就相当于在漂移区的耗尽区内部引入了负电荷，这些负电荷将耗尽区扩展，并且本身也能吸收一部分电场，从而减小主结边缘处的电场尖峰。进而提高器件的抗击穿能力。但这种结构的缺点是表面氧化层的界面电荷会对器件表面电势产生很大影响，影响分压效果，使抗击穿电压能力降低。器件反向工作时PN结反偏形成耗尽区面积较大，随之而来寄生电容会增加器件的开关损耗，同时这种结构会增大器件的面积，从而增大了功率器件的制作成本。
发明内容
本发明基于上述问题，提出了一种功率器件终端结构及其制作方法，在最小化终端结构长度的情况下，增大了器件耗尽区面积，且不会增加器件的寄生电容，提高了功率器件终端结构的性能和可靠性。
一方面，本发明提供了一种功率器件终端结构的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面依次形成第一沟槽、第二沟槽和第三沟槽；
在所述第一沟槽侧壁、所述第二沟槽侧壁、所述第三沟槽以及所述第一外延层上表面形成第二导电类型的第二外延层；
在所述第一沟槽底面和所述第二沟槽底面通过离子注入方式形成第二导电类型的注入区；
在所述第一沟槽内的所述第二外延层的侧壁形成第一导电类型的第三外延层；
在所述第二沟槽的剩余部分填充第一导电类型的第四外延层；
在所述第一外延层上表面和所述第一沟槽的剩余部分形成第二导电类型的第五外延层；
在所述第五外延层上表面形成介质层；
刻蚀所述介质层、所述第五外延层形成第一接触孔，所述第一接触孔与所述第三外延层和所述第一沟槽内的所述第五外延层连接；
刻蚀所述介质层、所述第五外延层和所述第一外延层上表面的所述第二外延层形成第二接触孔，所述第二接触孔下表面与所述第一外延层上表面连接；
在所述介质层上表面、所述第一接触孔和所述第二接触孔内形成高阻多晶硅层。
进一步地，所述第一沟槽、所述第二沟槽和所述第三沟槽的深度大致相等。
进一步地，所述第一沟槽的宽度大于所述第二沟槽的宽度，所述第二沟槽的宽度大于所述第三沟槽的宽度。
进一步地，在所述第一沟槽侧壁、所述第二沟槽侧壁、所述第三沟槽以及所述第一外延层上表面形成第二导电类型的第二外延层，具体包括：
在所述第一沟槽以及所述第二沟槽的侧壁和底面、所述第三沟槽、所述第一外延层上表面形成第二导电类型的第六外延层；
刻蚀掉所述第一沟槽和所述第二沟槽底面的所述第六外延层形成所述第二外延层。
进一步地，在所述第一沟槽内的所述第二外延层的侧壁形成第一导电类型的第三外延层，在所述第二沟槽的剩余部分填充第一导电类型的第四外延层，具体包括：
在所述第二外延层上表面、所述第一沟槽底面、所述第一沟槽内的所述第二外延层侧壁、所述第二沟槽形成第七外延层；
刻蚀掉所述第二外延层上表面、所述第一沟槽底面的所述第七外延层从而在所述第一沟槽内的所述第二外延层的侧壁形成第一导电类型的第三外延层，在所述第二沟槽的剩余部分填充第一导电类型的第四外延层。
进一步地，所述第五外延层的离子浓度高于所述第二外延层的离子浓度。
另一方面，本发明提供了一种功率器件终端结构，该功率器件终端结构包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
依次形成于所述第一外延层上表面的第一沟槽、第二沟槽和第三沟槽；
形成于所述第一沟槽侧壁、所述第二沟槽侧壁、所述第三沟槽以及所述第一外延层上表面的第二导电类型的第二外延层；
形成于所述第一沟槽底面和所述第二沟槽底面的第二导电类型的注入区；
形成于所述第一沟槽内的所述第二外延层侧壁的第一导电类型的第三外延层；
填充于所述第二沟槽剩余部分的第一导电类型的第四外延层；
形成于所述第一外延层上表面和所述第一沟槽剩余部分的第二导电类型的第五外延层；
形成于所述第五外延层上表面的介质层；
刻蚀所述介质层、所述第五外延层形成的第一接触孔，所述第一接触孔与所述第三外延层和所述第一沟槽内的所述第五外延层连接；
刻蚀所述介质层、所述第五外延层和所述第一外延层上表面的所述第二外延层形成的第二接触孔，所述第二接触孔下表面与所述第一外延层上表面连接；
形成于所述介质层上表面、所述第一接触孔和所述第二接触孔内的高阻多晶硅层。
进一步地，所述第一沟槽的宽度大于所述第二沟槽的宽度，所述第二沟槽的宽度大于所述第三沟槽的宽度。
进一步地，所述第五外延层的离子浓度高于所述第二外延层的离子浓度。
进一步地，所述第三外延层和所述第四外延层的离子浓度高于所述第一外延层的离子浓度。
本发明通过上述技术方案，提出了一种功率器件终端结构，通过刻蚀沟槽，多次外延，能够在和器件的工艺兼容的前提下，使分压区域形成结深和浓度渐变的终端扩展结构。和传统结构相比，工艺简单，结深和浓度可以通过外延宽度和浓度控制，生产成本低。结深和浓度渐变能够最大化提高分压能力，减少器件面积，降低器件的制作成本，提升器件的性能。通过高阻多晶硅层将外延层与器件最外端的终端连接，有利于降低器件的寄生电容。该终端结构在最小化终端结构长度的情况下，增大了器件耗尽区面积，且不会增加器件的寄生电容，提高了功率器件终端结构的性能和可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明的一个实施例提供的功率器件终端结构的制作方法的流程示意图；
图2至图8是本发明的一个实施例提供的功功率器件终端结构的制作步骤的结构示意图；
附图标记说明：
1-衬底；2-第一外延层；3-第二外延层；4-第三外延层；5-第四外延层；6-第五外延层；7-第六外延层；8-第七外延层；9-第一沟槽；10-第二沟槽；11-第三沟槽；12-注入区；13-介质层；14-第一接触孔；15-第二接触孔；16-高阻多晶硅层。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图8对本发明实施例提供的一种功率器件终端结构及其制作方法进行详细说明。
本发明实施例提供一种功率器件终端结构的制作方法，如图1所示的一个实施例提供的功率器件终端结构的制作方法的流程示意图，该终端结构的制作方法包括：
步骤S1：提供第一导电类型的衬底1；
步骤S2：在所述衬底1上表面形成第一导电类型的第一外延层2；
步骤S3：在所述第一外延层2上表面依次形成第一沟槽9、第二沟槽10和第三沟槽11；
步骤S4：在所述第一沟槽9侧壁、所述第二沟槽10侧壁、所述第三沟槽11以及所述第一外延层2上表面形成第二导电类型的第二外延层3；
步骤S5：在所述第一沟槽9底面和所述第二沟槽10底面通过离子注入方式形成第二导电类型的注入区12；
步骤S6：在所述第一沟槽9内的所述第二外延层3的侧壁形成第一导电类型的第三外延层4；
步骤S7：在所述第二沟槽10的剩余部分填充第一导电类型的第四外延层5；
步骤S8：在所述第一外延层2上表面和所述第一沟槽9的剩余部分形成第二导电类型的第五外延层6；
步骤S9：在所述第五外延层6上表面形成介质层13；
步骤S10：刻蚀所述介质层13、所述第五外延层6形成第一接触孔14，所述第一接触孔14与所述第三外延层4和所述第一沟槽9内的所述第五外延层6连接；
步骤S11：刻蚀所述介质层13、所述第五外延层6和所述第一外延层2上表面的所述第二外延层3形成第二接触孔15，所述第二接触孔15下表面与所述第一外延层2上表面连接；
步骤S12：在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内形成高阻多晶硅层16。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件终端结构的制作方法加以详细阐述。
请参阅附图2，执行步骤S1、S2，具体为：提供第一导电类型的衬底1；在所述衬底1上表面形成第一导电类型的第一外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延生长或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
请参阅附图2，执行步骤S3，具体为：在所述第一外延层上表面依次形成第一沟槽、第二沟槽和第三沟槽。进一步地，所述第一沟槽、所述第二沟槽和所述第三沟槽的深度大致相等；所述第一沟槽的宽度大于所述第二沟槽的宽度，所述第二沟槽的宽度大于所述第三沟槽的宽度。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第一沟槽9、所述第二沟槽10和所述第三沟槽11，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述第一沟槽9、所述第二沟槽10和所述第三沟槽11的底面不与所述衬底1相连接。
请参阅附图3和图4，执行步骤S4，具体为：在所述第一沟槽9侧壁、所述第二沟槽10侧壁、所述第三沟槽11以及所述第一外延层2上表面形成第二导电类型的第二外延层3，具体包括：在所述第一沟槽9以及所述第二沟槽10的侧壁和底面、所述第三沟槽11、所述第一外延层2上表面形成第二导电类型的第六外延层7；刻蚀掉所述第一沟槽9和所述第二沟槽10底面的所述第六外延层7形成所述第二外延层3。在本发明的一些实施例中，在所述第一沟槽9以及所述第二沟槽10的侧壁和底面、所述第三沟槽11、所述第一外延层2上表面使用外延或扩散的方法形成所述第六外延层7，进一步地，在所述第一沟槽9以及所述第二沟槽10的侧壁和底面、所述第三沟槽11、所述第一外延层2上表面通过外延或扩散硼元素或铟元素或铝元素或三者的任意组合形成所述第六外延层7。刻蚀掉所述第一沟槽9和所述第二沟槽10底面的所述第六外延层7形成所述第二外延层3。
请参阅附图4，执行步骤S5，具体为：在所述第一沟槽9底面和所述第二沟槽10底面通过离子注入方式形成第二导电类型的注入区12。所述注入区12的至少部分表面裸露于所述第一沟槽9底面和所述第二沟槽10底面的上表面。所述注入区12可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述注入区12可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述注入区12，通过离子注入形成所述注入区12能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。在所述第一沟槽9和所述第二沟槽10下表面形成所述注入区12，在不增加外延层厚度的情况下，可以提高器件反向工作时耗尽区的面积。
请参阅附图5和图6，执行步骤S6和S7，具体为：在所述第一沟槽9内的所述第二外延层3的侧壁形成第一导电类型的第三外延层4；在所述第二沟槽10的剩余部分填充第一导电类型的第四外延层5。具体包括：在所述第二外延层3上表面、所述第一沟槽9底面、所述第一沟槽9内的所述第二外延层3侧壁、所述第二沟槽10形成第七外延层8；刻蚀掉所述第二外延层3上表面、所述第一沟槽9底面的所述第七外延层8从而在所述第一沟槽9内的所述第二外延层3的侧壁形成第一导电类型的第三外延层4，在所述第二沟槽10的剩余部分填充第一导电类型的第四外延层5。在本发明的一些实施例中，在所述第二外延层3上表面、所述第一沟槽9底面、所述第一沟槽9内的所述第二外延层3侧壁、所述第二沟槽10内使用外延或扩散的方法形成所述第七外延层8，进一步地，在所述第二外延层3上表面、所述第一沟槽9底面、所述第一沟槽9内的所述第二外延层3侧壁、所述第二沟槽10内通过外延或扩散磷元素或砷元素或两者的任意组合形成所述第七外延层8。刻蚀掉所述第二外延层3上表面、所述第一沟槽9底面的所述第七外延层8从而在所述第一沟槽9内的所述第二外延层3的侧壁形成第一导电类型的第三外延层4，在所述第二沟槽10的剩余部分填充第一导电类型的第四外延层5。设置不同厚度的外延层能够最大化提升器件的抗击穿电压能力，同时可以减小器件面积，降低了器件制作成本。
请参阅附图6，执行步骤S8，具体为：在所述第一外延层2上表面和所述第一沟槽9的剩余部分形成第二导电类型的第五外延层6。进一步地，所述第五外延层6的离子浓度高于所述第二外延层3的离子浓度。在本发明的一些实施例中，在所述第一外延层2上表面和所述第一沟槽9的剩余部分使用外延或扩散的方法形成所述第五外延层6，进一步地，在所述第一外延层2上表面和所述第一沟槽9的剩余部分通过外延或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成所述第五外延层6。
请参阅附图7，执行步骤S9，具体为：在所述第五外延层6上表面形成介质层13。所述介质层13为绝缘层，所述介质层13可以使用溅射或热氧化形成。在本发明的一些实施例中，所述介质层13为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。
请参阅附图7，执行步骤S10和S11，具体为：刻蚀所述介质层13、所述第五外延层6形成第一接触孔14，所述第一接触孔14与所述第三外延层4和所述第一沟槽9内的所述第五外延层6连接；刻蚀所述介质层13、所述第五外延层6和所述第一外延层2上表面的所述第二外延层3形成第二接触孔15，所述第二接触孔15下表面与所述第一外延层2上表面连接。在本发明的一些实施例中，在所述第五外延层6的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀形成所述第一接触孔14和所述第二接触孔15，再去除所述第二光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述第一接触孔14贯穿所述介质层13、所述第二外延层3上表面的所述第五外延层6与所述第三外延层4和所述第一沟槽9内的所述第五外延层6连接，所述第二接触孔15贯穿所述第一外延层2上表面的所述第二外延层3和所述第五外延层6与所述第一外延层2上表面连接。
请参阅附图8，执行步骤S12，具体为：在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内形成高阻多晶硅层16。在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内通过外延或扩散的方法形成所述高阻多晶硅层16。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内形成高阻多晶硅层16，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内使用低压力化学气相沉积(简称LPCVD，即Low Pressure Chemical Vapor Deposition)形成所述高阻多晶硅层16，形成的所述高阻多晶硅层16的纯度高，均匀性好。如此结构设置将所述第二外延层3、所述第三外延层4以及所述第五外延层6通过所述高阻多晶硅层16与器件最外端的终端连接，有利于降低器件的寄生电容。
以下结合图1至图8对本发明实施例提供的一种功率器件终端结构进行详细说明。
本发明实施例提供一种功率器件终端结构，所述功率器件终端结构包括：
第一导电类型的衬底1；
形成于所述衬底1上表面的第一导电类型的第一外延层2；
依次形成于所述第一外延层2上表面的第一沟槽9、第二沟槽10和第三沟槽11；
形成于所述第一沟槽9侧壁、所述第二沟槽10侧壁、所述第三沟槽11以及所述第一外延层2上表面的第二导电类型的第二外延层3；
形成于所述第一沟槽9底面和所述第二沟槽10底面的第二导电类型的注入区12；
形成于所述第一沟槽9内的所述第二外延层3侧壁的第一导电类型的第三外延层4；
填充于所述第二沟槽10剩余部分的第一导电类型的第四外延层5；
形成于所述第一外延层2上表面和所述第一沟槽9剩余部分的第二导电类型的第五外延层6；
形成于所述第五外延层6上表面的介质层13；
刻蚀所述介质层13、所述第五外延层6形成的第一接触孔14，所述第一接触孔14与所述第三外延层4和所述第一沟槽9内的所述第五外延层6连接；
刻蚀所述介质层13、所述第五外延层6和所述第一外延层2上表面的所述第二外延层3形成的第二接触孔15，所述第二接触孔15下表面与所述第一外延层2上表面连接；
形成于所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内的高阻多晶硅层16。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件终端结构加以详细阐述。
在本发明的一些实施例中，如图2所示，所述功率器件终端结构包括第一导电类型的衬底1；形成于所述衬底1上表面的第一导电类型的第一外延层2。所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
在本发明的一些实施例中，如图2所示，所述功率器件终端结构包括依次形成于所述第一外延层上表面的第一沟槽、第二沟槽和第三沟槽。进一步地，所述第一沟槽、所述第二沟槽和所述第三沟槽的深度大致相等；所述第一沟槽的宽度大于所述第二沟槽的宽度，所述第二沟槽的宽度大于所述第三沟槽的宽度。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第一沟槽9、所述第二沟槽10和所述第三沟槽11，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述第一沟槽9、所述第二沟槽10和所述第三沟槽11的底面不与所述衬底1相连接。
在本发明的一些实施例中，如图4所示，所述功率器件终端结构包括形成于所述第一沟槽9侧壁、所述第二沟槽10侧壁、所述第三沟槽11以及所述第一外延层2上表面的第二导电类型的第二外延层3。在本发明的一些实施例中，在所述第一沟槽9以及所述第二沟槽10的侧壁和底面、所述第三沟槽11、所述第一外延层2上表面使用外延或扩散的方法形成所述第六外延层7，进一步地，在所述第一沟槽9以及所述第二沟槽10的侧壁和底面、所述第三沟槽11、所述第一外延层2上表面通过外延或扩散硼元素或铟元素或铝元素或三者的任意组合形成所述第六外延层7。刻蚀掉所述第一沟槽9和所述第二沟槽10底面的所述第六外延层7形成所述第二外延层3。
在本发明的一些实施例中，如图4所示，所述功率器件终端结构包括形成于所述第一沟槽9底面和所述第二沟槽10底面的第二导电类型的注入区12所述注入区12的至少部分表面裸露于所述第一沟槽9底面和所述第二沟槽10底面的上表面。所述注入区12可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述注入区12可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述注入区12，通过离子注入形成所述注入区12能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。在所述第一沟槽9和所述第二沟槽10下表面形成所述注入区12，在不增加外延层厚度的情况下，可以提高器件反向工作时耗尽区的面积。
在本发明的一些实施例中，如图6所示，所述功率器件终端结构包括形成于所述第一沟槽9内的所述第二外延层3侧壁的第一导电类型的第三外延层4；填充于所述第二沟槽10剩余部分的第一导电类型的第四外延层5。进一步地，所述第三外延层4和所述第四外延层5的离子浓度高于所述第一外延层2的离子浓度。在本发明的一些实施例中，在所述第二外延层3上表面、所述第一沟槽9底面、所述第一沟槽9内的所述第二外延层3侧壁、所述第二沟槽10内使用外延或扩散的方法形成所述第七外延层8，进一步地，在所述第二外延层3上表面、所述第一沟槽9底面、所述第一沟槽9内的所述第二外延层3侧壁、所述第二沟槽10内通过外延或扩散磷元素或砷元素或两者的任意组合形成所述第七外延层8。刻蚀掉所述第二外延层3上表面、所述第一沟槽9底面的所述第七外延层8从而在所述第一沟槽9内的所述第二外延层3的侧壁形成第一导电类型的第三外延层4，在所述第二沟槽10的剩余部分填充第一导电类型的第四外延层5。设置不同厚度的外延层能够最大化提升器件的抗击穿电压能力，同时可以减小器件面积，降低了器件制作成本。
在本发明的一些实施例中，如图6所示，所述功率器件终端结构包括形成于所述第一外延层2上表面和所述第一沟槽9剩余部分的第二导电类型的第五外延层6。进一步地，所述第五外延层6的离子浓度高于所述第二外延层3的离子浓度。在本发明的一些实施例中，在所述第一外延层2上表面和所述第一沟槽9的剩余部分使用外延或扩散的方法形成所述第五外延层6，进一步地，在所述第一外延层2上表面和所述第一沟槽9的剩余部分通过外延或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成所述第五外延层6。
在本发明的一些实施例中，如图7所示，所述功率器件终端结构包括形成于所述第五外延层6上表面的介质层13。所述介质层13为绝缘层，所述介质层13可以使用溅射或热氧化形成。在本发明的一些实施例中，所述介质层13为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。
在本发明的一些实施例中，如图7所示，所述功率器件终端结构包括刻蚀所述介质层13、所述第五外延层6形成的第一接触孔14，所述第一接触孔14与所述第三外延层4和所述第一沟槽9内的所述第五外延层6连接；刻蚀所述介质层13、所述第五外延层6和所述第一外延层2上表面的所述第二外延层3形成的第二接触孔15，所述第二接触孔15下表面与所述第一外延层2上表面连接。在本发明的一些实施例中，所述第一接触孔14贯穿所述介质层13、所述第二外延层3上表面的所述第五外延层6与所述第三外延层4和所述第一沟槽9内的所述第五外延层6连接，所述第二接触孔15贯穿所述所述第一外延层2上表面的所述第二外延层3和所述第五外延层6与所述第一外延层2上表面连接。
在本发明的一些实施例中，如图8所示，所述功率器件终端结构包括形成于所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内的高阻多晶硅层16。在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内通过外延或扩散的方法形成所述高阻多晶硅层16。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内形成高阻多晶硅层16，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述介质层13上表面、所述第一接触孔14和所述第二接触孔15内使用低压力化学气相沉积(简称LPCVD，即Low Pressure Chemi ca l Vapor Depos it i on)形成所述高阻多晶硅层16，形成的所述高阻多晶硅层16的纯度高，均匀性好。如此结构设置将所述第二外延层3、所述第三外延层4以及所述第五外延层6通过所述高阻多晶硅层16与器件最外端的终端连接，有利于降低器件的寄生电容。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，提出了一种功率器件终端结构，通过刻蚀沟槽，形成第一沟槽、第二沟槽和第三沟槽，通过在三个不同宽度沟槽内多次外延形成第二外延层、第三外延层、第四外延层和第五外延层，能够在和器件的工艺兼容的前提下，使分压区域形成结深和浓度渐变的终端扩展结构。和传统结构相比，工艺简单，结深和浓度可以通过外延宽度和浓度控制，生产成本低。结深和浓度渐变能够最大化提高分压能力，减少器件面积，降低器件的制作成本，提升器件的性能。通过高阻多晶硅层将外延层与器件最外端的终端连接，有利于降低器件的寄生电容。该终端结构在最小化终端结构长度的情况下，增大了器件耗尽区面积，且不会增加器件的寄生电容，提高了功率器件终端结构的性能和可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率器件终端结构的制作方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面依次形成第一沟槽、第二沟槽和第三沟槽；
在所述第一沟槽侧壁、所述第二沟槽侧壁、所述第三沟槽以及所述第一外延层上表面形成第二导电类型的第二外延层；
在所述第一沟槽底面和所述第二沟槽底面通过离子注入方式形成第二导电类型的注入区；
在所述第一沟槽内的所述第二外延层的侧壁形成第一导电类型的第三外延层；
在所述第二沟槽的剩余部分填充第一导电类型的第四外延层；
在所述第一外延层上表面和所述第一沟槽的剩余部分形成第二导电类型的第五外延层；
在所述第五外延层上表面形成介质层；
刻蚀所述介质层、所述第五外延层形成第一接触孔，所述第一接触孔与所述第三外延层和所述第一沟槽内的所述第五外延层连接；
刻蚀所述介质层、所述第五外延层和所述第一外延层上表面的所述第二外延层形成第二接触孔，所述第二接触孔下表面与所述第一外延层上表面连接；
在所述介质层上表面、所述第一接触孔和所述第二接触孔内形成高阻多晶硅层。
2.根据权利要求1所述的功率器件终端结构的制作方法，其特征在于，所述第一沟槽、所述第二沟槽和所述第三沟槽的深度大致相等。
3.根据权利要求1所述的功率器件终端结构的制作方法，其特征在于，所述第一沟槽的宽度大于所述第二沟槽的宽度，所述第二沟槽的宽度大于所述第三沟槽的宽度。
4.根据权利要求1所述的功率器件终端结构的制作方法，其特征在于，在所述第一沟槽侧壁、所述第二沟槽侧壁、所述第三沟槽以及所述第一外延层上表面形成第二导电类型的第二外延层，具体包括：
在所述第一沟槽以及所述第二沟槽的侧壁和底面、所述第三沟槽、所述第一外延层上表面形成第二导电类型的第六外延层；
刻蚀掉所述第一沟槽和所述第二沟槽底面的所述第六外延层形成所述第二外延层。
5.根据权利要求1所述的功率器件终端结构的制作方法，其特征在于，在所述第一沟槽内的所述第二外延层的侧壁形成第一导电类型的第三外延层，在所述第二沟槽的剩余部分填充第一导电类型的第四外延层，具体包括：
在所述第二外延层上表面、所述第一沟槽底面、所述第一沟槽内的所述第二外延层侧壁、所述第二沟槽形成第七外延层；
刻蚀掉所述第二外延层上表面、所述第一沟槽底面的所述第七外延层从而在所述第一沟槽内的所述第二外延层的侧壁形成第一导电类型的第三外延层，在所述第二沟槽的剩余部分填充第一导电类型的第四外延层。
6.根据权利要求1所述的功率器件终端结构的制作方法，其特征在于，所述第五外延层的离子浓度高于所述第二外延层的离子浓度。
7.一种功率器件终端结构，其特征在于，包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
依次形成于所述第一外延层上表面的第一沟槽、第二沟槽和第三沟槽；
形成于所述第一沟槽侧壁、所述第二沟槽侧壁、所述第三沟槽以及所述第一外延层上表面的第二导电类型的第二外延层；
形成于所述第一沟槽底面和所述第二沟槽底面的第二导电类型的注入区；
形成于所述第一沟槽内的所述第二外延层侧壁的第一导电类型的第三外延层；
填充于所述第二沟槽剩余部分的第一导电类型的第四外延层；
形成于所述第一外延层上表面和所述第一沟槽剩余部分的第二导电类型的第五外延层；
形成于所述第五外延层上表面的介质层；
刻蚀所述介质层、所述第五外延层形成的第一接触孔，所述第一接触孔与所述第三外延层和所述第一沟槽内的所述第五外延层连接；
刻蚀所述介质层、所述第五外延层和所述第一外延层上表面的所述第二外延层形成的第二接触孔，所述第二接触孔下表面与所述第一外延层上表面连接；
形成于所述介质层上表面、所述第一接触孔和所述第二接触孔内的高阻多晶硅层。
8.根据权利要求7所述的功率器件终端结构，其特征在于，所述第一沟槽的宽度大于所述第二沟槽的宽度，所述第二沟槽的宽度大于所述第三沟槽的宽度。
9.根据权利要求7所述的功率器件终端结构，其特征在于，所述第五外延层的离子浓度高于所述第二外延层的离子浓度。
10.根据权利要求7所述的功率器件终端结构，其特征在于，所述第三外延层和所述第四外延层的离子浓度高于所述第一外延层的离子浓度。
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Cited By (1)
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|---|---|---|---|---|
| CN114582959A (zh) * | 2022-05-06 | 2022-06-03 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型功率mos器件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1557022A (zh) * | 2001-09-19 | 2004-12-22 | 株式会社东芝 | 半导体装置及其制造方法 |
| US20060043480A1 (en) * | 2004-09-01 | 2006-03-02 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method of the same |
| CN102412260A (zh) * | 2010-09-25 | 2012-04-11 | 上海华虹Nec电子有限公司 | 超级结半导体器件的终端保护结构及制作方法 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
| WO2018107429A1 (zh) * | 2016-12-15 | 2018-06-21 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN108288587A (zh) * | 2018-01-29 | 2018-07-17 | 贵州芯长征科技有限公司 | 高压超结结构的制备方法 |
-
2018
- 2018-10-29 CN CN201811266036.9A patent/CN109360854A/zh not_active Withdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1557022A (zh) * | 2001-09-19 | 2004-12-22 | 株式会社东芝 | 半导体装置及其制造方法 |
| US20060043480A1 (en) * | 2004-09-01 | 2006-03-02 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method of the same |
| CN102412260A (zh) * | 2010-09-25 | 2012-04-11 | 上海华虹Nec电子有限公司 | 超级结半导体器件的终端保护结构及制作方法 |
| WO2018107429A1 (zh) * | 2016-12-15 | 2018-06-21 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
| CN108288587A (zh) * | 2018-01-29 | 2018-07-17 | 贵州芯长征科技有限公司 | 高压超结结构的制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114582959A (zh) * | 2022-05-06 | 2022-06-03 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型功率mos器件及其制造方法 |
| CN114582959B (zh) * | 2022-05-06 | 2022-08-02 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型功率mos器件及其制造方法 |
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