CN108886039B - 具有级位移的台阶结构的三维存储器器件及其制造方法 - Google Patents

具有级位移的台阶结构的三维存储器器件及其制造方法 Download PDF

Info

Publication number
CN108886039B
CN108886039B CN201780002991.9A CN201780002991A CN108886039B CN 108886039 B CN108886039 B CN 108886039B CN 201780002991 A CN201780002991 A CN 201780002991A CN 108886039 B CN108886039 B CN 108886039B
Authority
CN
China
Prior art keywords
layer
region
horizontal
memory
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780002991.9A
Other languages
English (en)
Other versions
CN108886039A (zh
Inventor
法月直人
冲住泰亲
马田省吾
小川裕之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN108886039A publication Critical patent/CN108886039A/zh
Application granted granted Critical
Publication of CN108886039B publication Critical patent/CN108886039B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在衬底之上形成阶面结构。在衬底和阶面结构之上形成绝缘层和间隔体材料层的交替堆叠体，其具有阶面结构的高度的近似二倍的总高度。间隔体材料层形成为导电层或用导电层取代。通过平坦化工艺从阶面结构上方移除交替堆叠体的部分。可以在阶面结构上面的第一阶台区中和在位于交替堆叠体的存储器阵列区的相对侧的第二阶台区中兼时地形成阶梯表面。形成一对级位移的阶梯表面。到交替堆叠体的接触体可以仅向下达到该对级位移的阶梯表面的最低表面，并且可以短于交替堆叠体。

Description

具有级位移的台阶结构的三维存储器器件及其制造方法
相关申请
本申请要求提交于2017年3月7日、申请号为15/451,773的美国非临时申请的优先权，其整体内容通过引用整合于本文。
技术领域
本公开一般涉及半导体器件的领域，并且具体地涉及采用用于接触字线的级位移的台阶结构的三维存储器器件、及其制造方法。
背景技术
在T.Endoh等人发表于IEDM Proc.(2001)33-36的、题为“Novel Ultra HighDensity Memory With A Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell”的文章中公开了具有每单元一比特的三维垂直NAND串。
发明内容
根据本公开的方面，提供了一种三维存储器器件，其包括：位于衬底(substrate)之上的绝缘层和导电层的交替堆叠体(stack)，其中交替堆叠体从底部到顶部由交替堆叠体内的层的第一连续子集和层的第二连续子集组成；位于衬底之上的阶面(mesa)结构；在存储器阵列区中延伸穿过交替堆叠体的存储器堆叠体结构，其中存储器堆叠体结构中的每一个包括存储器膜和垂直半导体沟道；第一阶台(terrace)区，位于存储器阵列区的第一侧处的阶面结构上方，并且包含第一连续子集的第一阶梯表面；第二阶台区，位于存储器阵列区的第二侧处，并且包含第二连续子集的第二阶梯表面；第一接触通孔结构，接触第一阶台区中的第一连续子集内的相应的导电层；以及第二接触通孔结构，接触第二阶台区中的第二连续子集内的相应的导电层。根据本公开的方面，提供了一种三维存储器器件，其包括：位于衬底之上的绝缘层和字线层的交替堆叠体，其中字线层包括在存储器阵列区中的上部字线层和位于上部字线层之下的下部字线层；在第一接触区中位于衬底之上的阶面结构；在存储器阵列区中延伸穿过交替堆叠体的存储器堆叠体结构，其中存储器堆叠体结构中的每一个包括存储器膜和垂直半导体沟道；第一阶台区，位于存储器阵列区的第一侧处的第一接触区中的阶面结构上方，并且包含第一阶梯表面，第一阶梯表面含有下部字线层的相应的水平表面；以及第一字线接触通孔结构，接触第一阶台区中的下部字线层的相应的水平表面。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法。在衬底之上形成阶面结构。在衬底和阶面结构之上形成绝缘层和间隔体(spacer)材料层的交替堆叠体。交替堆叠体从底部到顶部由交替堆叠体内的层的第一连续子集和层的第二连续子集组成。间隔体材料层形成为导电层，或随后被用导电层取代。穿过交替堆叠体的存储器阵列区而形成存储器堆叠体结构。在阶面结构上方且在存储器阵列区的第一侧处的第一阶台区中形成包含第一连续子集的水平和非水平连接表面(其可以为垂直表面)的第一阶梯表面。在存储器阵列区的第二侧处的第二阶台区中形成包含第二连续子集的水平和非水平连接表面(其可以为垂直表面)的第二阶梯表面。在第一阶梯表面和阶面结构之上形成第一反向(retro)阶梯电介质(dielectric)材料部分，并且在第二阶梯表面之上形成第二反向阶梯电介质材料部分。第一接触通孔结构形成为穿过第一反向阶梯电介质材料部分且与第一阶梯表面的水平部分接触，并且第二接触通孔结构形成为穿过第二反向阶梯电介质材料部分且与第二阶梯表面的水平部分接触。
附图说明
图1是根据本公开的实施例的示例性结构在形成至少一个***器件和半导体材料层之后的示意性垂直截面图。
图2是根据本公开的实施例的示例性结构在形成电介质阶面结构之后的示意性垂直截面图。
图3是根据本公开的实施例的示例性结构在形成绝缘层和牺牲材料层的交替堆叠体的第一连续子集之后的示意性垂直截面图。
图4是根据本公开的实施例的示例性结构在形成绝缘层和牺牲材料层的交替堆叠体的第二连续子集之后的示意性垂直截面图。
图5是根据本公开的实施例的示例性结构在形成可选掩模(masking)材料层之后的示意性垂直截面图。
图6是根据本公开的实施例的示例性结构在将交替堆叠体的部分凹陷之后的示意性垂直截面图。
图7是根据本公开的实施例的示例性结构在形成图案化的掩模层、和各向异性蚀刻工艺之后的示意性垂直截面图，各向异性蚀刻工艺蚀刻区内未被图案化的掩模层遮掩的一对牺牲材料层和绝缘层。
图8是根据本公开的实施例的示例性结构在形成第一阶梯表面和第二阶梯表面之后的示意性垂直截面图。
图9是根据本公开的实施例的示例性结构在通过各向异性蚀刻可选地蚀刻存储器阵列区外侧的交替堆叠体的第一连续子集、第一阶台区、以及第二阶台区之后的示意性垂直截面图。
图10是根据本公开的实施例的示例性结构在形成反向阶梯电介质材料部分之后的示意性垂直截面图。
图11是根据本公开的实施例的示例性结构在形成存储器开口和支承开口之后的示意性垂直截面图。
图12A-12H是根据本公开的实施例的示例性结构内的存储器开口直至第二半导体沟道层的沉积的工艺步骤的顺序示意性垂直截面图。
图13是根据本公开的实施例的示例性结构在形成存储器堆叠体结构和支撑柱结构之后的示意性垂直截面图。
图14A是根据本公开的实施例的示例性结构在形成背侧沟槽之后的示意性垂直截面图。
图14B是图14A的示例性结构的部分透视俯视图。垂直平面A-A’是图14A的左侧的示意性垂直截面图的平面。
图15是根据本公开的实施例的示例性结构在形成背侧凹陷之后的示意性垂直截面图。
图16A-16D是根据本公开的实施例的示例性结构的区在形成导电层期间的顺序垂直截面图。
图17是示例性结构在图16D的工艺步骤处的示意性垂直截面图。
图18是根据本公开的实施例的示例性结构在从背侧沟槽内移除沉积的导电材料之后的示意性垂直截面图。
图19A是根据本公开的实施例的示例性结构在于每个背侧沟槽内形成绝缘间隔体和背侧接触结构之后的示意性垂直截面图。
图19B是图19A的示例性结构的区的放大图。
图20A是根据本公开的实施例的示例性结构在形成附加接触通孔结构之后的示意性垂直截面图。
图20B是图20A的示例性结构的俯视图。垂直平面A-A’是图20A的左侧的示意性垂直截面图的平面。
具体实施方式
如上面所讨论的，本公开涉及包含多级存储器阵列的垂直堆叠体的三维存储器器件及其制造方法，以下描述了其各方面。本公开的实施例可以用来形成包含多级存储器结构的各种结构，其非限制性示例包含半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。
附图未按比例绘制。在图示了元件的单个实例的情况下，可以复制元件的多个实例，除非另外明确描述或清楚指示了不存在元件的复制。诸如“第一”、“第二”以及“第三”的序数仅用来识别相似元件，并且在本公开的说明书和权利要求中可能采用不同的序数。相同的附图标记指代相同元件或相似元件。除非另有指明，具有相同附图标记的元件假定为具有相同成分。如本文中所使用的，位于第二元件“上”的第一元件可以是位于第二元件的表面的外侧上或在第二元件的内侧上。如本文中所使用的，如果在第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用的，“层”是指包含具有厚度的区的材料部分。层可以延伸在下面(underlying)或上面(overlying)的结构的整体之上，或可以具有小于下面或上面的结构的范围的范围。此外，层可以为均质或非均质连续结构的区，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的水平平面的任意对之间。层可以水平地、垂直地，和/或沿着锥形(tapered)表面延伸。衬底可以是层，可以在其中包含一个或多个层，或者可以在其上、在其上方，和/或在其之下具有一个或多个层。
单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个衬底上方而没有介于中间的衬底的一个存储器阵列。术语“单片”是指阵列的每级的层直接沉积在阵列的每个下面的级的层上。与之不同，二维阵列可以分开地形成，并且然后封装(package)在一起以形成非单片存储器器件。例如，已经通过在分开的衬底上形成存储器级并垂直地堆叠存储器级构造了非单片堆叠存储器，如专利号为5,915,167、题为“Three-Dimensional Structure Memory”的美国专利中所描述的。衬底可以在接合之前被减薄或从存储器级移除，但因为存储器级初始地形成在分开的衬底之上，所以这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文中所描述的各种实施例制造。
参考图1，图示了根据本公开的实施例的示例性结构，其可以例如用来制造含有垂直NAND存储器器件的器件结构。示例性结构包含衬底(9、10)，其可以为半导体衬底。衬底(9、10)可以包含衬底半导体层9和可选半导体材料层10。衬底半导体层9可以为半导体晶片或半导体材料层，并且可以包含至少一个单质(elemental)半导体材料(例如，单晶硅晶片或层)、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料、或本领域已知的其他半导体材料。衬底可以具有主表面7，其可以例如为衬底半导体层9的最顶表面。主表面7可以为半导体表面。在一个实施例中，主表面7可以为单晶半导体表面，诸如单晶半导体表面。
如本文中所使用的，“半导电的(semiconducting)材料”是指电导率在从1.0×10- 6S/cm至1.0×105S/cm的范围内的材料。如本文中所使用的，“半导体材料”是指在其中不存在电掺杂剂的情况下电导率在从1.0×10-6S/cm至1.0×105S/cm的范围内、并且当用电掺杂剂适当掺杂时能够产生电导率在从1.0S/cm至1.0×105S/cm范围内的掺杂材料的材料。如本文中所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂、或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文中所使用的，“绝缘体材料”或“电介质材料”是指电导率小于1.0×10-6S/cm的材料。如本文中所使用的，“重度掺杂半导体材料”是指以足够高的原子浓度掺杂电掺杂剂以成为导电材料(即，以具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以为重度掺杂半导体材料，或可以为以提供在从1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度包含电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指未掺杂电掺杂剂的半导体材料。从而，半导体材料可以为半导电或导电的，并且可以为本征半导体材料或掺杂半导体材料。掺杂半导体材料根据其中电掺杂剂的原子浓度，可以是半导电或导电的。如本文中所使用的，“金属材料”是指其中包含至少一种金属元素的导电材料。电导率的全部测量在标准条件下进行。
可以在衬底半导体层9的一部分上形成用于***电路的至少一个半导体器件700。至少一个半导体器件可以包含例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构120。栅极电介质层、至少一个栅极导体层、以及栅极帽电介质层可以被形成在衬底半导体层9之上，并且可以随后被图案化，以形成至少一个栅极结构(150、152、154、158)，其中的每一个可以包含栅极电介质150、栅电极(152、154)、以及栅极帽电介质158。栅电极(152、154)可以包含第一栅电极部分152和第二栅电极部分154的堆叠体。可以通过沉积和各向异性地蚀刻电介质衬垫来在至少一个栅极结构(150、152、154、158)周围形成至少一个栅极间隔体156。
可以例如通过采用至少一个栅极结构(150、152、154、158)作为掩模结构来将电掺杂剂引入，而在衬底半导体层9的上部部分中形成有源区130。可以依所需采用附加掩模。有源区130可以包含场效应晶体管的源极区和漏极区。可以可选地形成第一电介质衬垫161和第二电介质衬垫162。第一和第二电介质衬垫(161、162)中的每一个可以包括硅氧化物层、硅氮化物层、和/或电介质金属氧化物层。如本文中所使用的，硅氧化物包含二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量硅氧化物。二氧化硅是优选的。在说明性示例中，第一电介质衬垫161可以为硅氧化物层，并且第二电介质衬垫162可以为硅氮化物层。用于***电路的至少一个半导体器件可以含有用于要随后形成的存储器器件的驱动电路，存储器器件可以包含至少一个NAND器件。
诸如硅氧化物的电介质材料可以被沉积在至少一个半导体器件之上，并且可以随后被平坦化，以形成平坦化电介质层170。在一个实施例中，平坦化电介质层170的平坦化的顶表面可以与电介质衬垫(161、162)的顶表面共平面。随后，可以将平坦化电介质层170和电介质衬垫(161、162)从区域移除，以物理地暴露衬底半导体层9的顶表面。如本文中所使用的，如果表面与真空或气相材料(诸如空气)物理上接触，则表面被“物理地暴露”。
可以在形成至少一个半导体器件700之前或之后，通过单晶半导体材料的沉积(例如，通过选择性外延)，在衬底半导体层9的顶表面上形成可选半导体材料层10(如果存在)。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以为能够用于上述衬底半导体层9的任意材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平坦化(CMP)，将沉积的半导体材料位于平坦化电介质层170的顶表面上方的部分移除。在此情况下，半导体材料层10的顶表面可以与平坦化电介质层170的顶表面共平面。
至少一个半导体器件700的区(即，区域)在本文中称为***器件区200。其中随后形成存储器阵列的区在本文中称为存储器阵列区100。可以在存储器阵列区100与***器件区200之间提供用于随后形成导电层的阶梯阶台的接触区300。可以在存储器阵列区100的一侧上提供其中随后形成第一接触通孔结构的第一接触区300A，并且可以在存储器阵列区100的另一侧上提供其中随后形成第二接触通孔结构的第二接触区300B。可以在存储器阵列区100与第一接触区300A之间提供其中随后形成层的垂直地延伸的部分的过渡区400。可以与第一接触区300A相邻和/或与第二接触区300B相邻地提供***器件区200。
参考图2，可以在第一接触区300A中且在衬底(9、10)之上形成阶面结构310，诸如电介质阶面结构。电介质阶面结构310可以可选地延伸在***器件区200的至少一部分之上。可以例如通过沉积电介质材料作为平坦电介质材料层、在平坦电介质材料层之上施加和图案化光致抗蚀剂层、以及采用对半导体材料层10的半导体材料有选择性的蚀刻工艺来蚀刻平坦电介质材料层未被图案化的光致抗蚀剂层覆盖的区域，而形成电介质阶面结构310。蚀刻工艺可以为各向异性蚀刻工艺、各向同性蚀刻工艺、或其组合。在一个实施例中，蚀刻工艺可以为各向同性蚀刻工艺，并且电介质阶面结构310可以形成有垂直于主表面7的垂直侧壁。电介质阶面结构310的电介质材料可以包含例如硅氧化物。可选地，可以在硅氧化物层之上采用电介质金属氧化物衬垫(未示出)，以提供包含垂直层堆叠体的平坦电介质材料层。可替代地，平坦电介质材料层可以基本上由诸如硅氧化物的单一均质电介质材料构成。可替代地，阶面结构310可以由导电或半导体材料制成。在此情况下，将电介质帽(例如，硅氧化物或金属氧化物)在此阶段在阶面结构310的顶部之上形成，或形成作为下述的交替堆叠体的第一层，以将导电或半导体阶面结构310与要在阶面结构310上方的字线隔离，如下面将描述的。
可以通过保形或非保形沉积方法来沉积平坦电介质材料层。例如，可以通过化学气相沉积来沉积平坦电介质材料层。平坦电介质材料层的厚度、并且从而电介质阶面结构310的厚度，可以在要随后形成的绝缘层和间隔体材料层的交替堆叠体的总厚度的从40％至60％(诸如从45％至55％)的范围内。平坦电介质材料层可以形成有水平平坦顶表面，即，平行于衬底(9、10)的顶表面和主表面7的水平平面内的顶表面。从而，电介质阶面结构310可以包含水平顶表面。
参考图3，在衬底的顶表面之上形成交替的多个第一材料层(其可以为绝缘层32)和第二材料层(其可以为牺牲材料层42)的堆叠体(即，交替堆叠体)。如本文中所使用的，“材料层”是指包含其整体通体材料的层。如本文中所使用的，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。第一元件中不是交替的多个中的端部元件的每个实例在两侧上由第二元件的两个实例邻接，并且第二元件中不是交替的多个中的端部元件的每个实例在两端上由第一元件的两个实例邻接。第一元件可以在其间具有相同的厚度，或可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或开始于第二材料层的实例，并且可以终止于第一材料层的实例或终止于第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替的多个内以周期性重复的单元。
每个第一材料层包含第一材料，并且每个第二材料层包含与第一材料不同的第二材料。在一个实施例中，每个第一材料层可以为绝缘层32，并且每个第二材料层可以为牺牲材料层。在此情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文中所使用的，“原型”结构或“过程中(in-process)”结构是指其中至少一个部件在形状或成分上被随后修改的瞬态结构。
交替的多个的堆叠体在本文中称为交替堆叠体(32、42)。在一个实施例中，交替堆叠体(32、42)可以包含由第一材料组成的绝缘层32、以及由与绝缘层32的材料不同的第二材料组成的牺牲材料层42。图3图示了在形成绝缘层32和牺牲材料层42的交替堆叠体的第一连续子集之后的示例性结构。交替堆叠体(32、42)的第一连续子集可以对应于要完成的交替堆叠体(32、42)内的全部层的近似一半。换而言之，交替堆叠体(32、42)的第一连续子集可以对应于(近似地或精确地)要完成的交替堆叠体(32、42)的下半部分。在此情况下，包含存储器阵列区100内的交替堆叠体(32、42)的第一连续子集的最顶表面的水平平面P可以在电介质阶面结构310的顶表面处或与之接近。
绝缘层32的第一材料可以为至少一种绝缘材料。就此而言，每个绝缘层32可以为绝缘材料层。能够用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高电介质常数(高k)电介质氧化物(例如，铝氧化物、铪氧化物，等等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以为硅氧化物。
牺牲材料层42的第二材料是可以对绝缘层32的第一材料有选择性地被移除的牺牲材料。如本文中所使用的，如果移除工艺以第二材料的移除速率的至少两倍的速率来移除第一材料，则第一材料的移除是“对”第二材料“有选择性”的。第一材料的移除的速率与第二材料的移除的速率的比例在本文中称为第一材料的移除工艺关于第二材料的“选择性”。
牺牲材料层42可以包括绝缘材料、半导体材料、或导电材料。牺牲材料层42的第二材料可以随后用导电电极取代，该导电电极可以起到例如垂直NAND器件的控制栅电极的功能。第二材料的非限制性示例包含硅氮化物、非晶态半导体材料(诸如非晶态硅)、以及多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以为间隔体材料层，其包括硅氮化物、或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，则四乙基原硅酸盐(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或原子层沉积(ALD)来形成牺牲材料层42的第二材料。
绝缘层32和牺牲材料层42的厚度可以在从20nm至50nm的范围内，虽然对于每个绝缘层32和对于每个牺牲材料层42可以采用更薄或更厚的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的对的重复的数目可以在从2至1024的范围内，并且典型地从8至256，虽然也可以采用更大数目的重复。堆叠体中的顶部和底部栅电极可以起到选择栅电极的功能。在一个实施例中，交替堆叠体(32、42)中的每个牺牲材料层42可以具有均匀的厚度，其在每个相应的牺牲材料层42内基本不变。
尽管采用其中间隔体材料层是随后被用导电层取代的牺牲材料层42的实施例来描述了本公开，但是本文中明确预期了其中牺牲材料层形成为导电层的实施例。在此情况下，可以省略用导电层取代间隔体材料层的步骤。
参考图4，在交替堆叠体(32、42)的第一连续子集之上形成绝缘层32和牺牲材料层42的交替堆叠体的第二连续子集。在一个实施例中，第二连续子集可以为第一连续子集关于交替堆叠体(32、42)的互补子集。换而言之，第一连续子集和第二连续子集的并集与交替堆叠体(32、42)的整体相同。从而，交替堆叠体(32、42)从底部到顶部由交替堆叠体(32、42)内的层的第一连续子集、和层的作为第一连续子集的互补子集的第二连续子集组成。在存储器阵列区100中，第一子集中的每个牺牲材料层42位于第二子集中的牺牲材料层42之下。第一子集中的每个牺牲材料层42具有在第一接触区300A中位于阶面结构310之上的抬高部分42RA，其与相同牺牲材料层42在存储器阵列区100中位于阶面结构310的侧面的凹陷部分42RE相比，距衬底的顶表面7更远。每个牺牲材料层42的抬高部分42RA和凹陷部分42RE可以水平地(即，平行于衬底的顶表面7)延伸。第一子集中的每个牺牲材料层42还含有位于过渡区400中和/或第一接触区300A中的连接部分42V。连接部分42V可以在阶面结构310的侧壁之上延伸，并且将凹陷部分42RE连接到相同牺牲材料层42的抬高部分42RA。连接部分42V可以为非水平部分，诸如垂直部分。在一个实施例中，间隔体材料层可以形成为导电层，而非牺牲材料层42。一般地，间隔体材料层可以形成为导电层，或可以随后被导电层取代。交替堆叠体(32、42)的最顶层包含在电介质阶面结构310之上延伸的水平最顶表面S1、与水平最顶表面S1的边缘邻接的侧壁S2、以及与最顶层的侧壁S2的底部边缘邻接的凹陷顶部(例如，水平)表面S3。交替堆叠体(32、42)内的每层包含延伸穿过存储器阵列区100的第一水平部分、位于过渡区400中或第一接触区300A不与电介质阶面结构310重叠的区域中的垂直延伸部分、以及在区300A中在电介质阶面结构310之上延伸的第二水平部分。
参考图5，可以将可选掩模材料层317施加在交替堆叠体(32、42)的最顶层的凹陷顶表面之上。掩模材料层317的横向范围可以由交替堆叠体(32、42)的最顶层的侧壁S2横向地定界。在一个实施例中，掩模材料层317可以包含自平坦化材料，诸如光致抗蚀剂材料或旋涂电介质。在另一实施例中，掩模材料层317可以为硬掩模层(例如，硅氮化物、铝氧化物、金属等层)，其用作抛光停止或蚀刻停止层。在一个实施例中，掩模材料层317的外边缘可以与交替堆叠体(32、42)的最顶层的侧壁S2重合。在一个实施例中，掩模材料层317的顶表面可以在位于包含交替堆叠体(32、42)形成在电介质阶面结构310之上的最顶表面的水平平面下方的水平平面内。
参考图6，可以通过诸如采用掩模材料层317作为抛光停止的化学机械平坦化(即，化学机械抛光)(CMP)的平坦化工艺、或采用掩模材料层317作为蚀刻掩模的蚀刻工艺，来使交替堆叠体(32、42)未被掩模材料层317遮掩的部分凹陷。蚀刻工艺可以包含各向异性蚀刻工艺和/或各向同性蚀刻工艺。在一个实施例中，蚀刻工艺可以包含多个步骤，其被最优化以交替地蚀刻绝缘层32和牺牲材料层42的材料。蚀刻工艺中的每个蚀刻步骤的持续时间可以被最优化，使得在通过蚀刻工艺移除交替堆叠体(32、42)在掩模材料层317的区域外侧的未遮掩的部分之后，交替堆叠体(32、42)的最顶表面与存储器阵列区100中的交替堆叠体(32、42)与掩模材料层317之间的水平界面基本共平面。在一个实施例中，可以将交替堆叠体(32、42)的第二连续子集的全部层从电介质阶面结构310上方移除，并且交替堆叠体(32、42)的第一连续子集的最顶层的顶表面可以在第一接触区300A和***器件区200内物理地暴露。交替堆叠体(32、42)的第二连续子集内的层的垂直延伸部分的水平顶表面可以在过渡区400中物理地暴露。
在一个实施例中，交替堆叠体(32、42)的第一连续子集在电介质阶面结构310之上的最顶表面可以与存储器阵列区100中的交替堆叠体(32、42)与掩模材料层317之间的界面在相同的水平平面内。在此情况下，可以通过蚀刻工艺移除交替堆叠体(32、42)位于包含交替堆叠体(32、42)在存储器阵列区100中的最顶层的凹陷顶表面的水平平面上方的部分，而由于掩模材料层317的存在，交替堆叠体(32、42)位于包含交替堆叠体(32、42)的最顶层的凹陷顶表面的水平平面下方的部分不被移除，掩模材料层317在蚀刻工艺期间起到蚀刻掩模的功能。在蚀刻工艺之后，交替堆叠体(32、42)的整个顶表面可以是基本平坦的。可以例如通过灰化来随后移除掩模材料层317。可选地，可以提供润色化学机械平坦化工艺，以进一步平坦化交替堆叠体(32、42)的整个顶表面。交替堆叠体(32、42)的顶表面的整体可以在水平平面内。在替代实施例中，掩模材料层317可以省略，并且平坦化可以通过定时的CMP来执行，其一旦达到存储器阵列区100中的表面S3就停止。尽管采用其中牺牲材料层42是交替堆叠体(32、42)在存储器阵列区100中的最顶层的实施例描述了本公开，但是本文中明确预期了其中绝缘层32是交替堆叠体(32、42)在存储器阵列区100中的最顶层的实施例。
参考图7，图案化的掩模层327可以形成在平坦化的交替堆叠体(32、42)之上。图案化的掩模层327可以为光致抗蚀剂层，其被光刻地图案化以在其中形成线性开口。如本文中所使用的，“线性开口”是指具有均匀的宽度且沿着水平方向横向地延伸的开口，水平方向可以为垂直于图7的垂直截面图的水平方向。在电介质阶面结构310之上在第一接触区300A内形成第一线性开口328A。第一线性开口328A可以沿着水平方向延伸，该水平方向与电介质阶面结构310的侧壁在第一接触区300A中沿之延伸的水平方向相同。在第二接触区300B内形成第二线性开口328B。在一个实施例中，可以在第一接触区300A接近于***器件区200的***处形成第一线性开口328A。图案化的掩模层327覆盖存储器阵列区100的整体和第一和第二接触区(300A、300B)的部分，第一和第二接触区(300A，300B)中随后形成阶梯阶台。
可以执行各向异性蚀刻工艺，以蚀刻未被图案化的掩模层327遮掩的区内的一对牺牲材料层42和绝缘层32。各向异性蚀刻工艺可以包含多个步骤，以从未被图案化的掩模层327遮掩的每个区域内有效地蚀刻牺牲材料层42和绝缘层32。
参考图8，可以重复地执行一组工艺步骤，以在第一接触区300A中形成第一阶梯表面329A且在第二接触区300B中形成第二阶梯表面329B。第一接触区300A还称为第一阶台区，因为第一阶梯表面形成第一阶台331A，即，相互垂直地偏移非水平连接表面(其可以为垂直表面)以形成第一台阶结构的水平表面的集。第二接触区300B还称为第二阶台区，因为第二阶梯表面形成第二阶台331B。
每组工艺步骤可以包含各向异性蚀刻步骤，其蚀刻未被图案化的掩模层327遮掩的每个区域中的最顶绝缘层32和最顶间隔体材料层(其可以为最顶牺牲材料层42)。图案化的掩模层327中的相同开口内的每个垂直阶梯为了识别最顶绝缘层32和最顶间隔体材料层的目的而限定区域。特别地，具有第一接触区300A中或第二接触区300B中的每个垂直阶梯之间的物理地暴露的水平表面的层对应于最顶绝缘层32和最顶间隔体材料层中的一个，并且紧挨在具有相应的物理地暴露的水平表面的最顶层之下的下面的层对应于最顶绝缘层32和最顶间隔体材料层中的另一个。从而，最顶绝缘层32和最顶间隔体材料层在第一接触区域300A与第二接触区域300B之间不同，并且跨图案化的掩模层327中的每个开口内的每个垂直阶梯而不同。从而，每个各向异性蚀刻步骤将阶梯表面的图案朝下移动两层，即，移动垂直相邻的一对绝缘层32和间隔体材料层(诸如牺牲材料层42)的高度。从而，由于阶面结构310的存在，在相应的第二和第一子集中的上部和下部牺牲材料层42同时在相应的第一接触区300A和第二接触区300B中。
此外，每组工艺步骤可以包含修整步骤，其横向地修整图案化的掩模层327，以缩小被图案化的掩模层327覆盖的区域。选择修整步骤的持续时间，使得图案化的掩模层327的侧壁在每个修整步骤期间的横向位移(shift)对应于要形成的下一水平阶梯的宽度。
该组工艺步骤的重复数目大于第一接触区中电介质阶面结构310之上的牺牲材料层42的数目和位于存储器阵列区100中且不延伸在电介质阶面结构310之上的牺牲材料层42的数目。电介质阶面结构310之上的牺牲材料层42的数目(在本文中称为下部字线级数目)可以与交替堆叠体(32、42)的第一连续子集中的牺牲材料层42的数目相同，并且位于存储器阵列区100中且不延伸在电介质阶面结构310之上的牺牲材料层42的数目(在本文中称为上部字线级数目)可以与交替堆叠体(32、42)的第二连续子集中的牺牲材料层42的数目相同。在一个实施例中，下部字线级数目可以与上部字线级数目相同。例如，如果交替堆叠体(32、42)包含2N个牺牲材料层42(诸如256、128、64、32、16，等等)，则下部字线级数目和上部字线级数目可以为N(诸如128、64、32、16、8，等等)。当完成了第一阶梯表面的形成时，阶面结构310的顶表面可以物理地暴露，或者其可以被交替堆叠体层(32、42)中的一个或多个覆盖。可以随后通过例如灰化来移除图案化的掩模层327。
在一个实施例中，第一阶梯表面的至少一部分可以形成在电介质阶面结构310之上。第一阶梯表面包含交替堆叠体(32、42)的第一连续子集的水平和非水平连接表面(其可以为垂直表面)，并且形成在电介质阶面结构310上方。第一阶梯表面的区构成第一阶台区，其位于存储器阵列区100的第一侧。第二阶梯表面包含交替堆叠体(32、42)的第二连续子集的水平和非水平连接表面(其可以为垂直表面)，并且形成在从电介质阶面结构横向地偏移至少存储器阵列区100的第二接触区300B中。第二阶梯表面的区构成第二阶台区，其位于存储器阵列区100的第二侧。在一个实施例中，第二侧可以为第一侧关于存储器阵列区100的相对侧。第一阶梯表面和第二阶梯表面被同时地形成。
交替堆叠体(32、42)中除最顶牺牲材料层42之外的每个牺牲材料层42包含非水平地延伸的相应的连接部分42V。非水平延伸连接部分42V可以为垂直延伸部分、或与衬底的顶表面7的水平方向成30至89度延伸的部分。连接部分(例如，垂直部分)42V可以位于过渡区400内、第一接触区300A内或包含第一接触区300A和过渡区400的组合区(300A、400)内，过渡区400位于存储器阵列区100和第一接触区300A之间。在一个实施例中，第二连续子集内的每个牺牲材料层42包含具有平坦最顶表面的相应的垂直延伸部分42V，平坦最顶表面位于与交替堆叠体(32、42)的最顶表面相同的水平平面HP内。在一个实施例中，第一连续子集内的每个牺牲材料层42的垂直延伸部分42V的上端部可以邻接于位于包含电介质阶面结构310的顶表面的水平平面上方的上部水平部分。在一个实施例中，第一连续子集内的每个牺牲材料层42的垂直延伸部分42V的下端部邻接于连续地延伸穿过存储器阵列区100并到包含第二阶梯表面的第二阶台区中的下部水平部分。
每个绝缘层32可以包含第一接触区300A和/或位于存储器阵列区100与第一接触区300A之间的过渡区400内的相应的非水平延伸(例如，垂直延伸)部分32V。在一个实施例中，第二连续子集内的每个绝缘层32包含具有平坦最顶表面的相应的垂直延伸部分32V，平坦最顶表面位于与交替堆叠体(32、42)的最顶表面相同的水平平面HP内。在一个实施例中，第一连续子集内的每个绝缘层32的垂直延伸部分32V的上端部可以邻接于位于包含电介质阶面结构310的顶表面的水平平面上方的上部水平部分。在一个实施例中，第一连续子集内的每个绝缘层32的垂直延伸部分32V的下端部邻接于连续地延伸穿过存储器阵列区100并到包含第二阶梯表面的第二阶台区中的下部水平部分。
参考图9，可选光致抗蚀剂层337可以被施加在示例性结构之上，并且可以被图案化，以覆盖存储器阵列区100的整体、过渡区400的整个区域、第一接触区300A的比电介质阶面结构310的物理地暴露的区域更接近于存储器阵列区100的整个区域、以及第二接触区300B的比第二接触区300B内最低物理地暴露的水平表面(即，最接近于衬底(9、10)的物理地暴露的表面)更接近于存储器阵列区100的整个区域。换而言之，交替堆叠体(32、42)的第一连续子集内提供并连续地延伸到存储器阵列区100的层的第一阶梯表面329A被图案化的光致抗蚀剂层337覆盖。此外，交替堆叠体(32、42)的第二连续子集内提供并连续地延伸到存储器阵列区100的层的第二阶梯表面329B被图案化的光致抗蚀剂层337覆盖。
可以执行可选蚀刻工艺，以移除交替堆叠体(32、42)未被图案化的光致抗蚀剂层337覆盖的部分。在一个实施例中，蚀刻工艺可以为各向异性蚀刻工艺，其对衬底(9、10)的最顶部分的半导体材料(其可以为半导体材料层10的材料)有选择性。在一个实施例中，由于电介质阶面结构310的材料在各向异性蚀刻期间的连带(collateral)蚀刻，垂直阶梯可以形成在电介质阶面结构310中。可以通过第二阶梯表面之下的各向异性蚀刻来图案化交替堆叠体(32、42)的第一连续子集的部分，以形成第一连续子集的从第二阶梯表面的底部边缘延伸到衬底(9、10)的顶表面的侧壁集(诸如垂直地重合的侧壁VCS)。如本文中所使用的，如果表面在相互的(或彼此的)上面或下面且如果存在包含表面中的每一个的垂直平面，则表面“垂直地重合”。可以例如通过灰化来随后移除图案化的光致抗蚀剂层337。在第一和第二阶梯表面上面的每个区在本文中称为阶梯腔，即，在底部和侧面由阶梯表面定界的腔。可替代地，可以省略图8和图9中所示的步骤。
参考图10，可以通过在每个阶梯腔中沉积电介质材料，而在其中形成反向阶梯电介质材料部分(651、652)(即，绝缘填充材料部分)。例如，诸如硅氧化物的电介质材料可以被沉积在阶梯腔中且在交替堆叠体(32、42)之上。可以例如通过化学机械平坦化(CMP)来将沉积的电介质材料平坦化，以移除或减小其顶表面中的形貌(topographical)变化。填充阶梯腔的沉积的电介质材料的每个剩余部分构成反向阶梯电介质材料部分(651、652)。如本文中所使用的，“反向阶梯”元件是指具有阶梯表面和作为距其上存在元件的衬底的顶表面的垂直距离的函数而单调增大的水平截面面积的元件。如果硅氧化物用于反向阶梯电介质材料部分，则反向阶梯电介质材料部分(651、652)的硅氧化物可以或可以不掺杂诸如B、P、和/或F的掺杂剂。
沉积的电介质材料在第一阶梯表面和电介质阶面结构310上面的部分构成第一反向阶梯电介质材料部分651。沉积的电介质材料在第二阶梯表面上面并接触衬底(9、10)的顶表面的部分构成第二反向阶梯电介质材料部分652。第一和第二反向阶梯电介质材料部分(651、652)中的每一个可以向上延伸到包含交替堆叠体(32、42)的最顶表面的水平平面。在沉积的电介质材料的水平层存在于交替堆叠体(32、42)上和之上且存在于第一和第二反向阶梯电介质材料部分(651、652)之上的情况下，沉积的电介质材料的水平层在本文中称为接触级电介质材料层370。接触级电介质材料层370(如果存在)的厚度可以在从50nm至600nm的范围内，虽然也可以采用更薄或更厚的厚度。可替代地，可以从交替堆叠体(32、42)上方移除沉积的电介质材料，并且可以省略接触级电介质材料层370。
参考图11，至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)可以被形成在接触级电介质材料层370和反向阶梯电介质材料部分(651、652)之上，并且可以被光刻地图案化以在其中形成开口。开口包含存储器阵列区100之上形成的第一组开口、和接触区(300A、300B)之上形成的第二组开口。可以通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻，来将光刻材料堆叠体中的图案转印(transfer)穿过接触级电介质材料层370或反向阶梯电介质材料部分(651、652)、且穿过交替堆叠体(32、42)。交替堆叠体(32、42)在图案化的光刻材料堆叠体中的开口下面的部分被蚀刻，以形成存储器开口49和支承开口19。如本文中所使用的，“存储器开口”是指其中随后形成诸如存储器堆叠体结构的存储器元件的结构。如本文中所使用的，“支承开口”是指其中随后形成机械地支承其他元件的支承结构(诸如支撑柱结构)的结构。存储器开口49穿过接触级电介质材料层370、和交替堆叠体(32、42)在存储器阵列区100中的整体而形成。支承开口19穿过反向阶梯电介质材料部分(651、652)、和交替堆叠体(32、42)在接触区(300A、300B)中的阶梯表面下面的部分而形成。
存储器开口49延伸穿过交替堆叠体(32、42)的整体。支承开口19可以延伸穿过交替堆叠体(32、42)内的层的子集。用来蚀刻穿过交替堆叠体(32、42)的材料的各向异性蚀刻工艺的化学过程可以交替，以最优化交替堆叠体(32、42)中的第一和第二材料的蚀刻。各向异性蚀刻可以为例如一系列的反应离子蚀刻。存储器开口49和支承开口19的侧壁可以是基本垂直的，或可以是锥形的。可以例如通过灰化来随后移除图案化的光刻材料堆叠体。
可以形成存储器开口49和支承开口19，使得存储器开口49和支承开口19从交替堆叠体(32、42)的顶表面至少延伸到包含半导体材料层10的最顶表面的水平平面。在一个实施例中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支承开口19的底部之后，可以可选地执行到半导体材料层10中的过蚀刻。可以在移除光刻材料堆叠体之前或之后执行过蚀刻。换而言之，半导体材料层10的凹陷表面可以从半导体材料层10的未凹陷的顶表面垂直地偏移凹陷深度。凹陷深度可以例如在从1nm至50nm的范围内，虽然也可以采用更浅或更深的凹陷深度。过蚀刻是可选的，并且可以省略。如果不执行过蚀刻，则存储器开口49和支承开口19的底表面可以与半导体材料层10的最顶表面共平面。
存储器开口49和支承开口19中的每一个可以包含基本垂直于衬底的最顶表面而延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区(300A、300B)中形成支承开口19的二维阵列。衬底半导体层9和半导体材料层10共同地构成衬底(9、10)，其可以为半导体衬底。可替代地，半导体材料层10可以省略，并且存储器开口49和支承开口19可以延伸到衬底半导体层9的顶表面。
图12A-12H图示了存储器开口49中的结构改变，存储器开口49为图11的示例性结构中的存储器开口49中的一个。其他存储器开口49中的每一个中和每个支承开口19中同时地发生相同的结构改变。
参考图12A，图示了图11的示例性器件结构中的存储器开口49。存储器开口49延伸穿过接触级电介质材料层370、交替堆叠体(32、42)，并且可选地到半导体材料层10的上部部分中。在此工艺步骤，每个支承开口19可以延伸穿过反向阶梯电介质材料部分(651、652)、交替堆叠体(32、42)中的层的子集，并且可选地穿过半导体材料层10的上部部分。每个存储器开口的底表面关于半导体材料层10的顶表面的凹陷深度可以在从0nm至30nm的范围，虽然也可以采用更深的凹陷深度。可选地，可以例如通过各向同性蚀刻来使牺牲材料层42部分地横向凹陷，以形成横向凹陷(未示出)。每个支承开口19的结构可以与存储器开口49的结构相同，除了用交替堆叠体(32、42)的垂直延伸部分(并且在一些情况下，用每个支承开口19周围的反向阶梯电介质材料部分(651、652))取代交替堆叠体(32、42)中的层的子集的水平延伸部分。
参考图12B，可以例如通过选择性外延在每个存储器开口49和每个支承开口19的底部部分处形成可选外延沟道部分(例如，外延基座)11。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，外延沟道部分11可以掺杂有与半导体材料层10相同导电型的电掺杂剂。在一个实施例中，可以在包含牺牲材料层42的顶表面的水平平面上方形成每个外延沟道部分11的顶表面。在此情况下，可以通过用相应的导电材料层取代位于包含外延沟道部分11的顶表面的水平平面下方的每个牺牲材料层42，来随后形成至少一个源极选择栅电极。外延沟道部分11可以为晶体管沟道在要随后在衬底(9、10)中形成的源极区与要随后在存储器开口49的上部部分中形成的漏极区之间延伸的部分。腔49’存在于存储器开口49在外延沟道部分11上方未填充的部分中。在一个实施例中，外延沟道部分11可以包括单晶硅。在一个实施例中，外延沟道部分11可以具有第一导电型的掺杂，其与外延沟道部分接触的半导体材料层10的导电型相同。如果不存在半导体材料层10，则外延沟道部分11可以直接形成在衬底半导体层9上，衬底半导体层9可以具有第一导电型的掺杂。
参考图12C，可以在存储器开口49中顺序地沉积包含阻挡电介质层52、电荷储存层54、隧穿电介质层56、以及可选的第一半导体沟道层601的层的堆叠体。
阻挡电介质层52可以包含单个电介质材料层或多个电介质材料层的堆叠体。在一个实施例中，阻挡电介质层可以包含基本上由电介质金属氧化物构成的电介质金属氧化物层。如本文中所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧构成，或可以基本上由至少一种金属元素、氧、以及诸如氮的至少一种非金属元素构成。在一个实施例中，阻挡电介质层52可以包含具有大于7.9的介电常数(即，具有大于硅氮化物的介电常数的介电常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金、及其堆叠体。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积、或其组合来沉积电介质金属氧化物层。电介质金属氧化物层的厚度可以在从1nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。电介质金属氧化物层可以随后起到阻挡储存的电荷泄漏到控制栅电极的电介质材料部分的功能。在一个实施例中，阻挡电介质层52包含铝氧化物。在一个实施例中，阻挡电介质层52可以包含具有不同材料成分的多个电介质金属氧化物层。
可替代地或附加地，阻挡电介质层52可以包含电介质半导体化合物，诸如硅氧化物、硅氮氧化物、硅氮化物、或其组合。在一个实施例中，阻挡电介质层52可以包含硅氧化物。在此情况下，可以通过诸如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成阻挡电介质层52的电介质半导体化合物。电介质半导体化合物的厚度可以在从1nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。可替代地，阻挡电介质层52可以省略，并且可以在于要随后形成的存储器膜的表面上形成背侧凹陷之后形成背侧阻挡电介质层。
随后，可以形成电荷储存层54。在一个实施例中，电荷储存层54可以为电荷捕获材料的连续层或图案化的离散部分，电荷捕获材料包含电介质电荷捕获材料，其可以为例如硅氮化物。可替代地，电荷储存层54可以包含诸如掺杂多晶硅或金属材料的导电材料的连续层或图案化的离散部分，导电材料例如通过被形成在到牺牲材料层42中的横向凹陷内而被图案化为多个电隔离的部分(例如，浮置栅极)。在一个实施例中，电荷储存层54包含硅氮化物层。在一个实施例中，牺牲材料层42和绝缘层32可以具有垂直地重合的侧壁，并且电荷储存层54可以形成为单个连续层。
在另一实施例中，牺牲材料层42可以关于绝缘层32的侧壁横向地凹陷，并且可以采用沉积工艺和各向异性蚀刻工艺的组合来将电荷储存层54形成为垂直地间隔开的多个存储器材料部分。尽管采用其中电荷储存层54是单个连续层的实施例描述了本公开，但是本文中明确预期了其中电荷储存层54被垂直地间隔开的多个存储器材料部分(其可以为电荷捕获材料部分或电隔离的导电材料部分)取代的实施例。
电荷储存层54可以形成为均质成分的单个电荷储存层，或可以包含多个电荷储存层的堆叠体。多个电荷储存层(如果采用)可以包括多个间隔开的浮置栅极材料层，其含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属、或诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物或其组合的金属硅化物)和/或半导体材料(例如，多晶或非晶半导体材料，包含至少一种单质半导体元素或至少一种化合物半导体材料)。可替代地或附加地，电荷储存层54可以包括绝缘电荷捕获材料，诸如一个或多个硅氮化物区段。可替代地，电荷储存层54可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以为例如钌纳米颗粒。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或用于在其中储存电荷的任意适当沉积技术来形成电荷储存层54。电荷储存层54的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。
隧穿电介质层56包含电介质材料，可以在适当的电偏压条件下穿过该电介质材料来执行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作的模式，可以通过热载流子注入或通过Fowler-Nordheim隧穿诱导的电荷转移来执行电荷隧穿。隧穿电介质层56可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层56可以包含第一硅氧化物层、硅氮氧化物层、以及第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。在一个实施例中，隧穿电介质层56可以包含基本不含碳的硅氧化物层、或基本不含碳的硅氮氧化物层。隧穿电介质层56的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。
可选的第一半导体沟道层601包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第一半导体沟道层601。第一半导体沟道层601的厚度可以在从2nm至10nm的范围内，虽然也可以采用更薄或更厚的厚度。腔49’形成在每个存储器开口49的未填充沉积的材料层(52、54、56、601)的体积中。
参考图12D，采用至少一个各向异性蚀刻工艺来顺序地各向异性地蚀刻可选的第一半导体沟道层601、隧穿电介质层56、电荷储存层54、阻挡电介质层52。可以通过至少一个各向异性蚀刻工艺来移除第一半导体沟道层601、隧穿电介质层56、电荷储存层54、以及阻挡电介质层52位于接触级电介质材料层370的顶表面上方的部分。此外，可以移除第一半导体沟道层601、隧穿电介质层56、电荷储存层54、以及阻挡电介质层52在每个存储器腔49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应的蚀刻化学过程(其对于各材料层可以或可以不相同)的相应的各向异性蚀刻工艺，来蚀刻第一半导体沟道层601、隧穿电介质层56、电荷储存层54、以及阻挡电介质层52中的每一个。
第一半导体沟道层601的每个剩余部分可以具有管状配置。电荷储存层54可以包括电荷捕获材料或浮置栅极材料。在一个实施例中，每个电荷储存层54可以包含当编程时储存电荷的电荷储存区的垂直堆叠体。在一个实施例中，电荷储存层54可以为电荷储存层，其中相邻于牺牲材料层42的每个部分构成电荷储存区。
外延沟道部分11的表面(或在不采用外延沟道部分11的情况下，半导体衬底层10的表面)可以物理地暴露在穿过第一半导体沟道层601、隧穿电介质层56、电荷储存层54、以及阻挡电介质层52的开口之下。可选地，每个存储器腔49’底部处的物理地暴露的半导体表面可以垂直地凹陷，使得存储器腔49’之下的凹陷的半导体表面从外延沟道部分11(或在不采用外延沟道部分11的情况下，半导体衬底层10)的最顶表面垂直地偏移凹陷距离。隧穿电介质层56位于电荷储存层54之上。存储器开口49中的阻挡电介质层52、电荷储存层54、以及隧穿电介质层56的集构成存储器膜50，其包含多个电荷储存区(如实施为电荷储存层54)，电荷储存区通过阻挡电介质层52和隧穿电介质层56与周围的材料绝缘。在一个实施例中，第一半导体沟道层601、隧穿电介质层56、电荷储存层54、以及阻挡电介质层52可以具有垂直地重合的侧壁。
参考图12E，第二半导体沟道层602可以直接沉积在外延沟道部分11或半导体衬底层10(如果省略外延沟道部分11)的半导体表面上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第二半导体沟道层602。第二半导体沟道层602的厚度可以在从2nm至10nm的范围内，虽然也可以采用更薄或更厚的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔49’，或可以完全填充每个存储器开口中的腔。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换而言之，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的全部半导体材料的集。
参考图12F，在每个存储器开口中的存储器腔49’未被第二半导体沟道层602完全填充的情况下，可以在存储器腔49’中沉积电介质芯层62L，以填充每个存储器开口内的存储器腔49’的任何剩余部分。电介质芯层62L包含电介质材料，诸如硅氧化物或有机硅酸盐玻璃。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法、或通过诸如旋涂的自平坦化沉积工艺，来沉积电介质芯层62L。
参考图12G，可以例如通过凹陷蚀刻来从接触级电介质材料层370的顶表面上方移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，可以通过平坦化工艺移除第二半导体沟道层602的位于接触级电介质材料层370的顶表面上方的水平部分，平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。第二半导体沟道层602的每个剩余部分可以整体地位于存储器开口49内或整体地位于支承开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可以共同地形成垂直半导体沟道60，当包含垂直半导体沟道60的垂直NAND器件导通时，电流可以流过垂直半导体沟道60。隧穿电介质层56被电荷储存层54围绕，并且横向地围绕垂直半导体沟道60的一部分。阻挡电介质层52、电荷储存层54、以及隧穿电介质层56的每个邻接集共同地构成存储器膜50，其能够以宏观保留时间储存电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，并且可以在形成背侧凹陷之后随后形成阻挡电介质层。如本文中所使用的，宏观保留时间是指适于作为永久存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图12H，可以例如通过凹陷蚀刻来在每个存储器开口内使每个电介质芯62的顶表面进一步凹陷到位于接触级电介质材料层370的顶表面与接触级电介质材料层370的底表面之间的深度。可以通过在电介质芯62上方在每个凹陷区内沉积掺杂半导体材料来形成漏极区63。漏极区63可以具有第二导电型的掺杂，该第二导电型与第一导电型相反。例如，如果第一导电型是p型，则第二导电型是n型，并且反之亦然。漏极区63中的掺杂剂浓度可以在从5.0×1019/cm3至2.0×1021/cm3的范围内，虽然可以采用更低或更高的掺杂剂浓度。掺杂半导体材料可以为例如掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或凹陷蚀刻来从接触级电介质材料层370的顶表面上方移除沉积的半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和垂直半导体沟道60(其为垂直半导体沟道)的每个组合构成存储器堆叠体结构55。存储器堆叠体结构55是半导体沟道、隧穿电介质层、如实施为电荷储存层54的部分的多个存储器元件、以及可选的阻挡电介质层52的组合。存储器开口49内的外延沟道部分11(如果存在)、存储器堆叠体结构55、电介质芯62、以及漏极区63的每个组合在本文中称为存储器开口填充结构(11、55、62、63)。每个支承开口19内的外延沟道部分11(如果存在)、存储器膜50、垂直半导体沟道60、电介质芯62、以及漏极区63的每个组合填充相应的支承开口19，并且构成支撑柱结构20。见图13。
参考图13，图示了在存储器开口49和支承开口19内分别形成存储器开口填充结构(11、55、62、63)和支撑柱结构20之后的示例性结构。可以在图11的结构的每个存储器开口49内形成存储器开口填充结构(11、55、62、63)的实例。可以在图11的结构的每个支承开口19内形成支撑柱结构20的实例。
每个存储器堆叠体结构55包含垂直半导体沟道60以及存储器膜50，垂直半导体沟道60可以包括多个半导体沟道层(601、602)。存储器膜50可以包括横向地围绕垂直半导体沟道60的隧穿电介质层56和横向地围绕隧穿电介质层56的电荷储存区的垂直堆叠体(如实施为存储器材料层54)和可选的阻挡电介质层52。尽管采用图示的用于存储器堆叠体结构的配置描述了本公开，但是本公开的方法可以适用于可替代的存储器堆叠体结构，包含用于存储器膜50和/或用于垂直半导体沟道60的不同层堆叠体或结构。
参考图14A和图14B，光致抗蚀剂层(未示出)可以被施加在接触级电介质层370之上，并且被光刻地图案化，以在存储器堆叠体结构55的簇之间的区域中形成开口。可以采用各向异性蚀刻，来将光致抗蚀剂层中的图案转印穿过接触级电介质层370、交替堆叠体(32、42)和/或反向阶梯电介质材料部分(651、652)，以形成背侧沟槽79，背侧沟槽79从接触级电介质层370的顶表面至少垂直地延伸到衬底(9、10)的顶表面，并且横向地延伸穿过存储器阵列区100和接触区(300A、300B)。在一个实施例中，背侧沟槽79可以包含源极接触开口，源极接触开口中可以随后形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图15和图16A，可以例如采用蚀刻工艺来将关于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79中。图16A图示了图15的示例性结构的区。背侧凹陷43形成在牺牲材料层42从之被移除的体积中。牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、反向阶梯电介质材料部分(651、652)的材料、半导体材料层10的半导体材料、以及存储器膜50的最外层的材料有选择性。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32和反向阶梯电介质材料部分(651、652)的材料可以选自硅氧化物和电介质金属氧化物。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以为采用湿法蚀刻溶液的湿法蚀刻工艺，或可以为其中将蚀刻剂以蒸气相引入到背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以为湿法蚀刻工艺，其中示例性结构浸没在湿法蚀刻槽内，湿法蚀刻槽包含磷酸，其对硅氧化物、硅、以及本领用中所采用的各种其他材料有选择性地蚀刻硅氮化物。支撑柱结构20、反向阶梯电介质材料部分(651、652)、以及存储器堆叠体结构55提供结构支承，而背侧凹陷43存在于之前被牺牲材料层42占据的体积内。
每个背侧凹陷43可以为横向地延伸的腔，腔的横向尺寸大于腔的垂直范围。换而言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在牺牲材料层42的第二材料从之被移除的体积中。与背侧凹陷43形成对比，其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有在衬底(9、10)上方设置的多个器件级的单片三维NAND串的阵列。在此情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以基本平行于衬底(9、10)的顶表面而延伸。背侧凹陷43可以由下面的绝缘层32的顶表面和上面的绝缘层32的底表面垂直地定界。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。
可以通过将半导体材料热转换和/或等离子体转换为电介质材料，而将可选的外延沟道部分11和半导体材料层10的物理地暴露的表面部分转换为电介质材料部分。例如，热转换和/或等离子体转换可以用来将每个外延沟道部分11的表面部分转换为管状电介质间隔体116，并且用来将半导体材料层10的每个物理地暴露的表面部分转换为平坦电介质部分616。在一个实施例中，每个管状电介质间隔体116可以与环面拓扑同胚，即，通常为环形。如本文中所使用的，如果元件的形状可以在不破坏孔或形成新孔的情况下连续地拉伸为环面的形状，则元件与环面拓扑同胚。管状电介质间隔体116包含电介质材料，电介质材料包含与外延沟道部分11相同的半导体元素并附加地包含诸如氧和/或氮的至少一种非金属元素，使得管状电介质间隔体116的材料为电介质材料。在一个实施例中，管状电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物、或电介质氮氧化物。同样，每个平坦电介质部分616包含电介质材料，电介质材料包含与半导体材料层相同的半导体元素并附加地包含诸如氧和/或氮的至少一种非金属元素，使得平坦电介质部分616的材料为电介质材料。在一个实施例中，平坦电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物、或电介质氮氧化物。
参考图16B，可以可选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括电介质材料，电介质材料起到用于随后在背侧凹陷43中形成的控制栅极的控制栅极电介质的功能。在阻挡电介质层52存在于每个存储器开口内的情况下，背侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，背侧阻挡电介质层44存在。
可以在背侧凹陷43中和在背侧沟槽79的侧壁上形成背侧阻挡电介质层44。背侧阻挡电介质层44可以在背侧凹陷43内直接形成在绝缘层32的水平表面和存储器堆叠体结构55的侧壁上。如果形成了背侧阻挡电介质层44，则在形成背侧阻挡电介质层44之前形成管状电介质间隔体116和平坦电介质部分616是可选的。在一个实施例中，可以通过诸如原子层沉积(ALD)的保形沉积工艺来形成背侧阻挡电介质层44。背侧阻挡电介质层44可以基本上由铝氧化物构成。背侧阻挡电介质层44的厚度可以在从1nm至15nm(诸如2至6nm)的范围内，虽然也可以采用更薄或更厚的厚度。
背侧阻挡电介质层44的电介质材料可以为诸如铝氧化物的电介质金属氧化物、至少一种过渡金属元素的电介质氧化物、至少一种镧系元素的电介质氧化物、铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。可替代地或附加地，背侧阻挡电介质层44可以包含硅氧化物层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡电介质层44。背侧阻挡电介质层44的厚度可以在从1nm至10nm的范围内，虽然也可以采用更薄或更厚的厚度。背侧阻挡电介质层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠体结构55的侧壁表面物理地暴露于背侧凹陷43的部分、以及平坦电介质部分616的顶表面上。背侧腔79’存在于每个背侧沟槽79未填充背侧阻挡电介质层44的部分内。
参考图16C，可以在背侧凹陷43中沉积金属屏障层46A。金属屏障层46A包含导电金属材料，导电金属材料可以起到用于要随后沉积的金属填充材料的扩散屏障层和/或粘合促进层的功能。金属屏障层46A可以包含导电金属氮化物材料(诸如TiN、TaN、WN、或其堆叠体)，或可以包含导电金属碳化物材料(诸如TiC、TaC、WC、或其堆叠体)。在一个实施例中，可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺来沉积金属屏障层46A。金属屏障层46A的厚度可以在从2nm至8nm(诸如从3nm至6nm)的范围内，虽然也可以采用更薄或更厚的厚度。在一个实施例中，金属屏障层46A可以基本上由诸如TiN的导电金属氮化物构成。
参考图16D和图17，金属填充材料沉积在多个背侧凹陷43中、在背侧沟槽79中的至少一个的侧壁上、并且在接触级电介质层370的顶表面之上，以形成金属填充材料层46B。可以通过保形沉积方法来沉积金属填充材料，保形沉积方法可以为例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀、或其组合。在一个实施例中，金属填充材料层46B可以基本上由至少一种单质金属构成。金属填充材料层46B的至少一种单质金属可以选自例如钨、钴、钌、钛，以及钽。在一个实施例中，金属填充材料层46B可以基本上由单个单质金属构成。在一个实施例中，可以采用诸如WF6的含氟前驱体气体来沉积金属填充材料层46B。在一个实施例中，金属填充材料层46B可以为包含残留量的氟原子作为杂质的钨层。金属填充材料层46B被金属屏障层46A与绝缘层32和存储器堆叠体结构55间隔，金属屏障层46A为阻挡氟原子穿过其扩散的金属屏障层。
可以在多个背侧凹陷43中形成多个导电层46，并且可以在每个背侧沟槽79的侧壁上和接触级电介质层370之上形成连续金属材料层46L。每个导电层46包含位于垂直相邻的一对电介质材料层之间的金属屏障层46A的部分和金属填充材料层46B的部分，垂直相邻的一对电介质材料层可以为一对绝缘层32或最顶绝缘层与接触级电介质材料层370。连续金属材料层46L包含位于背侧沟槽79中或接触级电介质层370上方的金属屏障层46A的连续部分和金属填充材料层46B的连续部分。
可以用导电层46取代每个牺牲材料层42。背侧腔79’存在于每个背侧沟槽79未填充背侧阻挡电介质层44和连续金属材料层46L的部分中。管状电介质间隔体116横向地围绕外延沟道部分11。当形成了导电层46时，最底导电层46横向地围绕每个管状电介质间隔体116。
参考图18，例如通过各向同性湿法蚀刻、各向异性干法蚀刻、或其组合，将连续导电材料层46L的沉积的金属材料从每个背侧沟槽79的侧壁并从接触级电介质层370上方回蚀刻。沉积的金属材料在背侧凹陷43中的每个剩余部分构成导电层46。每个导电层46可以为导电线结构。从而，用导电层46取代牺牲材料层42。
每个导电层46可以起到位于相同级的多个控制栅电极和将位于相同级的多个控制栅电极电互连(即，电短路)的字线的组合的功能。每个导电层46内的多个控制栅电极是用于包含存储器堆叠体结构55的垂直存储器器件的控制栅电极。换而言之，每个导电层46可以为起到用于多个垂直存储器器件的公共控制栅电极的功能的字线。
在一个实施例中，连续导电材料层46L的移除可以对背侧阻挡电介质层44的材料有选择性。在此情况下，背侧阻挡电介质层44的水平部分可以存在于每个背侧沟槽79的底部。在另一实施例中，连续导电材料层46L的移除可以不对背侧阻挡电介质层44的材料有选择性，或者可以不采用背侧阻挡电介质层44。背侧腔79’存在于每个背侧沟槽79内。
在衬底(9、10)之上形成绝缘层32和导电层46的交替堆叠体。交替堆叠体(9、10)从底部到顶部由交替堆叠体(32、46)内的层的第一连续子集和层的作为第一连续子集的互补子集的第二连续子集组成，所述第一连续子集由如之前所提供的交替堆叠体(32、42)的第一连续子集衍生而来，并且所述第二连续子集即是由如之前所提供的交替堆叠体(32、42)的第二连续子集衍生而来的层的连续子集。
在存储器阵列区100中，导电层46的第一子集(例如，下部字线)位于导电层46的第二子集(例如，上部字线)之下。第一子集中的导电层46与位于存储器阵列区100中的存储器堆叠体结构55的下部部分相邻。第二子集中的导电层46与设置在位于存储器阵列区100中的存储器堆叠体结构55的下部部分上方的上部部分相邻。第一子集中的每个导电层(例如，下部字线层)46在存储器阵列区100中位于第二子集中的导电层(例如，上部字线层)46之下。第一子集中的每个导电层46具有位于第一接触区300A中的阶面结构310之上的抬高部分46RA，其与相同导电层46在存储器阵列区100中位于阶面结构310的侧面的凹陷部分46RE相比，距衬底的顶表面7更远。每个导电层46的抬高部分46RA和凹陷部分46RE可以水平地(即，平行于衬底的顶表面7)延伸。第一子集中的每个导电层46还含有位于过渡区400中和/或第一接触区300A中的连接部分46V。连接部分46V可以在阶面结构310的侧壁之上延伸，并且将凹陷部分46RE连接到相同导电层46的抬高部分46RA。连接部分46V可以为非水平部分，诸如垂直部分。在一个实施例中，交替堆叠体(32、46)中除了最顶导电层46之外的每个导电层46包含相应的连接部分，诸如第一接触区300A和/或位于存储器阵列区100与第一接触区300A之间的过渡区400内的垂直延伸部分46V。绝缘层32和导电层46的第二连续子集内的每个导电层46包含相应的垂直延伸部分46V，其具有位于与交替堆叠体(32、46)的最顶表面相同的水平平面内的平坦最顶表面。第一连续子集内的每个导电层46的垂直延伸部分46V的上端部邻接于位于包含阶面结构310的顶表面的水平平面上方的上部水平部分(例如，抬高部分46RA)。第一连续子集内的每个导电层46的垂直延伸部分46V的下端部邻接于连续地延伸穿过存储器阵列区100并且到包含第二阶梯表面329B的第二阶台区中的下部水平部分(例如，凹陷部分46RE)。在一个实施例中，对于第一连续子集内的每个导电层46，上部水平部分的厚度和下部水平部分的厚度、以及可选地垂直延伸部分的横向宽度可以是相同的。
参考图19A和图19B，可以通过保形沉积工艺将绝缘材料层形成在至少一个背侧沟槽79中和接触级电介质层370之上。示例性保形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，诸如硅氧化物、硅氮化物、电介质金属氧化物、有机硅酸盐玻璃、或其组合。在一个实施例中，绝缘材料层可以包含硅氧化物。可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)来形成绝缘材料层。绝缘材料层的厚度可以在从1.5nm至60nm的范围内，虽然也可以采用更薄或更厚的厚度。
如果背侧阻挡电介质层44存在，则可以直接在背侧阻挡电介质层44的表面上并直接在导电层46的侧壁上形成绝缘材料层。如果不采用背侧阻挡电介质层44，则可以直接在绝缘层32的侧壁上并直接在导电层46的侧壁上形成绝缘材料层。
执行各向异性蚀刻，以从接触级电介质层370上方并在每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔体74。背侧腔79’存在于被每个绝缘间隔体74围绕的体积内。
可以在存在或不存在蚀刻化学过程上的改变的情况下继续各向异性蚀刻工艺，以移除可选的背侧阻挡电介质层44和在穿过绝缘间隔体74的开口下面的平坦电介质部分616的部分。穿过每个背侧腔79’下面的平坦电介质部分616而形成开口，从而将背侧腔79’垂直地延伸。半导体材料层10的顶表面可以物理地暴露在每个背侧沟槽79的底部。每个平坦电介质部分616的剩余部分在本文中称为环状电介质部分616’，其可以包含半导体材料层10的半导体材料的电介质氧化物、具有均匀的厚度、和穿过其的开口。
可以通过将电掺杂剂植入(implantation)到半导体材料层10的物理地暴露的表面部分中，而在半导体材料层10在每个背侧腔79’之下的表面部分处形成源极区61。每个源极区61形成在衬底(9、10)的在相应的穿过绝缘间隔体74的开口下面的表面部分中。由于在植入工艺期间的植入的掺杂剂原子的蔓延和在随后的激活退火工艺期间的植入的掺杂剂原子的横向扩散，每个源极区61的横向范围可以大于穿过绝缘间隔体74的开口的横向范围。
半导体材料层10在源极区61与多个外延沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个垂直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。当在交替堆叠体(32、46)内形成了导电层46时提供的最底导电层46可以包括用于场效应晶体管的选择栅电极。每个源极区61形成在半导体衬底(9、10)的上部部分中。半导体沟道(59、11、60)在每个源极区61与相应的漏极区63的集之间延伸。半导体沟道(59、11、60)包含存储器堆叠体结构55的垂直半导体沟道60。
可以在每个背侧腔79’内形成接触通孔结构76。每个接触通孔结构76可以填充相应的腔79’。可以通过将至少一种导电材料沉积在背侧沟槽79的剩余未填充的体积(即，背侧腔79’)中来形成接触通孔结构76。例如，至少一种导电材料可以包含导电衬垫76A和导电填充材料部分76B。导电衬垫76A可以包含导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金、或其堆叠体。导电衬垫76A的厚度可以在从3nm至30nm的范围内，虽然也可以采用更薄或更厚的厚度。导电填充材料部分76B可以包含金属或金属合金。例如，导电填充材料部分76B可以包含W、Cu、Al、Co、Ru、Ni、其合金、或其堆叠体。
可以采用交替堆叠体(32、46)上面的接触级电介质层370作为停止层来平坦化至少一种导电材料。如果采用化学机械平坦化(CMP)工艺，则可以将接触级电介质层370用作CMP停止层。至少一种导电材料在背侧沟槽79中的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替堆叠体(32、46)，并且接触源极区61的顶表面。如果采用背侧阻挡电介质层44，则背侧接触通孔结构76可以接触背侧阻挡电介质层44的侧壁。
参考图20A和图20B，可以穿过接触级电介质层370、并且可选地穿过反向阶梯电介质材料部分(651、652)来形成附加接触通孔结构(88、86A、86B、8P)。例如，可以穿过接触级电介质层370来在每个漏极区63上形成漏极接触通孔结构88。可以穿过接触级电介质层370、并且穿过反向阶梯电介质材料部分(651、652)而在导电层46上形成字线接触通孔结构(86A、86B)。如图20B中所示，***器件接触通孔结构8P可以穿过反向阶梯电介质材料部分(651、652)直接形成在***器件的相应的节点上。
字线接触通孔结构(86A、86B)可以包含第一接触通孔结构86A，第一接触通孔结构86A延伸穿过第一反向阶梯电介质材料部分651，并且到第一阶梯表面329A的水平部分(即，第一阶台)331A，并且接触交替堆叠体(32、46)的第一连续子集内的导电层46中的相应的一个。换而言之，第一字线接触通孔结构86A接触第一子集中的每个导电层(例如，字线)46的位于第一接触区300A中的阶面结构310之上的抬高部分46RA。此外，字线接触通孔结构(86A、86B)可以包含第二接触通孔结构86B，第二接触通孔结构86B延伸穿过第二反向阶梯电介质材料部分652，并且到第二阶梯表面329B的水平部分(即，第二阶台)331B，并且接触交替堆叠体(32、46)的第二连续子集内的导电层46中的相应的一个。第一接触通孔结构86A中的每一个形成在包含电介质阶面结构310的水平顶表面的水平平面上方。第二接触通孔结构86B中的每一个形成在包含交替堆叠体(32、46)的第二连续子集的最底表面的水平平面上方。优选地，第二接触通孔结构86B在第二接触区300B中不接触第一子集的导电层46。
示例性结构可以包含三维存储器器件。三维存储器器件包含：位于衬底(9、10)之上的绝缘层32和导电层46的交替堆叠体，其中交替堆叠体从底部到顶部由交替堆叠体的层的第一连续子集和层的第二连续子集组成，层的第二连续子集是第一连续子集的互补子集；阶面结构，诸如位于衬底(9、10)之上且包含水平顶表面的电介质阶面结构310；存储器堆叠体结构55，延伸穿过交替堆叠体(32、46)的存储器阵列区100；第一阶台区，位于存储器阵列区100的第一侧且包含第一阶梯表面329A，第一阶梯表面329A包含第一连续子集的水平331A和非水平连接表面(其可以为垂直表面)并且位于电介质阶面结构310之上；以及第二阶台区，位于存储器阵列区100的第二侧且包含第二阶梯表面329B，第二阶梯表面329B包含第二连续子集的水平331B和非水平连接表面(其可以为垂直表面)。
在一个实施例中，电介质阶面结构310可以具有在交替堆叠体(32、46)的总厚度的40％至60％范围内的高度。第一阶梯表面的底部边缘可以接触电介质阶面结构310的顶表面。
在图20A中所示的一个实施例中，第二阶梯表面的每个水平表面可以位于水平平面H4上方，水平平面H4位于与包含衬底(9、10)的最顶表面的水平平面相距交替堆叠体的总厚度的至少40％的距离处。
在一个实施例中，第一连续子集内的每层包含在第二阶梯表面下面的相应的水平部分。第一连续子集的侧壁(诸如垂直地重合的侧壁VCS)的连续集从衬底(9、10)的最顶表面垂直地延伸到第二阶梯表面的底部边缘。
在一个实施例中，第一接触通孔结构86A接触第一阶台区中的第一连续子集内的相应的导电层46，并且第二接触通孔结构86B接触第二阶台区中的第二连续子集内的相应的导电层46B。
此外，如图20A和图20B中所示，三维存储器器件包含位于衬底(9、10)之上的绝缘层32和字线层46的交替堆叠体。字线层46在存储器阵列区100中包括上部字线层和位于上部字线层下面的下部字线层。阶面结构310在第一接触区300A中位于衬底之上。存储器堆叠体结构55在存储器阵列区100中延伸穿过交替堆叠体(32、46)。存储器堆叠体结构55中的每一个包括存储器膜50和垂直半导体沟道60。第一阶台区位于存储器阵列区100的第一侧的第一接触区300A中的阶面结构上方，并且包含第一阶梯表面329A，第一阶梯表面329A含有下部字线层的相应的水平表面331A。第一字线接触通孔结构86接触第一阶台区中的下部字线层46的相应的水平表面331A。
第二阶台区位于存储器阵列区100的第二侧的第二接触区300B中，并且包含第二阶梯表面329B，第二阶梯表面329B含有上部字线层46的相应的水平表面331B。第二字线接触通孔结构86B接触第二阶台区中的上部字线层46的相应的水平表面331B。
每个下部字线层46包括位于第一接触区300A中的阶面结构310之上的抬高部分46RA、位于存储器阵列区100中阶面结构的侧面的凹陷部分46RE、以及连接部分46V，连接部分46V在阶面结构310的侧壁之上延伸并且将凹陷部分连接到抬高部分。在一个实施例中，下部字线层46在第二接触区300B中不具有阶梯表面，并且在第二接触区300B中没有字线接触通孔结构86A、86B接触下部字线层。在一个实施例中，上部字线层46不位于阶面结构310之上。
示例性结构可以包含三维存储器器件。在一个实施例中，三维存储器器件包括垂直NAND存储器器件。导电层46可以包括或可以电连接到单片三维NAND存储器器件的相应的字线。衬底(9、10)可以包括硅衬底。垂直NAND存储器器件可以包括硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元(如实施为电荷储存层54在导电层46的级处的一部分)可以位于单片三维NAND串的阵列的第二器件级中的另一存储器单元(如实施为电荷储存层54在另一导电层46的级处的另一部分)之上。硅衬底可以含有集成电路，集成电路包括用于位于其上的存储器器件的驱动电路。导电层46可以包括具有例如在一对背侧沟槽79之间基本平行于衬底(9、10)的顶表面而延伸的条形的多个控制栅电极。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。单片三维NAND串的阵列可以包括：多个半导体沟道(59、11、60)，其中多个半导体沟道(59、11、60)中的每一个的至少一个端部部分60基本垂直于衬底(9、10)的顶表面而延伸；以及多个电荷储存元件(如实施为电荷捕获材料部分)。每个电荷储存元件可以与多个半导体沟道(59、11、60)中的相应的一个相邻。
电介质阶面结构310的形成和交替堆叠体(32、46)随后部分地在电介质阶面结构310之上的形成垂直地位移在交替堆叠体(32、46)的第一连续子集之间的距离，使得在交替堆叠体(32、46)的第一连续子集(其可以为下半部)内从接触级电介质层370到导电层46的垂直距离在电介质阶面结构310之上减小。通过形成到交替堆叠体(32、46)在电介质阶面结构310之上的第一连续子集内的导电层46的字线接触通孔结构，与形成字线接触通孔结构的现有技术方法相比，到导电层46的字线接触通孔结构(即，第一接触通孔结构86A)的最大高度可以减少约交替堆叠体(32、46)的总高度的一半。可以与到在第一连续子集内的导电层46的字线接触通孔结构的形成兼时地形成到在交替堆叠体(32、46)的第二连续子集(其可以为上半部)内的导电层46的字线接触通孔结构86B，从而最小化工艺步骤的数目和工艺成本。
尽管前述涉及特定优选的实施例，但应当理解，本公开不限于此。本领域普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中图示了采用特定结构和/或配置的实施例的情况下，应当理解，能够以功能等同的任意其他兼容的结构和/或配置实践本公开，前提是这样的替换未被明确禁止或并非对于本领域普通技术人员已知是不可能的。本文中所引用的全部出版物、专利申请和专利通过引用以其整体并入本文。

Claims (19)

1.一种三维存储器器件，包括：
位于衬底之上的绝缘层和导电层的交替堆叠体，其中所述交替堆叠体从底部到顶部由所述交替堆叠体内的层的第一连续子集和层的第二连续子集组成；
阶面结构，位于所述衬底之上；
存储器堆叠体结构，延伸穿过存储器阵列区中的所述交替堆叠体，其中所述存储器堆叠体结构中的每一个包括存储器膜和垂直半导体沟道；
第一阶台区，位于所述存储器阵列区的第一侧处的所述阶面结构上方，并且包含所述第一连续子集的第一阶梯表面；
第二阶台区，位于所述存储器阵列区的第二侧处，并且包含所述第二连续子集的第二阶梯表面；
第一接触通孔结构，接触所述第一阶台区中的第一连续子集内的相应的导电层；
第二接触通孔结构，接触所述第二阶台区中的第二连续子集内的相应的导电层；
第一反向阶梯电介质材料部分，接触所述第一阶梯表面；
第二反向阶梯电介质材料部分，接触所述第二阶梯表面，其中所述第二反向阶梯电介质材料部分比所述第一反向阶梯电介质材料部分具有更大的最大高度；
在所述交替堆叠体上面的接触级电介质材料层；
第一支撑柱结构，位于所述第一阶台区中并且延伸穿过所述接触级电介质材料层和所述第一反向阶梯电介质材料部分，不延伸穿过所述第二连续子集内的任何层，并且直接接触所述第一连续子集内的导电层的水平部分、所述第一连续子集内的绝缘层的水平部分以及所述第一连续子集内的另一导电层的垂直延伸部分，其中所述垂直延伸部分在所述存储器阵列区内的多个导电层的垂直范围上垂直延伸；以及
第二支撑柱结构，位于所述第二阶台区中并且延伸穿过所述接触级电介质材料层和所述第二反向阶梯电介质材料部分，并且直接接触所述第一连续子集内的每个导电层的相应的水平部分和所述第二连续子集内的至少一个导电层的水平部分，并且不直接接触所述交替堆叠体的整体内的所述导电层的任何垂直延伸部分。
2.根据权利要求1所述的三维存储器器件，其中：
所述阶面结构具有在所述交替堆叠体的总厚度的从40％至60％的范围内的高度；并且
所述第一阶梯表面的底部边缘接触所述阶面结构的顶表面。
3.根据权利要求1所述的三维存储器器件，其中：
所述第一阶梯表面包含所述第一连续子集的水平和非水平连接表面；
所述第二阶梯表面包含所述第二连续子集的水平和非水平连接表面；并且
所述第二阶梯表面的每个水平表面位于在与包含所述衬底的最顶表面的水平平面相距所述交替堆叠体的总厚度的至少40％的距离处的水平平面上方。
4.根据权利要求1所述的三维存储器器件，其中：
所述第一连续子集内的每层包含在所述第二阶梯表面下面的相应的水平部分；并且
所述第一连续子集的侧壁的连续集从所述衬底的最顶表面延伸到所述第二阶梯表面的底部边缘。
5.根据权利要求1所述的三维存储器器件，其中：
所述层的第二连续子集是所述层的第一连续子集的互补子集；并且
所述阶面结构包括具有水平顶表面的电介质阶面结构。
6.根据权利要求1所述的三维存储器器件，其中第一子集中的每个导电层包括：
上部水平部分，位于包含所述阶面结构的顶表面的水平平面上方；
下部水平部分，连续地延伸穿过所述存储器阵列区并且到包含所述第二阶梯表面的所述第二阶台区中；
相应的非水平延伸连接部分，位于第一接触区和过渡区中的至少一个中，所述过渡区位于所述存储器阵列区与所述第一接触区之间；
每个相应的非水平延伸连接部分的上端部邻接于所述上部水平部分；并且
每个相应的非水平延伸连接部分的下端部邻接于所述下部水平部分。
7.根据权利要求6所述的三维存储器器件，其中：
对于所述第一连续子集内的每个导电层，所述上部水平部分的厚度和所述下部水平部分的厚度是相同的；并且
所述第二连续子集内的每个导电层包含相应的垂直延伸部分，所述相应的垂直延伸部分具有位于与所述交替堆叠体的最顶表面相同的水平平面内的平坦最顶表面。
8.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单片三维NAND存储器器件；
所述导电层包括或电连接到所述单片三维NAND存储器器件的相应的字线；
所述衬底包括硅衬底；
所述单片三维NAND存储器器件包括在所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的所述存储器器件的驱动电路；
所述导电层包括具有基本平行于所述衬底的顶表面而延伸的条形的多个控制栅电极，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本垂直于所述衬底的顶表面而延伸，以及
多个电荷储存元件，每个电荷储存元件与所述多个半导体沟道中的相应的一个相邻。
9.一种三维存储器器件，包括：
位于衬底之上的绝缘层和字线层的交替堆叠体，其中所述字线层在存储器阵列区中包括上部字线层和位于所述上部字线层之下的下部字线层；
阶面结构，在第一接触区中位于所述衬底之上；
存储器堆叠体结构，在所述存储器阵列区中延伸穿过所述交替堆叠体，其中所述存储器堆叠体结构中的每一个包括存储器膜和垂直半导体沟道；
第一阶台区，位于所述存储器阵列区的第一侧处的所述第一接触区中的所述阶面结构上方，并且包含第一阶梯表面，所述第一阶梯表面含有所述下部字线层的相应的水平表面；
第一字线接触通孔结构，接触所述第一阶台区中的所述下部字线层的相应的水平表面，
第二阶台区，位于所述存储器阵列区的第二侧处的第二接触区中，并且包含第二阶梯表面，所述第二阶梯表面含有所述上部字线层的相应的水平表面；以及
第二字线接触通孔结构，接触所述第二阶台区中的所述上部字线层的相应的水平表面；以及
每个下部字线层包括位于所述第一接触区中的阶面结构之上的抬高部分、位于所述存储器阵列区中所述阶面结构的侧面的凹陷部分、以及连接部分，所述连接部分在所述阶面结构的侧壁之上延伸并且将所述凹陷部分连接到所述抬高部分；
所述下部字线层在所述第二接触区中不具有阶梯表面；
没有字线接触通孔结构接触所述第二接触区中的下部字线层；并且
所述上部字线层不位于所述阶面结构之上。
10.一种形成三维存储器器件的方法，包括：
在衬底之上形成阶面结构；
在所述衬底和所述阶面结构之上形成绝缘层和间隔体材料层的交替堆叠体，其中所述交替堆叠体从底部到顶部由所述交替堆叠体内的层的第一连续子集和层的第二连续子集组成，并且其中所述间隔体材料层形成为导电层，或随后被导电层取代；
穿过所述交替堆叠体的存储器阵列区而形成存储器堆叠体结构，其中所述存储器堆叠体结构中的每一个包括存储器膜和垂直半导体沟道；
在所述阶面结构上方且在所述存储器阵列区的第一侧处的第一阶台区中形成所述第一连续子集的第一阶梯表面；
在所述存储器阵列区的第二侧处的第二阶台区中形成所述第二连续子集的第二阶梯表面；
在所述第一阶梯表面和所述阶面结构之上形成第一反向阶梯电介质材料部分；
在所述第二阶梯表面之上形成第二反向阶梯电介质材料部分；
穿过所述第一反向阶梯电介质材料部分且与所述第一阶梯表面的水平部分接触地形成第一接触通孔结构；以及
穿过所述第二反向阶梯电介质材料部分且与所述第二阶梯表面的水平部分接触地形成第二接触通孔结构。
11.根据权利要求10所述的方法，其中：
所述第一阶梯表面包含所述第一连续子集的水平表面和非水平连接表面；
所述第二阶梯表面包含所述第二连续子集的水平表面和非水平连接表面；
所述第二侧是所述第一侧关于所述存储器阵列区的相对侧；并且
所述第一阶梯表面和所述第二阶梯表面是同时形成的。
12.根据权利要求11所述的方法，其中通过在所述存储器阵列区的整体之上和在所述第一阶台区和第二阶台区的部分之上形成图案化的掩模层，并且通过重复地执行一组工艺步骤，来形成所述第一阶梯表面和所述第二阶梯表面，该组工艺步骤包含：
各向异性蚀刻步骤，蚀刻未被所述图案化的掩模层覆盖的每个区域中的最顶绝缘层和最顶间隔体材料层；以及
修整步骤，横向地修整所述图案化的掩模层，以缩小被所述图案化的掩模层覆盖的区域。
13.根据权利要求10所述的方法，其中：
所述交替堆叠体的最顶层包含延伸在所述阶面结构之上的水平最顶表面、与所述水平最顶表面的边缘邻接的侧壁、以及与所述最顶层的侧壁的底部边缘邻接的凹陷顶表面；并且
所述方法还包括移除所述交替堆叠***于包含所述交替堆叠体的最顶层的凹陷顶表面的水平平面上方的部分，而不移除所述交替堆叠***于包含所述交替堆叠体的最顶层的凹陷顶表面的水平平面下方的部分。
14.根据权利要求13所述的方法，还包括：
在所述交替堆叠体的最顶层的凹陷顶表面之上施加掩模材料，其中所述掩模材料的横向范围由所述交替堆叠体的最顶层的侧壁横向地定界；以及
采用所述掩模材料作为平坦化掩模，移除所述交替堆叠***于包含所述交替堆叠体的最顶层的凹陷顶表面的水平平面上方的部分。
15.根据权利要求10所述的方法，其中：
所述层的第二连续子集是所述层的第一连续子集的互补子集；
所述阶面结构包括具有水平顶表面的电介质阶面结构；并且
所述阶面结构具有在所述交替堆叠体的总厚度的从40％至60％的范围内的高度。
16.根据权利要求15所述的方法，还包括图案化所述第一连续子集在述第二阶梯表面下面的部分，以形成所述第一连续子集的从所述第二阶梯表面的底部边缘延伸到所述衬底的顶表面的侧壁集。
17.根据权利要求15所述的方法，其中：
所述第一接触通孔结构中的每一个形成在包含所述阶面结构的水平顶表面的水平平面上方；并且
所述第二接触通孔结构中的每一个形成在包含所述第二连续子集的最底表面的水平平面上方。
18.根据权利要求10所述的方法，其中：
所述交替堆叠体中除了最顶导电层之外的每个导电层包含组合区内的相应的垂直延伸部分，所述组合区包含所述第一接触区和位于所述存储器阵列区与所述第一接触区之间的过渡区；
所述第二连续子集内的每个导电层包含具有平坦最顶表面的相应的垂直延伸部分，所述平坦最顶表面位于与所述交替堆叠体的最顶表面相同的水平平面内；
所述第一连续子集内的每个导电层的垂直延伸部分的上端部邻接于位于包含所述阶面结构的顶表面的水平平面上方的上部水平部分；并且
所述第一连续子集内的每个导电层的所述垂直延伸部分的下端部邻接于连续地延伸穿过所述存储器阵列区并且到包含所述第二阶梯表面的所述第二阶台区中的下部水平部分。
19.根据权利要求10所述的方法，其中：
所述三维存储器器件包括单片三维NAND存储器器件；
所述导电层包括或电连接到所述单片三维NAND存储器器件的相应的字线；
所述衬底包括硅衬底；
所述单片三维NAND存储器器件包括在所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的所述存储器器件的驱动电路；
所述导电层包括具有基本平行于所述衬底的顶表面而延伸的条形的多个控制栅电极，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本垂直于所述衬底的顶表面而延伸，以及
多个电荷储存元件，每个电荷储存元件与所述多个半导体沟道中的相应的一个相邻。
CN201780002991.9A 2017-03-07 2017-11-22 具有级位移的台阶结构的三维存储器器件及其制造方法 Active CN108886039B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/451,773 US10192877B2 (en) 2017-03-07 2017-03-07 Three-dimensional memory device with level-shifted staircase structures and method of making thereof
US15/451,773 2017-03-07
PCT/US2017/063075 WO2018164742A1 (en) 2017-03-07 2017-11-22 Three-dimensional memory device with level-shifted staircase structures and method of making thereof

Publications (2)

Publication Number Publication Date
CN108886039A CN108886039A (zh) 2018-11-23
CN108886039B true CN108886039B (zh) 2023-06-23

Family

ID=60703085

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780002991.9A Active CN108886039B (zh) 2017-03-07 2017-11-22 具有级位移的台阶结构的三维存储器器件及其制造方法

Country Status (4)

Country Link
US (1) US10192877B2 (zh)
EP (1) EP3593381B1 (zh)
CN (1) CN108886039B (zh)
WO (1) WO2018164742A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127691B2 (en) 2018-12-28 2021-09-21 Micron Technology, Inc. Methods of forming a semiconductor device
US10700089B1 (en) 2019-02-12 2020-06-30 Sandisk Technologies Llc Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same
TWI720547B (zh) * 2019-03-22 2021-03-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10847524B2 (en) 2019-03-25 2020-11-24 Sandisk Technologies Llc Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same
CN113224079B (zh) * 2019-03-29 2023-07-21 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2020220268A1 (en) 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having bent backside word lines
KR102642281B1 (ko) 2019-04-30 2024-02-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스를 형성하는 방법
US11018153B2 (en) 2019-08-13 2021-05-25 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US10950626B2 (en) 2019-08-13 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
US11139237B2 (en) 2019-08-22 2021-10-05 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
US11114459B2 (en) 2019-11-06 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device containing width-modulated connection strips and methods of forming the same
US11133252B2 (en) 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
WO2021184287A1 (en) * 2020-03-19 2021-09-23 Yangtze Memory Technologies Co., Ltd. Method for forming contact structures in three-dimensional memory devices
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
US11450679B2 (en) 2020-07-01 2022-09-20 Sandisk Technologies Llc Three-dimensional memory device including stairless word line contact structures for and method of making the same
US11495612B2 (en) 2020-07-01 2022-11-08 Sandisk Technologies Llc Three-dimensional memory device including stairless word line contact structures for and method of making the same
US11973026B2 (en) 2020-07-01 2024-04-30 Sandisk Technologies Llc Three-dimensional memory device including stairless word line contact structures and method of making the same
US11342422B2 (en) * 2020-07-30 2022-05-24 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor device and associated memory device
US12010842B2 (en) 2021-02-03 2024-06-11 Sandisk Technologies Llc Method of forming a stepped surface in a three-dimensional memory device and structures incorporating the same
US11882702B2 (en) 2021-02-16 2024-01-23 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same
US11626415B2 (en) 2021-02-16 2023-04-11 Sandisk Technologies Llc Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same
US11991881B2 (en) 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US20220384414A1 (en) * 2021-05-28 2022-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Layout design for header cell in 3d integrated circuits
CN113571528B (zh) * 2021-07-26 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法
US20230146831A1 (en) * 2021-11-08 2023-05-11 Applied Materials, Inc. L-type wordline connection structure for three-dimensional memory
WO2024087086A1 (en) * 2022-10-27 2024-05-02 Intel Corporation 3d nand comingled wordline contact and through array via area

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US9356034B1 (en) * 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5100080B2 (ja) * 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008192857A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7910973B2 (en) * 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
KR101548674B1 (ko) 2009-08-26 2015-09-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101579587B1 (ko) 2009-04-01 2015-12-22 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8284601B2 (en) * 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101702060B1 (ko) * 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR101624978B1 (ko) * 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8520425B2 (en) 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
JP2012160222A (ja) 2011-01-31 2012-08-23 Toshiba Corp 不揮発性半導体記憶装置
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR101808822B1 (ko) * 2011-08-04 2017-12-14 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101884002B1 (ko) 2012-04-13 2018-08-01 삼성전자주식회사 콘택 구조물 형성 방법
KR101990904B1 (ko) * 2012-07-17 2019-06-19 삼성전자주식회사 수직형 반도체 소자
KR101970941B1 (ko) * 2012-08-20 2019-08-13 삼성전자 주식회사 3차원 비휘발성 메모리 장치 및 그 제조 방법
KR102003529B1 (ko) * 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102024723B1 (ko) * 2013-01-02 2019-09-24 삼성전자주식회사 3차원 반도체 장치
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US8981567B2 (en) * 2013-03-13 2015-03-17 Macronix International Co., Ltd. 3-D IC device with enhanced contact area
KR102083483B1 (ko) * 2013-08-12 2020-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
JP2015046425A (ja) * 2013-08-27 2015-03-12 株式会社東芝 パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法
KR102084725B1 (ko) * 2013-09-09 2020-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US9449924B2 (en) 2013-12-20 2016-09-20 Sandisk Technologies Llc Multilevel contact to a 3D memory array and method of making thereof
US9230905B2 (en) 2014-01-08 2016-01-05 Sandisk 3D Llc Trench multilevel contact to a 3D memory array and method of making thereof
US9343507B2 (en) 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9196628B1 (en) * 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
US9236392B1 (en) * 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9418939B2 (en) 2014-11-12 2016-08-16 Macronix International Co., Ltd. Contact structure for NAND based non-volatile memory device and a method of manufacture
US9728499B2 (en) 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9502429B2 (en) 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
KR20160143261A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그의 제조 방법
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US10186520B2 (en) * 2015-09-11 2019-01-22 Toshiba Memory Corporation Semiconductor memory devices including a memory cell array and stepped wiring portions, and manufacturing methods thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US9356034B1 (en) * 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same

Also Published As

Publication number Publication date
US10192877B2 (en) 2019-01-29
US20180261611A1 (en) 2018-09-13
EP3593381A1 (en) 2020-01-15
WO2018164742A1 (en) 2018-09-13
CN108886039A (zh) 2018-11-23
EP3593381B1 (en) 2022-10-19

Similar Documents

Publication Publication Date Title
CN108886039B (zh) 具有级位移的台阶结构的三维存储器器件及其制造方法
CN108934183B (zh) 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
CN109791932B (zh) 具有漏极选择级隔离结构的三维存储器器件及其制造方法
CN109791931B (zh) 在存储叠层结构之间具有非均匀间距的三维存储器器件及其制造方法
CN110832643B (zh) 具有自对准多层级漏极选择栅极电极的三维存储器器件及其制造方法
US10141331B1 (en) Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN109716522B (zh) 具有自对准漏极侧选择栅极电极的三维存储器器件及其制造方法
CN108431955B (zh) 具有虚设电介质层堆叠体下方的***器件的三维存储器器件及其制造方法
CN110770905B (zh) 具有跨越漏极选择电极线的三维存储器器件及其制造方法
CN108012567B (zh) 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体
CN108431961B (zh) 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN107996000B (zh) 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
US11101284B2 (en) Three-dimensional memory device containing etch stop structures and methods of making the same
US11094715B2 (en) Three-dimensional memory device including different height memory stack structures and methods of making the same
CN110770912A (zh) 具有以间距间隔开的漏极选择栅极电极的三维存储器器件及其制造方法
WO2018164743A1 (en) Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
US10804284B2 (en) Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
US11049807B2 (en) Three-dimensional memory device containing tubular blocking dielectric spacers
US11380707B2 (en) Three-dimensional memory device including backside trench support structures and methods of forming the same
CN116965167A (zh) 包括低k漏极选择层级隔离结构的三维存储器器件及其形成方法
US10991718B2 (en) Three-dimensional memory device containing a vertical semiconductor channel containing a connection strap and method of making the same
US11387244B2 (en) Three-dimensional memory device including discrete charge storage elements and methods of forming the same
CN113228292A (zh) 包括复合字线和多条带选择线的三维存储器器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant