KR101702060B1 - 3차원 반도체 장치의 배선 구조체 - Google Patents

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Abstract

3차원 반도체 장치의 배선 구조가 제공된다. 3차원 반도체 장치는 3차원 반도체 장치는 기판 상에 2차원적으로 배열된 적층 구조체들, 제 1 배선들을 포함하면서 상기 적층 구조체들의 상부에 배치되는 제 1 배선층 및 제 2 배선들을 포함하면서 상기 제 1 배선층의 상부에 배치되는 제 2 배선층을 포함하되, 적층 구조체들 각각은 차례로 적층된 복수의 하부 워드라인들을 포함하는 하부 구조체 및 차례로 적층된 복수의 상부 워드라인들을 포함하면서 하부 구조체의 상부에 배치되는 상부 구조체를 포함하고, 제 1 배선들 각각은 하부 워드라인들 중의 하나에 연결되고, 제 2 배선들 각각은 상부 워드라인들 중의 하나에 연결된다.

Description

3차원 반도체 장치의 배선 구조체{Interconnection structure for three-dimensional semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도 및 신뢰성이 향상된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 기판 상에 2차원적으로 배열된 적층 구조체들, 제 1 배선들을 포함하면서 상기 적층 구조체들의 상부에 배치되는 제 1 배선층 및 제 2 배선들을 포함하면서 상기 제 1 배선층의 상부에 배치되는 제 2 배선층을 포함하되, 적층 구조체들 각각은 차례로 적층된 복수의 하부 워드라인들을 포함하는 하부 구조체 및 차례로 적층된 복수의 상부 워드라인들을 포함하면서 하부 구조체의 상부에 배치되는 상부 구조체를 포함하고, 제 1 배선들 각각은 하부 워드라인들 중의 하나에 연결되고, 제 2 배선들 각각은 상부 워드라인들 중의 하나에 연결된다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 기판 상에 배치되는 복수의 배선들 및 기판과 배선들 사이에 개재되는 L 개의 워드라인 층들을 포함하되, 워드라인 층들 각각은 복수의 워드라인 그룹들을 포함하고, 워드라인 그룹들 각각은 등전위 상태에 있는 복수의 워드라인들로 구성되고, 배선들 각각은 수직적으로 인접하는 워드라인 그룹들 중의 하나에 연결되되, 워드라인 그룹 및 배선은 W1 < L * P2의 조건을 충족시킨다. (여기서, W1은 상기 워드라인 그룹의 피치이고, P2는 상기 배선의 최소 피치를 나타낸다.)
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 3차원 반도체 장치에 따르면, 적층된 워드라인들 각각에 연결되는 배선들을 서로 다른 층에 나누어 배치함으로써, 워드라인들의 적층수 증가에 따라 배선들이 차지하는 면적이 증가되는 것을 억제할 수 있다. 그리고, 배선들이 차지하는 면적이 감소됨에 따라 동일층에서 공유되는 워드라인들의 수를 줄일 있다. 그러므로, 3차원 반도체 메모리 장치의 집적도 및 신뢰성을 함께 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이의 간략 회로도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 상세히 나타내는 사시도들이다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 워드라인 그룹을 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 9는 도 8에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다.
도 10은 도 8에 도시된 3차원 반도체 장치의 레이아웃이다.
도 11은 본 발명의 변형된 일 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 12는 도 11에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다.
도 13은 도 11에 도시된 3차원 반도체 장치의 레이아웃이다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 워드라인 그룹을 나타내는 사시도이다.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 17은 도 16에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다.
도 18은 도 16에 도시된 3차원 반도체 장치의 레이아웃이다.
도 19는 본 발명의 변형된 다른 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 20은 도 19에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다.
도 21은 도 19에 도시된 3차원 반도체 장치의 레이아웃이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24는 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들은 3차원 구조의 낸드형 플래시 메모리 장치를 예로 들어 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(row decoder; 20), 페이지 버퍼(page buffer; 30) 및 컬럼 디코더(column decoder; 40)를 포함한다.
메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함하며, 메모리 블록들(BLK0~BLKn)은 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들을 포함하여, 데이터들을 저장할 수 있다. 메모리 블록들(BLK0~BLKn)에 대해서는 도 2 내지 도 5를 참조하여 상세히 설명된다.
로우 디코더(20)는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록(BLK0~BLKn)을 선택하고, 선택된 메모리 블록 내의 워드라인을 선택한다.
페이지 버퍼(30)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(30)는 프로그램 동작 모드시 기입 드라이버 회로로 동작하며, 읽기 동작 모드시 감지 증폭기 회로로서 동작할 수 있다. 도면에는 도시되지 않았으나, 페이지 버퍼(30)는 비트 라인들에 각각 연결된 또는 비트 라인 쌍들에 각각 연결된 페이지 버퍼들을 포함할 수 잇다.
컬럼 디코더(40)는 페이지 버퍼(30)와 외부(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이의 간략 회로도이다. 도 3 내지 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도들이다.
도 2 및 도 3 내지 도 5를 참조하면, 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2,) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결된다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 즉, 기판(100) 상에는 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 층간 절연막들(211-216; 210)을 개재하여 적층된다.
접지 선택 트랜지스터들(GST) 모두는 기판(100)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시, 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 즉, 하나의 메모리 블록 내에서 기판(100)으로부터 동일한 높이에 배치되는 메모리 셀 트랜지스터들(MCT)의 게이트 전극들에는 동일한 전압이 인가될 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판(100)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 서로 다른 층에 배치되는 워드 라인들(WL0-WL3)은 전기적으로 독립될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 반도체 패턴(200)을 포함할 수 있다. 반도체 패턴(200)들은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 패턴(200)은 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이, 도 3에 도시된 것처럼, 반도체 패턴(200)의 상단(비트라인(BL0-BL2)과 연결되는 부분)에 형성될 수 있다.
일 실시예에 따르면, 반도체 패턴(200)은 도 3에 도시된 바와 같이, U자 형태를 가질 수 있다. 이러한 반도체 패턴(200)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)의 측벽을 가로질러 형성될 수 있으며, 인접한 반도체 패턴(200)들 사이에 절연막이 개재될 수 있다. 한편, 다른 실시예에 따르면, 반도체 패턴(200)은 도 4 및 도 5에 도시된 바와 같이, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)을 관통하는 중공형의 실린더 형태일 수 있으며, 그 내부에 절연막(220)이 채워질 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 패턴(200) 사이에는 정보저장막(230)이 배치될 수 있다. 정보 저장막(230)은 도 3 및 도 4에 도시된 바와 같이, 워드라인들(WL0-WL3)과 반도체 패턴(200) 사이에서 워드라인들(WL0-WL3) 각각의 상면 및 바닥면으로 연장될 수 있다. 그리고, 정보 저장막(230)은 도 5에 도시된 바와 같이, 번갈아 적층된 층간 절연막 및 도전 라인들(GSL, WL0-WL3, SSL)의 일측벽을 가로질러 형성될 수 있다. 또한, 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 또한, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 정보저장막(230)은 물질 및 구조 등에서 다양하게 변형될 수 있다.
접지 선택 라인(GSL)과 반도체 패턴(200) 사이 또는 스트링 선택 라인들(SSL)과 반도체 패턴(200) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 패턴(200)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 패턴(200)은, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
한편, 접지 또는 스트링 선택 라인(GSL 또는 SSL)은 워드 라인들(WL0~WL3) 보다 두꺼울 수 있다. 또한, 접지 또는 스트링 선택 라인(GSL 또는 SSL)은 적층된 2개 이상의 도전 라인들로 구성될 수도 있다.
도 2 내지 도 5를 참조하여 설명된 3차원 반도체 장치의 워드라인들은, 소정의 배선 구조체를 통해 로우 디코더에 연결될 수 있다. 배선 구조체는 워드라인들과 로우 디코더를 연결하는 복수의 배선들을 포함할 수 있으며, 배선들의 모양 및 배치에 따라 다양하게 분류될 수 있다. 예를 들면, 배선 구조체는, 배선들이 실질적으로 동일한 높이에 배치되는 단일층 구조 및 배선들이 적어도 두 개의 다른 높이들에 배치되는 다층 구조로 분류될 수 있다. 이에 더하여, 단일층 구조는 워드라인들 각각이 전기적으로 분리되도록 구성되는 분리형 단일층 구조 및 하나의 배선에 복수의 워드라인들이 공통으로 연결되도록 구성되는 공유형 단일층 구조로 세분화될 수 있다.
한편, 도 2 내지 도 5를 참조하여 설명된 3차원 반도체 장치는 층간 분리 요건(interlayer separation requirement) 및 워드라인 피치 요건(WL pitch requirement)을 충족시키도록 구성될 수 있다. 구체적으로, 서로 다른 높이에 배치되는 워드라인들은 서로 다른 전압들이 독립적으로 인가될 수 있도록 구성될 수 있으며, 이를 위해서는, 서로 다른 높이에 배치되는 워드라인들은 전기적으로 분리되는 것이 필요하다. 층간 분리 요건은 워드라인들 사이의 이러한 층간 분리에 대한 필요성을 의미한다.
이에 더하여, 워드라인의 수평 피치(horizontal pitch; P1)는 3차원 반도체 장치의 집적도에 영향을 주는 중요한 설계 파라미터들 중의 하나이다. (이때, 워드라인의 수평 피치(P1)는 워드라인의 최소 폭과, 인접하는 두 워드라인들 사이의 최소 간격의 합으로 정의될 수 있다. 이때, 워드라인의 최소 폭은 해당 칩 내에서 실질적으로 전기적 경로로 이용되는 워드 라인들 중에서 가장 작은 폭을 갖는 워드라인의 폭이고, 인접하는 두 워드라인들 사이의 최소 간격은 해당 칩 내에서 전기적 경로로서 실제로 이용되는 인접하는 두 워드라인들 사이의 간격의 최소값을 의미한다. 이들 최소 폭 및 최소 간격은 공정 기술의 수준 또는 통상적으로 디자인 룰로서 언급되는 크기에 의해 결정될 수 있다.) 일 실시예에 따르면, 워드라인의 수평 피치(P1)의 최소값은 최소 선폭(minimum feature size)의 2배일 수 있다. 즉, 3차원 반도체 장치의 집적도를 증가시키기 위해서는, 워드라인의 수평 피치(P1)는 감소되는 것이 필요하다. 워드라인 피치 요건은 이러한 워드라인 수평 피치(P1)에서의 감소에 대한 필요성을 의미한다.
한편, 아래 식 1에 의해 주어지는 조건이 충족되기 어려울 경우, 층간 분리 요건 및 워드라인 피치 요건에 의해 배선 구조체는 분리형 단일층 구조로 구현되기 어려울 수 있다.
구체적으로, 분리형 단일층 구조의 배선 구조체의 경우, 앞에서 설명한 바와 같이, 워드라인들 각각이 전기적으로 분리되기 때문에, 층간 분리 요건은 필연적으로 충족될 수 있다. 하지만, 이러한 층간 분리 요건에 따르면 배선들은 워드 라인들(WL0~WL3)의 적층 수만큼 요구되고, 배선들이 워드 라인의 수평 피치(P1) 내에 수평적으로 배열되기 때문에, 워드라인들의 적층 수가 증가됨에 따라 워드 라인의 수평 피치(P1)가 증가될 수 있다. 따라서, 분리형 단일층 구조의 배선 구조체의 경우, 상기 층간 분리 요건은 상기 워드라인 피치 요건과 양립하기 어렵다. 구체적으로, 층간 분리 요건을 충족시키기 위해서는, 분리형 단일층 구조의 배선 구조체는 워드라인들과 실질적으로 동일한 개수의 배선들을 구비해야 한다. 하지만, 분리형 단일층 구조의 경우에 있어서, 층간 분리 요건은 워드라인들뿐만이 아니라 워드라인들에 연결되는 배선들 역시 전기적으로 서로 분리될 것을 요구한다. 즉, 분리형 단일층 구조의 배선 구조체는 단일층 구조의 한 유형이기 때문에, 이 구조에서의 배선들은 동일한 높이에서(즉, 수평적으로) 서로 이격되면서 배열돼야 한다. 따라서, 배선의 수평 피치(P2)가 아래의 식 1에 의해 주어지는 조건을 충족시키지 못하면, 워드라인 피치 요건은 충족되기 어렵다. (이때, 배선의 수평 피치(P2)는 배선의 최소 폭과 인접하는 두 배선들 사이의 최소 간격의 합으로 정의될 수 있다.)
[식 1]
P2 < P1/L,
여기서, L은 워드라인들의 적층 수를 나타낸다. 즉, 워드라인들의 적층 수(L)가 8일 경우, 배선의 수평 피치(P2)는 워드라인의 수평 피치의 1/8보다 작아야 한다. 한편, 위 식 1에 의해 주어지는 조건이 충족될 수 있을 경우, 본 발명의 일 실시예에 따른 3차원 반도체 장치는 분리형 단일층 구조의 배선 구조체를 구비하도록 구성될 수 있다.
한편, 공유형 단일층 구조의 배선 구조체의 경우, 기판으로부터 동일한 높이에 배열되는 복수의 워드라인들은 전기적으로 서로 연결될 수 있다. 이에 따라, 공유형 단일층 구조의 배선 구조체는, 분리형 단일층 구조에 비해, 층간 분리 요건 및 워드라인 피치 요건을 보다 용이하게 충족시킬 수 있다. 구체적으로, 공유형 단일층 구조의 경우, 기판으로부터 동일한 높이에 배치되는 모든 워드라인들이 하나의 배선에 연결되더라도, 층간 분리 요건은 충족될 수 있다. 즉, 공유형 단일층 구조의 배선 구조체의 경우, 층간 분리 요건은 워드라인들의 층수(L)와 같은 개수의 서로 분리된 배선들을 통해서도 충족될 수 있다. 이에 더하여, 배선 구조체를 구성하는 배선들의 수가 작기 때문에, 공유형 단일층 구조의 배선 구조체는 워드라인 피치 요건을 용이하게 충족시킬 수 있다.
하지만, 하나의 배선을 공유하는 워드라인들의 수가 증가할 경우, 메모리 블록을 구성하는 메모리 셀들의 수가 증가하게 된다. 이러한 메모리 블록 크기의 증가는 블록 병합(block merge) 및 카피-백 프로그램(copy-back program) 등과 같은 동작 특성을 저하시킬 수 있다. 또한, 하나의 배선을 공유하는 워드라인들은 모두 등전위 상태에 있기 때문에, 프로그램 또는 읽기 동작에서의 교란(disturbance) 특성이 심화될 수 있다. 즉, 3차원 반도체 장치가 공유형 단일층 구조의 배선 구조체를 구비하도록 구성될 경우, 반도체 장치의 신뢰성이 열화될 수 있다.
본 발명의 일부 실시예들에 따른 3차원 반도체 장치는 아래 식 2의 조건을 충족시키도록 구성되는 부분 공유형 단일층 구조(partially sharing type single layer architecture)의 배선 구조체를 구비할 수 있다. 부분 공유형 단일층 구조의 배선 구조체는 기판으로부터 동일한 높이에 배열되는 워드라인들에 접속하는 복수의 배선들을 포함할 수 있으며, 배선들 각각에는 복수의 워드라인들이 공통적으로 연결될 수 있다. 즉, 부분 공유형 단일층 구조의 경우, 배선 구조체를 구성하는 배선들의 수는 워드라인들의 층수(L)보다는 크고, 워드라인들의 개수보다는 작을 수 있다.
하지만, 층간 분리 요건 및 워드라인 피치 요건을 충족시키기 위해서는, 분리형 단일층 구조에서와 마찬가지로, 부분 공유형 단일층 구조의 배선들은 수평적으로 서로 이격되면서 배열되어야 한다. 즉, 아래 식 2에 의해 주어지는 조건을 추가적으로 충족시킬 수 있어야 한다.
[식 2]
P2 * L < W1,
여기서, P2는 배선의 수평 피치이고, L은 워드라인들의 적층 수이고, W1은 도 10 및 도 18에 도시된 것처럼 하나의 워드라인 그룹의 피치를 나타낸다. 워드라인 그룹들 각각은 기판으로부터 동일한 높이에 위치하며, 하나의 배선에 공통적으로 연결된 워드라인들을 포함한다.
다시 말해, 부분 공유형 단일층 구조의 배선들의 수가 분리형 단일층 구조의 배선들의 수보다 작을지라도, 배선들이 수평적으로 배열되고 배선의 피치(pitch)가 디자인 룰에 따라 제한되므로 반도체 장치에서 배선들이 차지하는 면적을 줄이는데 한계가 있다. 하나의 배선에 연결되는 하나의 워드라인 그룹은 위 식 2에 의해 주어지는 조건을 충족시키는 피치를 갖도록 형성돼야 한다. 이러한 제약 때문에, 부분 공유형 단일층 구조의 배선을 구비하는 반도체 장치에서는, 메모리 블록의 크기 및 공유되는 워드라인들의 수를 줄이기 어려울 수 있다. 한편, 본 발명의 실시예에 따른 3차원 반도체 장치는 아래 식 3의 조건을 충족시키도록 구성되는 부분 공유형 다층 구조(partially sharing type multiple layer architecture)의 배선 구조체를 구비할 수 있다. 즉, 본 발명의 실시예들에 따르면 3차원 반도체 장치는 배선들이 적어도 두 개의 다른 높이들에 배치되는 다층 구조를 갖는다. 그러므로, 하나의 층에 워드라인들의 적층 수만큼 배선들이 배치될 필요가 없다. 따라서, 배선들이 M개의 층에 나누어 배치될 때, 하나의 층에 배치되는 배선들의 수는 L/M (단, L/M은 양의 정수)이므로, 하나의 층에 배치되는 배선들이 차지하는 면적(즉, P2 * L/M)이 감소될 수 있다. 그리고, 하나의 층에 배치되는 배선들이 차지하는 면적이 감소되면, 워드라인 그룹의 피치(W1) 또한 감소될 수 있다. 즉, 하나의 배선을 공유하는 워드라인들의 수가 감소될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 3차원 반도체 장치는 아래 식 3의 조건을 충족시킬 수 있다.
[식 3]
W1 < L * P2
여기서, W1은 워드라인 그룹의 피치이고, L은 기판 상에 적층된 워드라인들의 수, P2는 배선들의 최소 피치이다.
한편, 워드라인 그룹의 피치(W1)는 워드라인들의 수평적 피치(P1)에 따라 변화되며, 워드라인들의 피치(P1)와 배선들의 최소 피치(P2)는 공정 조건에 따라 결정될 수 있다. 상세하게, 배선들의 최소 피치(P2)는, 3차원 반도체 장치의 디자인 룰 내에서 사진 및 식각 공정에 의해 구현될 수 있는 최소 선폭(minimum feature size)의 2배일 수 있다. 다시 말해, 배선의 최소 피치는 사진 식각 공정에서 주어진 최소 피쳐(minimum feature)의 폭과 인접하는 피쳐들 사이의 거리일 수 있다. 그리고, 워드라인들의 피치(P1)는, 층간절연막을 개재하여 적층된 L개의 도전막들로 이루어진 박막 구조체를 패터닝하는 단계에서, 사진 및 식각 공정에 의해 결정될 수 있다. 박막 구조체를 패터닝하는 단계는 L개의 도전막들을 식각하여 기판을 노출시킬 수 있다. 박막 구조체를 패턴닝하는 단계에서, 식각 깊이가 크므로 워드라인들의 피치(P1)는 배선들의 피치(P2)보다 클 수 있다.
이하, 도 6 내지 도 13을 참조하여 본 발명의 일 실시예에 대해 상세히 설명한다. 도 6은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 단면도이다. 도 7은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 워드라인 그룹을 나타내는 사시도이다. 도 8은 본 발명의 일 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다. 도 9는 도 8에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다. 도 10은 도 8에 도시된 3차원 반도체 장치의 레이아웃이다.
도 11은 본 발명의 변형된 일 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다. 도 12는 도 11에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다. 도 13은 도 11에 도시된 3차원 반도체 장치의 레이아웃이다.
도 6 내지 도 13에 도시된 일 실시예에 따르면, 3차원 반도체 장치는 W1 < L * P2의 조건을 만족할 수 있다. 여기서, W1은 워드라인 그룹(WG)의 수평적 피치이며, L은 기판(100) 상에 적층된 워드 라인들의 적층 수, P2은 배선들의 최소 피치이다.
본 발명의 일 실시예에서 하나의 워드라인 그룹(WG)은 도 7에 도시된 바와 같이, 기판(100)으로부터 동일한 높이에 위치하고 수평적으로 인접한 4개의 워드 라인들을 포함한다. 워드라인 그룹의 피치(W1)은 워드라인들의 수평적 피치(P1)에 따라 변화되며, 워드라인들의 피치(P1)와 배선들의 최소 피치(P2)는 공정 조건에 따라 결정될 수 있다.
상세하게, 도 6 내지 도 10을 참조하면, 기판(100)은 셀 어레이 영역(CAR), 제 1 및 제 2 배선 영역들 (ICR1, ICR2) 및 주변회로 영역(미도시)을 포함한다. 제 1 및 제 2 배선 영역들(ICR1, ICR2)은 셀 어레이 영역(CAR)과 주변 회로 영역(미도시) 사이에 배치되며, 셀 어레이 영역(CAR)은 제 1 배선 영역(ICR1)과 제 2 배선 영역(ICR2) 사이에 배치될 수 있다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
셀 어레이 영역(CAR)에는, 도 2 내지 도 5를 참조하여 설명된 복수의 메모리 셀 트랜지스터들 및 메모리 셀 트랜지스터와 연결된 비트라인들(BL) 및 워드라인들(WL0~WL3)이 배치된다. 주변 회로 영역에는, 도 1 에서 설명된 바와 같이, 메모리 셀 어레이의 구동을 위한 디코더 회로, 드라이버 회로, 페이지 버퍼, 센스 앰프, 전압 생성 회로들 및 입출력 회로들이 배치될 수 있다. 그리고, 제 1 및 제 2 배선 영역들(ICR1, ICR2)에는 워드라인들(WL0~WL3)과 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
보다 상세하게, 기판(100) 상에는 복수의 적층 구조체들(STR1-STR8)이 소정 간격 이격되어 2차원적으로 배열될 수 있다. 하나의 적층 구조체(STR)는 반도체 메모리 장치의 용량에 따라 수직적으로 적층된 L개(L은 22, 23, 24 …)의 워드라인들(WL0-WL3)을 포함할 수 있다. 그리고, 적층 구조체(STR)는 최하부의 접지 선택 라인(GSL)과, 최상부의 스트링 선택 라인(SSL)을 포함한다. 이와 같은 적층 구조체(STR)는 셀 어레이 영역(CAR)으로부터 제 1 및 제 2 배선 영역들(ICR1, ICR2)으로 연장될 수 있으며, 제 1 및 제 2 배선 영역들(ICR1, ICR2) 상에서 계단 형태의 모양을 가질 수 있다.
2n+1번째(n은 0 이상의 정수) 적층 구조체(STR1, STR3, STR5, STR7)와 2n+2번째 적층 구조체(STR2, STR4, STR6, STR8) 사이의 제 1 및 제 2 배선 영역들(ICR1, ICR2)에는 수직적으로 적층된 워드라인 연결 패턴들(201)이 위치한다. 여기서, 연결 패턴들(201) 각각은 수평적으로 인접한 워드라인들을 연결한다.
상세하게 설명하면, 수평적으로 인접한 워드 라인들(WL0-WL3)은 제 1 및 제 2 배선 영역들(ICR1, ICR2) 상에서 워드라인 연결 패턴(201)에 공통으로 연결될 수 있다. 워드라인 연결 패턴(201)에는 수평적으로 인접한 두 개의 워드라인들(WL0-WL3)이 연결될 수 있다. 워드라인 연결패턴들(201)과 셀 어레이 영역(CAR)과의 거리는 워드라인들(WL0-WL3)이 기판(100)으로부터 멀어질수록 감소될 수 있다. 그리고, 워드라인 연결 패턴들(201)은 워드라인들(WL0-WL3)과 함께 형성되므로, 각 층에서 워드 라인들(WL0-WL3)과 연결 패턴들(201)의 두께 및 물질이 실질적으로 동일할 수 있다.
또한, 적층 구조체들(STR1-STR8)은 제 1 및 제 2 배선 영역들(ICR1, ICR2)에서 계단 모양을 갖도록 형성되기 때문에 서로 다른 레벨에 형성된 워드라인 연결패턴들(201) 각각에는 콘택 플러그(CPLG)를 통해 로우 디코더로 연결되는 배선이 접속될 수 있다.
일 실시예에 따르면, 복수의 적층 구조체(STR1-STR8)들에서 동일층(즉, 기판(100)으로부터 동일한 높이)에 위치하는 접지 선택 라인들(GSL)이 서로 전기적으로 연결되되, n+1번째 적층 구조체(STR)와 n+3번째 적층 구조체(STR)에서의 접지 선택 라인들(GSL)은 서로 전기적으로 분리될 수 있다. 여기서, n은 0이상의 정수이다. 구체적으로, 복수의 적층 구조체들(STR1-STR8)에서 접지 선택 라인들(GSL)은 워드 라인들과 유사하게, 2n+1번째 적층 구조체(STR1, STR3, STR5, STR7)와 2n+2번째 적층 구조체(STR2, STR4, STR6, STR8)의 접지 선택 라인들(GSL)이 제 1 및 제 2 배선 영역들(ICR1, ICR2) 상에서 연결 패턴(201)에 공통으로 연결될 수 있다. 즉, 연결 패턴(201)에 수평적으로 인접한 두 개의 접지 선택 라인들(GSL)이 연결될 수 있다. 그리고, 접지 선택 라인들(GSL)을 연결하는 각각의 연결 패턴(201)에는 접지 선택 배선(311a, 311b)이 접속될 수 있다.
복수의 적층 구조체들(STR1-STR8)에서 수평적으로 인접한 스트링 선택 라인들(SSL)은 각각 전기적으로 독립된다. 이를 위해, 스트링 선택 라인들(SSL) 각각에 접속된 스트링 선택 배선(323s)들을 통해 스트링 선택 라인들(SSL)은 스트링 선택 라인 드라이버와 연결될 수 있다. 스트링 선택 라인들(SSL) 각각은 도 6에 도시된 것처럼, 적층 구조체들(STR1-STR8)의 상부에 배치된 두 층의 도전 라인들로 구성될 수도 있다. 또한, 두 층의 도전 라인들로 구성된 스트링 선택라인(SSL)에는 공통으로 전압이 인가되거나, 서로 전기적으로 분리될 수 있다.
한편, 도 6에 도시된 것처럼, 하나의 적층 구조체(STR)는 하부 구조체(LR) 및 상부 구조체(UR)를 포함하며, 적층 구조체(STR)를 구성하는 워드라인들(WL0-WL3)은 하부 구조체(LR) 또는 및 상부 구조체(UR)에 나누어 배치될 수 있다. 또한, 적층 구조체(STR)의 하부 구조체(LR)는 스트링 선택 라인(SSL)을 포함하며, 적층 구조체(STR)의 상부 구조체(UR)는 스트링 선택 라인(SSL)을 포함한다.
구체적으로, 적층 구조체(STR)의 하부 구조체(LR)는 적층된 L개(즉, L=2n, n은 적어도 4 이상의 정수)의 워드 라인들 중 기판(100)에 인접한 1번째 내지m번째(m은 L보다 작은 자연수) 높이의 워드 라인들을 포함할 수 있으며, 적층 구조체(STR)의 상부 구조체(UR)는 적층 구조체(STR)의 하부 구조체(LR)에 포함된 워드 라인들을 제외한 나머지 워드 라인들(즉, m+1번째 내지 L번째 높이의 워드 라인들)을 포함할 수 있다. 일 실시예에 따르면, 제 1 및 제 2 워드 라인들(WL1, WL2)은 적층 구조체(STR)의 하부 구조체(LR)를 구성하며, 제 3 및 제 4 워드 라인들(WL3, WL4)이 상부 구조체(UR)를 구성할 수 있다. 다른 실시예에 따르면, 하부 구조체(LR)를 구성하는 워드라인들의 수와, 상부 구조체(UR)를 구성하는 워드라인들의 수가 다를 수도 있다.
또한, 도 6 및 도 8을 참조하면, 2차원적으로 배열된 적층 구조체들(STR1-STR8)의 상부에는 제 1 배선층(M1)과 제 2 배선층(M2)이 순서대로 적층된다.
제 1 배선층(M1)은 제 1 배선 영역(ICR1)에서 적층 구조체(STR)의 하부 구조체(LR)에 포함된 워드 라인들(WL0-WL1)과 연결되는 제 1 배선들(312,313)을 포함한다. 그리고, 제 1 배선층(M1)은 셀 어레이 영역(CAR)에서 반도체 패턴들(200)과 연결되는 비트 라인들(BL)을 포함하며, 제 1 배선 영역(ICR1)에서 접지 선택 라인들(GSL)과 연결되는 접지 선택 배선들(311a, 311b) 또한 포함한다.
제 2 배선층(M2)은 제 1 배선 영역(ICR1)에서 적층 구조체(STR)의 상부 구조체(UR)에 포함된 워드 라인들(WL2, WL3)에 연결되는 제 2 배선들(321, 322)을 포함한다. 제 2 배선들(321, 322)은 제 1 배선 영역(ICR1)에서 제 1 배선들(312,313)의 상부를 지나갈 수 있다. 그리고, 제 2 배선층(M2)은 제 2 배선 영역(ICR2)에서 스트링 선택 라인들(SSL)과 전기적 연결되는 스트링 선택 배선(323s)들을 포함한다.
적층 구조체(STR)의 하부 구조체(LR)에 배치된 워드 라인들(WL0-WL1) 각각에는 제 1 배선(312, 313)이 전기적으로 연결되며, 적층 구조체(STR)의 상부 구조체(UR)에 배치된 워드라인들(WL2, WL3) 각각에는 제 2 배선(321, 322)이 전기적으로 연결될 수 있다. 그리고, 제 1 및 제 2 배선들(312, 313, 321, 322)은 로우 디코더에 연결된다.
접지 선택 배선들(311a, 311b)은 적층 구조체(STR)의 하부 구조체(LR)에 포함된 워드 라인들(WL0, WL1)과 연결된 제 1 배선들(312, 313)과 동일한 높이에 형성될 수 있다. 즉, 접지 선택 배선들(311a, 311b)과 제 1 배선들(312,313)은 반도체 장치의 제조 공정시 동일한 공정 단계에서 형성될 수 있다. 즉, 제 1 배선들(312,313)과 접지 선택 배선들(311a, 311b)은 반도체 기판(100)으로부터 동일한 제 1 높이에 배치된다.
비트 라인들(BL)은 적층 구조체(STR)를 관통하는 반도체 패턴(200)들에 전기적으로 연결되며, 비트 라인들(BL은 적층 구조체(STR)의 하부 구조체(LR)에 포함된 워드 라인들(WL0, WL1)과 접속되는 제 1 배선들(312, 313)과 동일한 높이에 형성될 수 있다. 즉, 반도체 패턴(200)들과 비트 라인들(BL) 사이에는 반도체 패턴(200)들에 접속하는 비트라인 플러그들이 형성될 수 있다. 그리고, 비트 라인들(BL)과 제 1 배선들(312,313)은 반도체 장치의 제조 공정시 동일한 공정 단계에서 형성될 수 있다. 즉, 제 1 배선들(312,313)과 비트 라인들(BL)은 반도체 기판(100)으로부터 동일한 제 1 높이에 배치된다.
스트링 선택 배선(323s)들은 적층 구조체(STR)의 상부 구조체(UR)에 포함된 워드 라인들과 연결된 제 2 배선들(321, 322)과 동일한 높이에 형성될 수 있다. 즉, 스트링 선택 배선(323s)들과 제 2 배선들(321, 322)은 반도체 장치의 제조 공정시 동일한 공정 단계에서 형성될 수 있다. 즉, 제 2 배선들(321, 322)과 스트링 선택 배선(323s)들은 반도체 기판(100)으로부터 동일한 제 2 높이에 배치된다. 여기서 제 2 높이는 제 1 높이보다 크다.
제 1 및 제 2 배선층(M2)에 형성된 제 1 및 제 2 배선들(321, 322), 비트 라인들(BL), 접지 선택 배선들(311a, 311b) 및 스트링 선택 배선(323s)들은 텅스텐(W), 타이타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속막, WN, TiN, 또는 TaN과 같은 금속 질화막 또는 이들의 복합막을 포함하는 금속 패턴일 수 있다. 제 1 배선(312, 313)과 제 2 배선(321, 322)은 기판(100)으로부터 서로 다른 높이에 형성되므로, 제 1 배선(312, 313)과 제 2 배선(321, 322)은 서로 다른 공정 단계에서 형성될 수 있다.
일 실시예에 따르면, 도 8 내지 도 10에 도시된 것처럼, 복수의 적층 구조체(STR1-STR8)들에서 동일층(즉, 기판(100)으로부터 동일한 높이)에 위치하는 워드 라인들(WL0-WL3)은 서로 전기적으로 연결되되, n+1번째 적층 구조체(STR0)와 n+5번째 적층 구조체(STR5)에서 동일층에 위치하는 워드 라인들(WL0-WL3)은 서로 전기적으로 분리될 수 있다. 여기서, n은 0이상의 정수이다. 이를 위해, 워드라인과 로우 디코더를 연결하는 제 1 및 제 2 배선들(312, 313, 321, 322) 각각은 동일층에서 수평적으로 인접한 두 개의 워드라인 연결패턴들(201)에 공통으로 연결될 수 있다. 즉, 하나의 제 1 배선(312, 313) 또는 제 2 배선(321, 322)에 수평적으로 인접하는 4개의 워드 라인들이 전기적으로 연결될 수 있다.
또한, 하나의 적층 구조체(STR)에 연결되는 제 1 배선들(312,313)은 기판(100) 상에 배치된 2차원적으로 배열된 적층 구조체(STR0-STR8))들 중, 전기적으로 분리된 n+1번째 적층 구조체(STR0)와 n+5번째 적층 구조체(STR5) 사이의 제 1 배선 영역(ICR1)에 배치될 수 있다. 마찬가지로, 하나의 적층 구조체(STR)에 연결되는 제 2 배선들(321, 322)은 기판(100) 상에 배치된 2차원적으로 배열된 적층 구조체(STR0-STR8)들 중, n+1번째 적층 구조체(STR0)와 n+5번째 적층 구조체(STR5) 사이의 제 1 배선 영역(ICR1)에 배치될 수 있다.
보다 상세하게, 도 10에 도시된 바와 같이, 제 1 및 제 2 배선들(321, 322) 각각은 수평적으로 인접한 연결패턴들(201)과 접속되는 제 1 연장부와, 제 1 연장부로부터 연장된 제 2 연장부를 포함한다. 제 1 연장부는 연결패턴들(201) 위에서 워드 라인들의 장축 방향에 대해 수직으로 형성될 수 있으며, 제 2 연장부는 워드 라인들(WL0-WL3)의 장축방향과 평행하게 형성될 수 있다. 그리고, 제 1 및 제 2 배선들(321, 322)의 제 1 연장부들은 연결패턴들(201) 상부에 위치하므로, 기판(100)으로부터 워드 라인들(WL0-WL3)의 높이가 증가될수록 제 1 연장부들은 셀 어레이 영역(CAR)과의 거리가 감소될 수 있다.
이와 같이 제 1 연장부와 제 2 연장부로 이루어진 제 1 및 제 2 배선들(321, 322)은 수평적으로 이격된 연결패턴들(201)을 로우 디코더에 공통으로 연결할 수 있다. 즉, 수평적으로 인접한 4개의 워드라인들이 로우 디코더에 공통으로 연결될 수 있다.
또한, 일 실시예에 따르면, 적층된 워드라인들(WL0-WL3) 중 홀수층의 워드라인들(WL0, WL2)과 연결되는 제 1 또는 제 2 배선들(321, 322)의 제 2 연장부들은 제 1 연장부의 제1 끝단으로부터 연장되며, 짝수층의 워드라인들(WL1, WL3)과 연결되는 제 1 또는 제 2 배선들(321, 322)의 제 2 연장부들은 제 1 연장부의 제 2 끝단으로부터 연장될 수 있다.
그리고, 제 1 배선 영역(ICR1)에서 제 1 배선들(312, 313)의 제 2 연장부들은 수평적으로 소정 간격 이격된다. 제 1 배선들(312, 313)의 제 2 연장부들은 디자인 룰에 따른 최소 피치(pitch)를 가질 수 있다. 그리고 제 1 배선들(312, 313)의 제 2 연장부들 사이에는 접지 선택 배선들(311a, 311b)이 배치될 수 있다. 제 2 배선들(321, 322)의 제 2 연장부들 또한 수평적으로 소정 간격 이격되며, 제 2 배선들(321, 322)의 제 2 연장부들의 피치는, 제 1 배선들(312, 313)의 제 2 연장부들의 피치와 동일할 수 있다.
또한, 제 1 배선층(M1)과 제 2 배선층(M2)은 기판(100)으로부터 서로 다른 높이에 형성되므로 제 1 배선 영역(ICR1) 상에서 제 1 배선(312,313)과 제 2 배선(321, 322)은 수직적으로 서로 오버랩될 수 있다. 즉, 제 2 배선들(321, 322)의 제 2 연장부는 제 1 배선(312,313)의 제 1 연장부제 1 연장부및 제 2 연장부 상부를 가로질러 배치될 수 있다.
한편, 변형된 일 실시예에 따르면, 도 11 내지 도 13에 도시된 것처럼, 제 1 배선들(312,313) 각각은 수평적으로 인접한 연결패턴들(201)과 접속되는 제 1 연장부와, 제 1 연장부로부터 연장된 제 2 연장부로 구성되고, 제 2 배선들(321, 322) 각각은 라인 형태를 가질 수 있다. 이를 위해, 제 1 배선층(M1)에는 적층 구조체(STR)의 상부 구조체(UR)에 포함된 연결패턴들(201)을 서로 연결하는 도전 패드가 형성될 수 있다.
이와 같이 본 발명의 실시예들에 따르면, 적층된 워드 라인들(WL0-WL3) 각각에 접속된 제 1 및 제 2 배선들은 기판(100)으로부터 서로 다른 높이들에 형성되어 각 워드 라인들(WL0-WL3)과 로우 디코더를 연결한다. 그러므로, 적층된 워드 라인들(WL0-WL3) 각각에 접속되는 배선들이 모두 기판(100)으로부터 동일한 높이에 배치되는 것에 비해, 배선들이 차지하는 공간을 줄일 수 있다. 즉, 3차원 반도체 장치의 집적도를 보다 더 향상시킬 수 있다. 또한, 배선들이 차지하는 영역이 감소됨에 따라, 하나의 배선에 공통으로 연결된 워드라인들의 수(즉, 워드라인 그룹의 피치)를 줄일 수 있어, 워드라인들의 공유로 인한 데이터 신뢰성 저하를 억제할 수 있다.
이하, 도 14 내지 도 21을 참조하여, 본 발명의 다른 실시예에 대해 상세히 설명한다. 본 발명의 다른 실시예에서 본 발명의 일 실시예와 실질적으로 동일한 구성요소들에 대한 설명은 생략하기로 한다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 단면도이다. 도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 워드라인 그룹을 나타내는 사시도이다. 도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다. 도 17은 도 16에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다. 도 18은 도 16에 도시된 3차원 반도체 장치의 레이아웃이다. 도 19는 본 발명의 변형된 다른 실시예에 따른 3차원 반도체 장치를 나타내는 사시도이다. 도 20은 도 19에 도시된 3차원 반도체 장치의 배선 구조체를 나타내는 사시도이다. 도 21은 도 19에 도시된 3차원 반도체 장치의 레이아웃이다.
다른 실시예에 따르면, 3차원 반도체 장치는 W1 < L * P2의 조건을 만족할 수 있다. 여기서, W1은 워드라인 그룹(WG)의 피치이고, L은 기판 상에 적층된 워드 라인들의 수, P2은 배선들의 최소 피치이다. 다른 실시예에서, 하나의 워드라인 그룹(WG)은 도 15에 도시된 바와 같이, 기판(100)으로부터 동일한 높이에 위치하고 수평적으로 인접한 2개의 워드 라인들을 포함한다. 그리고 기판(100) 상에 2차원적으로 배열된 적층 구조체들(STR1~STR4)은, L개의 워드라인들(WL0-WL7)과, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 포함한다. 또한, 워드라인 그룹(WG)의 피치(W1)는 워드라인들의 수평적 피치(P1)에 따라 변화되며, 워드라인들의 피치(P1)와 배선들의 최소 피치(P2)는 공정 조건에 따라 결정될 수 있다.
상세하게, 도 14 내지 도 18을 참조하면, 기판(100) 상에는 복수의 적층 구조체(STR1-STR4)들이 소정 간격 이격되어 2차원적으로 배열될 수 있다. 적층 구조체(STR)는 일 실시예에서 설명한 것처럼, 최하층의 접지 선택 라인(GSL), 최상층의 스트링 선택 라인(SSL) 및 접지 선택 라인과 스트링 선택 라인(SSL) 사이의 복수의 워드 라인들(WL0-WL7)을 포함한다.
이 실시예에 따르면, 복수의 적층 구조체(STR1-STR4)들에서 동일층(즉, 기판(100)으로부터 동일한 높이)에 위치하는 워드 라인들은 서로 전기적으로 연결되되, n+1번째 적층 구조체(STR1)와 n+3번째 적층 구조체(STR3)에서 동일층에 위치하는 워드 라인들은 서로 전기적으로 분리될 수 있다. 여기서, n은 0이상의 정수이다. 2n+1번째 적층 구조체(STR1, STR3)와 2n+2번째 적층 구조체(STR2, STR4)에서 동일층에 위치하는 워드 라인들은, 일 실시예에서처럼, 제 1 및 제 2 배선 영역들(ICR1, ICR2) 상에서 워드라인 연결패턴(201)에 공통으로 연결될 수 있다. 워드라인 연결패턴(201)에는 수평적으로 인접한 두 개의 워드라인들이 연결될 수 있다. 그리고, 서로 다른 레벨(level)에 위치한 워드라인 연결패턴들(201) 각각에는 워드라인과 로우 디코더를 연결하는 제 1 또는 제 2 배선(312-315, 321-324)이 접속될 수 있다.
또한, 이 실시예에 따르면 복수의 적층 구조체들(STR1-STR4)에서 하부의 접지 선택 라인들(GSL)이 서로 전기적으로 연결되되, n+1번째 적층 구조체(STR)와 n+3번째 적층 구조체(STR)에서의 접지 선택 라인들(GSL)은 서로 전기적으로 분리될 수 있다. 여기서, n은 0이상의 정수이다. 그리고, 2n+1번째 적층 구조체(STR1, STR3))와 2n+2번째 적층 구조체(STR2, STR3)에서 동일층에 위치하는 접지 선택 라인들(GSL)은, 제 1 및 제 2 배선 영역들(ICR1, ICR2) 상에서 연결패턴(201)에 의해 서로 연결될 수 있다.
한편, 하나의 적층 구조체(STR)는 일 실시예에서 설명한 것처럼, 하부 구조체(LR) 및 상부 구조체(UR)를 포함하며, 적층 구조체(STR)를 구성하는 워드라인들(WL0-WL7)은 하부 구조체(LR) 또는 상부 구조체(UR)에 나누어 배치될 수 있다.
2차원적으로 배열된 적층 구조체(STR)들의 상부에는 제 1 배선층(M1)과 제 2 배선층(M2)이 순서대로 적층된다. 제 1 배선층(M1)은 적층 구조체(STR)의 하부 구조체(LR)에 포함된 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)에 연결되는 접지 선택 배선(311) 및 제 1 배선들(312-315)을 포함한다. 그리고, 제 2 배선층(M2)에는 적층 구조체(STR)의 상부 구조체(UR)에 포함된 스트링 선택 라인(SSL) 및 워드라인들(WL4-WL7)에 연결되는 스트링 선택 배선(323s) 및 제 2 배선들(321-324)을 포함한다. 제 2 배선들(321-324)은 제 1 배선들(312-315) 상부에 적층되어 제 1 배선(312-315)과 오버랩될 수 있다.
이 실시예에 따르면, 하나의 적층 구조체(STR)에 연결된 복수의 제 1 배선들(312-315)은, n+1번째 적층 구조체(STR1)와 n+3번째 적층 구조체(STR3) 사이의 제 1 배선 영역(ICR1)에 2차원적으로 배열된다. 하나의 적층 구조체(STR)에 연결된 복수의 제 1 배선들(312-315) 또한, n+1번째 적층 구조체(STR1)와 n+3번째 적층 구조체(STR3) 사이의 제 1 배선 영역(ICR1)에 2차원적으로 배열될 수 있다.
또한, 제 1 및 제 2 배선들(312-315, 321-324) 각각은 수평적으로 인접한 연결패턴들(201)과 접속되는 제 1 연장부와, 제 1 연장부로부터 연장된 제 2 연장부를 포함한다. 제 1 연장부는 연결패턴들(201) 위에서 워드 라인들(WL0-WL7)의 장축 방향에 대해 수직으로 형성될 수 있으며, 제 2 연장부는 워드 라인들(WL0-WL7)의 장축방향과 평행하게 형성될 수 있다. 그리고, 제 1 및 제 2 배선들(312-315, 321-324)의 제 1 연장부들은 연결패턴들(201) 상부에 위치하므로, 기판(100)으로부터 워드 라인의 높이가 증가될수록 제 1 연장부들은 셀 어레이 영역(CAR)과의 거리가 감소될 수 있다.
그리고, 도 18에 도시된 것처럼, 기판(100)으로부터 연결패턴들(201)의 높이가 증가될수록, 제 1 및 제 2 배선들(321, 322)의 제 1 연장부들의 장축 길이가 점차 증가될 수 있다. 또한, 제 1 배선들(312-315)의 제 2 연장부들의 길이는 기판(100)으로부터 연결패턴들(201)의 높이가 증가될수록 길어진다.
또한, 제 2 배선들(321-324)은 제 1 배선들(312-315) 상부에 위치하므로, 제 2 배선들(321-324)의 제 2 연장부들은 제 1 배선들(312-315)의 제 1 연장부들 및 제 2 연장부들 상부를 지나갈 수 있다.
한편, 변형된 실시예에 따르면, 도 19 내지 도 21에 도시된 것처럼, 제 1 및 제 2 배선들(312-315, 321-324)은 라인 형태를 가질 수도 있다. 이 때, 제 2 배선층(M2)의 제 2 배선들(321-324)은 제 1 배선층(M1)의 제 1 배선들(312-315)의 상부를 지나갈 수 있다. 또한, 제 1 배선층(M1)에 배치된 제 1 배선들(312-315)의 수와 제 2 배선층(M2)에 배치된 제 2 배선들(321-324)의 수가 다를 수 있다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 23은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 24는 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 2차원적으로 배열된 적층 구조체들;
    제 1 배선들을 포함하면서 상기 적층 구조체들의 상부에 배치되는 제 1 배선층; 및
    제 2 배선들을 포함하면서 상기 제 1 배선층의 상부에 배치되는 제 2 배선층을 포함하되,
    상기 적층 구조체들 각각은
    제 1 방향으로 연장되며, 차례로 적층된 복수의 하부 워드라인들을 포함하는 하부 구조체; 및
    상기 제 1 방향으로 연장되며, 차례로 적층된 복수의 상부 워드라인들을 포함하면서 상기 하부 구조체의 상부에 배치되는 상부 구조체를 포함하고,
    상기 제 1 배선들 각각은 상기 하부 워드라인들 중의 하나에 연결되고, 상기 제 2 배선들 각각은 상기 상부 워드라인들 중의 하나에 연결되며,
    상기 제 1 및 제 2 배선들 중 적어도 하나는 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 1 연장부와, 상기 제 1 연장부로부터 상기 워드 라인들과 평행하게 상기 제 1 방향으로 연장된 제 2 연장부를 포함하는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    인접하는 상기 적층 구조체들 사이에 배치되는 하부 및 상부 연결 패턴들을 더 포함하되,
    상기 하부 연결 패턴들 각각은 상기 기판으로부터 동일한 높이에 배치된 상기 하부 워드라인들을 연결하고,
    상기 상부 연결 패턴들 각각은 상기 기판으로부터 동일한 높이에 배치된 상기 상부 워드라인들을 연결하는 3차원 반도체 장치.
  3. 제 2 항에 있어서,
    상기 하부 연결 패턴들은 물질, 두께 및 상기 기판으로부터의 거리에 있어서 상기 하부 워드라인들과 동일하게 형성되고,
    상기 상부 연결 패턴들은 물질, 두께 및 상기 기판으로부터의 거리에 있어서 상기 상부 워드라인들과 동일하게 형성되는 3차원 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 배선들 각각은 수평적으로 인접한 하부 연결패턴들에 공통으로 연결되고, 상기 제 2 배선들 각각은 수평적으로 인접한 상부 연결패턴들에 공통으로 연결되는 3차원 반도체 장치.
  5. 제 3 항에 있어서,
    상기 기판은 셀 어레이 영역 및 상기 셀 어레이 영역 둘레의 배선 영역을 포함하며,
    상기 제 1 및 제 2 배선층과 상기 하부 및 상부 연결 패턴들은 상기 배선 영역에 배치되되,
    상기 하부 연결 패턴들 중 어느 하나와 상기 셀 어레이 영역 사이의 거리는, 상기 상부 연결 패턴들 중 어느 하나와 상기 셀 어레이 영역 사이의 거리보다 큰 3차원 반도체 장치.
  6. 제 1 항에 있어서,
    상기 기판은 셀 어레이 영역 및 상기 셀 어레이 영역 둘레의 배선 영역을 포함하되,
    상기 제 1 및 제 2 배선층들은 상기 배선 영역에 배치되고, 상기 제 1 및 제 2 배선들이 상기 셀 어레이 영역으로부터 멀어질수록 상기 제 2 방향에서 상기 제 1 연장부의 길이가 감소되는 3차원 반도체 장치.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 배선들의 상기 제 1 연장부들은 상기 제 2 배선들의 상기 제 2 연장부들 아래에 배치되는 3차원 반도체 장치.
  9. 제 1 항에 있어서,
    상기 상부 구조체는 최상층에 스트링 선택 라인을 더 포함하고,
    상기 하부 구조체는 최하층에 접지 선택 라인을 더 포함하며,
    상기 제 1 배선층은 상기 접지 선택 라인과 연결되는 접지 선택 배선을 더 포함하고,
    상기 제 2 배선층은 상기 스트링 선택 라인과 연결되는 스트링 선택 배선을 더 포함하는 3차원 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 배선층과 상기 기판 간의 거리는 상기 스트링 선택 라인과 상기 기판 간의 거리보다 큰 3차원 반도체 장치.
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