CN108934183B - 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法 - Google Patents

含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法 Download PDF

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Abstract

可以穿过绝缘层和间隔体材料层的交替的堆叠体来形成存储器堆叠体结构，该交替的堆叠体形成为电气导电层或者随后以电气导电层替换。存储器堆叠体结构可以形成为具有第一节距的行。附加的绝缘层和至少一个漏极选择级电介质层形成在交替的堆叠体之上。漏极选择级开口以具有更小的第二节距的行的形式形成。至少一个漏极选择级电介质层的部分替换形成了间隔开的电气导电线结构，该电气导电线结构围绕相应的多个漏极选择级开口。漏极选择级沟道部分随后形成在相应的漏极选择级开口中。

Description

含有分开形成的漏极侧选择晶体管的三维存储器器件及其制 造方法
技术领域
本公开一般涉及半导体器件，并且特别地，涉及含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法。
背景技术
在T.Endoh等的题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开了每单元具有一个位的三维垂直NAND串。
发明内容
根据本公开的方面，提供了一种三维存储器器件，其包括：位于衬底之上的绝缘层和电气导电层的交替的堆叠体；位于交替的堆叠体之上的至少一个漏极选择级导电层，其中至少一个漏极选择级导电层中的每一个包括电气导电线结构，该电气导电线结构沿着第一水平方向横向地延伸，并且沿着第二水平方向相互之间横向地间隔开；延伸穿过交替的堆叠体的存储器堆叠体结构，其中存储器堆叠体结构中的每一个包括存储器膜和接触存储器膜的内侧壁的存储器级沟道部分；以及垂直地延伸穿过至少一个漏极选择级导电层的漏极选择级沟道部分，其接触相应的存储器级沟道部分，并且由在至少一个漏极选择级导电层中的每个级处的相应的漏极选择级栅极电介质和电气导电线结构的相应的一个横向围绕。存储器堆叠体结构在包含相同漏极选择级的两个或多个电气导电线结构的区域之上采用沿着第二水平方向的第一行到行的节距、以行的形式布置，该行延伸穿过第一水平方向。对于每个电气导电线结构，漏极选择级沟道部分的相应的阵列延伸穿过电气导电线结构，并且相应的阵列内的漏极选择级沟道部分采用沿着第二水平方向的第二行到行的节距、以行的形式布置，该行沿着第一水平方向延伸。第二行到行的节距小于第一行到行的节距。
根据本公开的另一个方面，提供了形成三维存储器器件的方法。绝缘层和间隔体材料层的交替的堆叠体形成在衬底之上。间隔材料层形成作为电气导电层，或者随后由电气导电层替换。穿过交替的堆叠体形成存储器开口。存储器堆叠体结构可以形成在存储器开口中。存储器堆叠体结构中的每一个包括存储器膜和接触存储器膜的内侧壁的存储器级沟道部分。至少一个漏极选择级电介质层形成在交替的堆叠体之上。穿过至少一个漏极选择级电介质层形成漏极选择级开口。通过移除至少一个漏极选择级电介质层的部分形成漏极选择级横向凹陷。漏极选择级横向凹陷相互之间由电气绝缘线结构横向地间隔，该电气绝缘线结构是至少一个漏极选择级电介质层的剩余部分。至少一个漏极选择级导电层形成在漏极选择级横向凹陷中。至少一个漏极选择级导电层中的每一个包括电气导电线结构，该电气导电线结构沿着第一水平方向横向地延伸并且沿着第二水平方向相互之间横向地间隔开。漏极选择级栅极电介质在漏极选择级开口中的每一个的***处。漏极选择级沟道部分形成在漏极选择级开口的剩余体积中。
附图说明
图1是根据本公开的第一实施例的在形成至少一个***器件、半导体材料层和栅极电介质层之后的第一示例性结构的示意性垂直截面图。
图2是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替的堆叠体之后的第一示例性结构的示意性垂直截面图。
图3是根据本公开的第一实施例的在形成阶梯式的阶台和反向阶梯式的电介质材料部分之后的第一示例性结构的示意性垂直截面图。
图4A是根据本公开的第一实施例的在形成存储器开口和支撑开口之后的第一示例性结构的示意性垂直截面图。
图4B是图4A的第一示例性结构的顶视图。垂直平面A-A’是图4A的截面的平面。
图5A-5F是根据本公开的第一实施例的在形成存储器堆叠体结构期间的存储器开口的顺序示意性垂直截面图。
图6是根据本公开的第一实施例的在形成存储器堆叠体结构之后的第一示例性结构的示意性垂直截面图。
图7A是根据本公开的第一实施例的在形成背侧接触沟槽之后的第一示例性结构的示意性垂直截面图。
图7B是图7A的第一示例性结构的顶视图。锯齿形的垂直平面A-A’是图7A的示意性垂直截面图的平面。
图8是根据本公开的第一实施例的在形成背侧凹陷之后的第一示例性结构的示意性垂直截面图。
图9是根据本公开的第一实施例的在背侧凹陷和每个背侧沟槽的***中沉积至少一个导电材料之后的第一示例性结构的示意性垂直截面图。
图10是根据本公开的实施例的在从背侧沟槽内移除至少一个所沉积的导电材料之后的第一示例性结构的示意性垂直截面图。
图11是根据本公开的第一实施例的在每个背侧沟槽内形成绝缘间隔体和背侧接触结构之后的第一示例性结构的示意性垂直截面图。
图12A是根据本公开的第一实施例的在形成漏极选择级层之后的第一示例性结构的示意性垂直截面图。
图12B是图12A的第一示例性结构的顶视图。垂直平面A-A’是图12A的示意性垂直截面图的平面。
图13是根据本公开的第一实施例的在形成漏极选择级阶梯式表面和漏极选择级反向阶梯式的电介质材料部分之后的第一示例性结构的示意性垂直截面图。
图14A是根据本公开的第一实施例的在穿过漏极选择级层形成漏极选择级开口之后的第一示例性结构的示意性垂直截面图。
图14B是图14A的第一示例性结构的顶视图。垂直平面A-A’是图14A的示意性垂直截面图的平面。
图15A是根据本公开的第一实施例的在部分蚀刻漏极选择级电介质层以形成漏极选择级横向凹陷之后的第一示例性结构的示意性垂直截面图。
图15B是图15A的第一示例性结构的顶视图。垂直平面A-A’是图15A的示意性垂直截面图的平面。
图16A是根据本公开的第一实施例的在漏极选择级横向凹陷中形成漏极选择级导电层之后的第一示例性结构的示意性垂直截面图。
图16B是图16A的第一示例性结构的顶视图。垂直平面A-A’是图16A的示意性垂直截面图的平面。
图17是根据本公开的第一实施例的在漏极选择级开口中形成漏极选择级栅极电介质之后的第一示例性结构的示意性垂直截面图。
图18A是根据本公开的第一实施例的在漏极选择级开口中形成漏极选择级沟道部分之后的第一示例性结构的示意性垂直截面图。
图18B是图18A的第一示例性结构的顶视图。垂直平面A-A’是图18A的示意性垂直截面图的平面。
图19A是根据本公开的第一实施例的在形成各种导电通孔结构之后的第一示例性结构的示意性垂直截面图。
图19B是图19A的第一示例性结构的顶视图。垂直平面A-A’是图19A的示意性垂直截面图的平面。
图19C是图19A和19B的第一示例性结构的沿着图19B中示出的锯齿形垂直平面C-C’的另一个示意性垂直截面图。
图20是根据本公开的第二实施例的在形成漏极选择级层之后的第二示例性结构的示意性垂直截面图。
图21A是根据本公开的第二实施例的在形成漏极选择级阶梯式表面和漏极选择级反向阶梯式的电介质材料部分之后的第二示例性结构的示意性垂直截面图。
图21B是图21A的第二示例性结构的顶视图。垂直平面A-A’是图21A的示意性垂直截面图的平面。
图22是图21A和21B的第二示例性结构的沿着图21B中的锯齿形垂直平面X-X’的垂直截面图。垂直平面B-B’对应于图21B的水平截面图的平面。
图23A是根据本公开的第二实施例的在穿过漏极选择级层形成漏极选择级开口之后的第二示例性结构的示意性垂直截面图。
图23B是图23A的第二示例性结构的顶视图。垂直平面A-A’是图23A的示意性垂直截面图的平面。
图24A是根据本公开的第二实施例的在部分蚀刻漏极选择级电介质层以形成漏极选择级横向凹陷之后的第二示例性结构的示意性垂直截面图。
图24B是图24A的第二示例性结构的顶视图。垂直平面A-A’是图24A的示意性垂直截面图的平面。
图25A是根据本公开的第二实施例的在漏极选择级横向凹陷中形成漏极选择级导电层之后的第二示例性结构的示意性垂直截面图。
图25B是图25A的第二示例性结构的顶视图。垂直平面A-A’是图25A的示意性垂直截面图的平面。
图26A是根据本公开的第二实施例的在形成上部的背侧沟槽和外部的绝缘间隔体之后的第二示例性结构的示意性垂直截面图。
图26B是图26A的第二示例性结构的顶视图。垂直平面A-A’是图26A的示意性垂直截面图的平面。
图27是根据本公开的第二实施例的在形成下部的背侧沟槽之后的第二示例性结构的示意性垂直截面图。
图28是根据本公开的第二实施例的在通过移除牺牲材料层来形成背侧凹陷之后的第二示例性结构的示意性垂直截面图。
图29是根据本公开的第二实施例的在背侧凹陷中形成电气导电层之后的第二示例性结构的示意性垂直截面图。
图30A是根据本公开的第二实施例的在每个背侧沟槽内形成下部的绝缘间隔体、内部的绝缘间隔体和下部的导电通孔结构之后的第二示例性结构的示意性垂直截面图。
图30B是图30A的第二示例性结构的顶视图。垂直平面A-A’是图30A的示意性垂直截面图的平面。
图31A是根据本公开的第二实施例的在形成各种导电通孔结构之后的第二示例性结构的示意性垂直截面图。
图31B是图31A的第一示例性结构的顶视图。垂直平面A-A’是图31A的示意性垂直截面图的平面。
具体实施方式
如上所述，本公开涉及含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法，其各个方面在以下描述。本公开的实施例可以用于形成包含多级存储器结构的各种结构，其非限制性示例包含半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。
附图未按比例绘制。在图示了元件的单个实例的情况下，可以复制元件的多个实例，除非另外明确描述或清楚指示了不存在元件的复制。诸如“第一”、“第二”以及“第三”的序数仅用来识别相似元件，并且在本公开的说明书和权利要求中可能采用不同的序数。相同的附图标记指代相同元件或相似元件。除非另有指明，具有相同附图标记的元件假定为具有相同成分。如本文中所使用的，位于第二元件“上”的第一元件可以是位于第二元件的表面的外侧上或在第二元件的内侧上。如本文中所使用的，如果在第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文所使用的，“层”是指包含具有厚度的区域的材料部分。层可以在下卧(underlying)的或上覆(overlying)的结构的整体之上延伸，或者可以具有比下卧的或上覆的结构的范围更小的范围。此外，层可以是均匀或者不均匀的连续结构的区域，该连续结构的厚度小于连续结构的厚度。例如，层可以位于水平平面的任一对之间，该水平平面在连续结构的顶表面和底表面之间或者在连续结构的顶表面和底表面处。层可以水平地、垂直地和/或沿着锥形(tapered)表面延伸。衬底可以是层，可以在其中包含一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单片三维存储器阵列是其中在诸如半导体晶片的单个衬底上方形成多个存储器级而没有介入衬底的阵列。术语“单片”意味着阵列的每个级的层直接沉积在阵列的每个下卧的级的层上。与此相反，二维阵列可以分开形成，并且然后封装在一起以形成非单片存储器器件。例如，如题为“Three-dimensional Structure Memory(三维结构存储器)”的美国专利号5，915，167中所描述的，通过在分开的衬底上形成存储器级并且垂直地堆叠存储器级来构造非单片堆叠存储器。衬底在接合前可以减薄或者从存储器级移除，但是由于存储器级最初形成在分开的衬底上，因此这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文所描述的各种实施例来制造。
参考图1，示出了根据本公开的第一实施例的第一示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。第一示例性结构包含衬底，其可以是半导体衬底(9，10)。衬底可以包含衬底半导体层9。衬底半导体层9可以是半导体晶片或半导体材料层，并且可以包含至少一个单质半导体材料(例如，单晶硅晶片或层)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料、或者在本领域已知的其它半导体材料。衬底可以具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文中所使用的，“半导体材料”是指电导率在从1.0×10-6S/cm至1.0×105S/cm的范围内的材料。如本文中所使用的，“半导体材料”是指在其中不存在电掺杂剂的情况下电导率在从1.0×10-6S/cm至1.0×105S/cm的范围内、并且当用电掺杂剂适当掺杂时能够产生电导率在从1.0S/cm至1.0×105S/cm范围内的掺杂材料的材料。如本文中所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂、或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文中所使用的，“绝缘体材料”或“电介质材料”是指电导率小于1.0×10-6S/cm的材料。如本文中所使用的，“重度掺杂半导体材料”是指以足够高的原子浓度掺杂电掺杂剂以成为导电材料(即，以具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以为重度掺杂半导体材料，或可以为以提供在从1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度包含电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指未掺杂电掺杂剂的半导体材料。从而，半导体材料可以为半导电或导电的，并且可以为本征半导体材料或掺杂半导体材料。掺杂半导体材料根据其中电掺杂剂的原子浓度，可以是半导电或导电的。如本文中所使用的，“金属材料”是指其中包含至少一种金属元素的导电材料。电导率的全部测量在标准条件下进行
可以在衬底半导体层9的一部分上形成用于***电路的至少一个半导体器件700。至少一个半导体器件可以包含例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构120。栅极电介质层、至少一个栅极导体层、以及栅极帽电介质层可以被形成在衬底半导体层9之上，并且可以随后被图案化，以形成至少一个栅极结构(150、152、154、158)，其中的每一个可以包含栅极电介质150、栅电极(152、154)、以及栅极帽电介质158。栅电极(152、154)可以包含第一栅电极部分152和第二栅电极部分154的堆叠体。可以通过沉积和各向异性地蚀刻电介质衬垫来在至少一个栅极结构(150、152、154、158)周围形成至少一个栅极间隔体156。可以例如通过采用至少一个栅极结构(150、152、154、158)作为掩模结构来将电掺杂剂引入，而在衬底半导体层9的上部部分中形成有源区130。可以依所需采用附加掩模。有源区130可以包含场效应晶体管的源极区和漏极区。可以可选地形成第一电介质衬垫161和第二电介质衬垫162。第一和第二电介质衬垫(161、162)中的每一个可以包括硅氧化物层、硅氮化物层、和/或电介质金属氧化物层。如本文中所使用的，硅氧化物包含二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量硅氧化物。二氧化硅是优选的。在说明性示例中，第一电介质衬垫161可以为硅氧化物层，并且第二电介质衬垫162可以为硅氮化物层。用于***电路的至少一个半导体器件可以含有用于要随后形成的存储器器件的驱动电路，存储器器件可以包含至少一个NAND器件。
诸如硅氧化物的电介质材料可以被沉积在至少一个半导体器件之上，并且可以随后被平坦化，以形成平坦化电介质层170。在一个实施例中，平坦化电介质层170的平坦化的顶表面可以与电介质衬垫(161、162)的顶表面共平面。随后，可以将平坦化电介质层170和电介质衬垫(161、162)从区域移除，以物理地暴露衬底半导体层9的顶表面。如本文中所使用的，如果表面与真空或气相材料(诸如空气)物理上接触，则表面被“物理地暴露”。
可以通过由例如选择性外延来沉积单晶半导体材料来在衬底半导体层9的顶表面上形成可选的半导体材料层10。沉积的半导体材料可以相同于或者可以不同于衬底半导体层9的半导体材料。沉积的半导体材料可以是可以用于如上所述的半导体衬底层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以移除沉积的半导体材料的位于平坦化电介质层170的顶表面的上方的部分，例如，通过化学机械平坦化(CMP)。在这种情况下，半导体材料层10可以具有与平坦化电介质层170的顶表面共面的顶表面。半导体材料层10可以掺杂第一电导率类型的电气掺杂物，其可以是p型或者n型。
至少一个半导体器件700的区域(即，区)在本文中称为***器件区域200。随后在其中形成存储器阵列的区域在本文中称为存储器阵列区域100。可以在存储器阵列区域100和***器件区域200之间提供用于随后形成电气导电层的阶梯式的阶台的接触区域300。可选地，栅极电介质层可以形成在半导体材料层10和平坦化电介质层170的上方。栅极电介质层可以是例如硅氧化物层。栅极电介质层的厚度可以在从3nm到30nm的范围内，虽然也可以采用更小和更大的厚度。
参考图2，交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠体形成在衬底的顶表面之上。如本文所使用的，“材料层”是指在其整体通体包含材料的层。如本文所使用的，交替的多个第一元件和第二元件是指第一元件的实例和第二元件的实例在其中交替的结构。第一元件的不是交替的多元件的端部元件的每个实例在两侧由第二元件的两个实例邻接，且第二元件不是交替的多元件的端部元件的每个实例在两端由第一元件的两个实例邻接。第一元件在其间可以具有相同的厚度，或者可以具有不同的厚度。第二元件在其间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料层的实例终止。在一个实施例中，第一元件的实例和第二元件的实例可以在交替的多元件内形成周期性地重复的单元。
每个第一材料层包含第一材料，并且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文所使用的，“原型”结构或者“处理中”的结构是指瞬态结构，该瞬态结构随后在其中至少一个组件的形状或成分上被修改。
交替的多元件的堆叠体在本文中称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包含由第一材料构成的绝缘层32以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一个绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高电介质常数(高k)电介质氧化物(例如氧化铝、氧化铪等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是硅氧化物。
牺牲材料层42的第二材料是可以相对绝缘层32的第一材料有选择性地被移除的牺牲材料。如本文所使用的，如果移除工艺移除第一材料的速率是至少两倍于第二材料的移除的速率，则第一材料的移除是“相对”第二材料“有选择性”。第一材料的移除的速率对第二材料的移除的速率的比率在本文中称为移除工艺对于第一材料相对于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或者导电材料。牺牲材料层42的第二材料可以随后被用电气导电电极替换，该电气导电电极可以例如起到其它垂直NAND器件的控制栅极电极的功能。第二材料的非限制性示例包含硅氮化物、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括硅氮化物的或者包含硅和锗中的至少一个的半导体材料的间隔体材料层。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如由化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，则原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如由CVD或者原子层沉积(ALD)来沉积牺牲材料层42的第二材料。
牺牲材料层42可以适当地图案化，使得由牺牲材料层42的替换随后形成的导电材料部分可以起到电气导电电极(诸如随后形成的单片三维NAND串存储器器件的控制栅极电极)的功能。牺牲材料层42可以包括具有实质上平行于衬底的主表面7延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以是在从20nm到50nm的范围内，虽然也可以对每个绝缘层32和对每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或者牺牲材料层)42的对的重复的数量可以是在从2到1024的范围内，并且典型地是从8到256，虽然也可以采用更大数量的重复。堆叠体中顶部的和底部的栅极电极可以起到选择栅极电极的功能。在一个实施例中，交替的堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应的牺牲材料层42内实质上不变的均匀的厚度。交替的堆叠体(32，42)可以终止于最顶部的绝缘层32。
尽管采用间隔体材料层是牺牲材料层42的实施例描述本公开，该牺牲材料层42随后由电气导电层替换，但是本文明确地涵盖了其中牺牲材料层形成为电气导电层的实施例。在这种情况下，用于以电气导电层替换间隔体材料层的步骤可以省略。
参考图3，阶梯式的腔可以形成在接触区域300内，该接触区域300位于器件区域100和含有用于***电路的至少一个半导体器件的***区域200之间。阶梯式的腔可以具有各种阶梯式表面，使得阶梯式的腔的水平截面形状以阶梯的形式作为距衬底10的顶表面的垂直距离的函数逐步改变。在一个实施例中，可以通过重复进行工艺步骤的集合来形成阶梯式的腔。工艺步骤的集合可以包含，例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺将腔的深度垂直地增加一个或多个级，该第二类型的蚀刻工艺横向地扩大在随后的第一类型的蚀刻工艺中将垂直地蚀刻的面积。如本文所使用的，包含交替的多元件的结构的“级”限定为结构内的第一材料层和第二材料层的对的相对位置。
在形成阶梯式的腔之后，交替的堆叠体(32，42)的***部分在形成阶梯式的腔之后可以具有阶梯式表面。如本文所使用的，“阶梯式表面”是指包含至少两个水平表面和至少两个垂直表面的表面的集合，其使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式的腔”是指具有阶梯式表面的腔。
阶台区域通过图案化交替的堆叠体(32，42)形成。除了交替的堆叠体(32，42)内的最顶部的牺牲材料层42之外的每个牺牲材料层42比交替的堆叠体(32，42)内的上覆的牺牲材料层42更远地横向延伸。阶台区域包含交替的堆叠体(32，42)的阶梯式表面，该阶梯式表面从交替的堆叠体(32，42)内的最底部的层连续地延伸到交替的堆叠体(32，42)内的最顶部的层。
反向阶梯式的电介质材料部分65(即绝缘的填充材料部分)可以通过在阶梯式的腔中沉积电介质材料而形成在阶梯式的腔中。例如，诸如硅氧化物的电介质材料可以沉积在阶梯式的腔中。可以例如由化学机械平坦化(CMP)来从最顶部的绝缘层32的顶表面的上方移除沉积的电介质材料的多余部分。所沉积的电介质材料的填充阶梯式的腔的剩余部分构成反向阶梯式的电介质材料部分65。如本文所使用的，“反向阶梯式”元件是指具有阶梯式表面和作为距元件所在的衬底的顶表面的垂直距离的函数而单调地增加的水平截面面积的元件。如果硅氧化物用于反向阶梯式的电介质材料部分65，则反向阶梯式的电介质材料部分65的硅氧化物可以掺杂，或者可以不掺杂，诸如B、P和/或F的掺杂物。
参考图4A和4B，至少包含光刻胶层的光刻材料堆叠体(未示出)可以形成在最顶部的绝缘层32和反向阶梯式的电介质材料部分65之上，并且可以光刻地图案化以形成在其中的开口。开口包含开口的形成在存储器阵列区域100之上的第一子集和开口的形成在接触区域300之上的第二子集。可以由将图案化的光刻材料堆叠体用作蚀刻掩模的至少一个各向异性蚀刻，来穿过最顶部的绝缘层32或反向阶梯式的电介质材料部分65并穿过交替的堆叠体(32，42)的整体来转移光刻材料堆叠体中的图案。刻蚀交替的堆叠体(32，42)的下卧于图案化的光刻材料堆叠体的开口的部分，以形成存储器开口49和支撑开口19。
如本文所使用的，“存储器开口”是指在其中随后形成诸如存储器堆叠体结构的存储器元件的结构。如本文所使用的，“支撑开口”是指在其中随后形成机械支撑其它元件的支撑结构(诸如支撑柱结构)的结构。穿过存储器阵列区域100中的最顶部的绝缘层32和交替的堆叠体(32，42)的整体来形成存储器开口49。穿过接触区域300中的反向阶梯式的电介质材料部分65和交替的堆叠体(32，42)的下卧于阶梯式表面的部分来形成支撑开口19。
存储器开口49延伸穿过交替的堆叠体(32，42)的整体。支撑开口19延伸穿过交替的堆叠体(32，42)内的层的子集。用于蚀刻穿过交替的堆叠体(32，42)的材料的各项异性蚀刻工艺的化学可以交替，以优化交替的堆叠体(32，42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以实质上是垂直的，或者可以是锥形的。可以例如通过灰化来随后移除图案化的光刻材料堆叠体。
存储器开口49和支撑开口19从交替的堆叠体(32，42)的顶表面至少延伸到包含半导体材料层10的顶表面的水平平面。在一个实施例中，在半导体材料层10的顶表面物理暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以可选地进行向半导体材料层10中的过蚀刻。过蚀刻可以在移除光刻材料堆叠体之前或者之后进行。换言之，半导体材料层10的凹陷的表面可以从半导体材料层10的裸露的顶表面垂直地偏移凹陷深度。凹陷深度可以是例如在从1nm到50nm的范围内，虽然也可以采用更小和更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不进行过蚀刻，则存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶部表面共面。
存储器开口49和支撑开口19中的每一个可以包含实质上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。形成存储器级开口的二维阵列A1，其包含在存储器阵列区域100中形成的存储器级开口49的二维阵列A1和在接触区域300中形成的支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同地构成衬底(9，10)，其可以是半导体衬底。替代地，半导体材料层10可以省略，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
在一个实施例中，存储器开口49可以形成为二维周期阵列A1，其包含沿着第一水平方向hd1延伸的行并且沿着第二水平方向hd2具有均匀的行间节距(其在本文中称为第一节距p1)，该第二水平方向hd2可以垂直于第一水平方向hd1。在一个实施例中，可以形成多个二维周期阵列A1(在图4B中仅示出一个)，使得每个二维周期阵列可以形成为群集，该群集沿着第二水平方向hd2从邻近的二维周期阵列横向间隔。每个二维周期阵列A1可以包含相应的行，该相应的行沿着第一水平方向hd1延伸并且沿着第二水平方向hd2具有均匀的行间节距(例如，第一节距p1)。
在一个实施例中，存储器开口A1的每个阵列内的存储器开口49可以在由邻近的对的没有存储器开口的区域所限定的区域之上采用沿着第二水平方向hd2的第一行到行的节距(例如，第一节距p1)、以行的形式布置，该行沿着第一水平方向hd1延伸。下部的背侧沟槽可以随后形成在没有存储器开口的区域中的每一个内。在一个实施例中，存储器开口49的每个阵列可以形成为六角形阵列。如本文所使用的，“存储器开口的六角形阵列”是指存储器开口的阵列，其中单位单元U具有平行四边形的形状以及具有四个存储器开口，并且相邻的行的存储器开口之间的横向偏移LO(在第一或者行的方向hd1)是每个行内的邻近的存储器开口之间的中心到中心的距离的一半。
图5A-5F示出了在形成存储器堆叠体结构期间存储器开口49中的结构改变，其是图4A和4B的第一示例性结构中的存储器开口49中的一个。相同的结构改变同时发生在其它存储器开口49和支撑开口19中的每一个中。
参考图5A，示出了图4A和4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过最顶部的绝缘层32、交替的堆叠体(32，42)，并且可选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可以延伸穿过反向阶梯式的电介质材料部分65、交替的堆叠体(32，42)中的层的子集，并且可选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以是在从0nm到30nm的范围内，虽然也可以采用更大的凹陷深度。可选地，牺牲材料层42可以部分地横向凹陷，以例如通过各向同性蚀刻来形成横向凹陷(未示出)。
参考图5B，可选的外延基座可以例如由选择性外延而形成在每个存储器开口49和每个支撑开口19的底部部分处。每个外延基座11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，外延基座11可以掺杂与半导体材料层10相同的电导率类型的电气掺杂物。在一个实施例中，每个外延基座11的顶表面可以形成在包含牺牲材料层42的顶表面的水平平面的上方。在这种情况下，可以通过将包含位于外延基座11的顶表面的水平平面的下面的每个牺牲材料层42替换为相应的导电材料层，来随后形成至少一个源极选择栅极电极。外延基座11可以是晶体管沟道的部分，该晶体管沟道的部分在将随后在衬底(9，10)中形成的源极区域和将随后在存储器开口49的上部部分中形成的漏极区域之间进行延伸。腔49’存在于存储器开口49的在外延基座11的上方的未填充部分。在一个实施例中，外延基座11可以包括单晶硅。在一个实施例中，外延基座11可以具有第一电导率类型的掺杂，其与外延基座所接触的半导体材料层10的电导率类型相同。如果半导体材料层10不存在，则外延基座11可以直接在衬底半导体层9上形成，其可以具有第一电导率类型的掺杂。
参考图5C，包含阻挡电介质层52、电荷储存层54、隧穿电介质层56和可选的存储器级半导体沟道层601L的层的堆叠体可以随后沉积在存储器开口49中。
阻挡电介质层52可以包含单个电介质材料层或者多个电介质材料层的堆叠体。在一个实施例中，阻挡电介质层可以包含基本由电介质金属氧化物构成的电介质金属氧化物层。如本文所使用的，电介质金属氧化物是指包含至少一个金属元素和至少氧的电介质材料。电介质金属氧化物可以基本由至少一个金属元素和氧组成，或者可以基本由至少一个金属元素、氧和诸如氮的至少一个非金属元素组成。在一个实施例中，阻挡电介质层52可以包含具有大于7.9的电介质常数(即具有大于氮化硅的电介质常数的电介质常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钛氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠体。可以通过例如学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积电介质金属氧化物层。电介质金属氧化物层的厚度可以是在从1nm到20nm的范围内，虽然也可以采用更小和更大的厚度。电介质金属氧化物层可以随后起到电介质材料部分的功能，该电介质材料部分阻挡了储存的电荷泄露到控制栅极电极。在一个实施例中，阻挡电介质层52包含铝氧化物。在一个实施例中，阻挡电介质层52可以包含具有不同材料成分的多个电介质金属氧化物层。
替代地或者附加地，阻挡电介质层52可以包含电介质半导体化合物，诸如硅氧化物、硅氧氮化物、硅氮化物或其组合。在一个实施例中，阻挡电介质层52可以包含硅氧化物。在这种情况下，可以通过保形沉积方法——诸如低压化学气相沉积、原子层沉积或者其组合，来形成阻挡电介质层52的电介质半导体化合物。电介质半导体化合物的厚度可以是在从1nm到20nm的范围内，虽然也可以采用更小和更大的厚度。替代地，可以省略阻挡电介质层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷之后来形成背侧阻挡电介质层。
随后，可以形成电荷储存层54。在一个实施例中，电荷储存层54可以是电荷俘获材料的连续层或者图案化的离散部分，该电荷俘获材料包含可以是例如硅氮化物的电介质电荷俘获材料。替代地，电荷储存层54可以包含诸如掺杂的多晶硅或金属材料的导电材料的连续层或者图案化的离散部分，该金属材料被例如通过在横向凹陷内形成到牺牲材料层42中而图案化为多个电隔离的部分的金属材料(例如，浮置栅极)。在一个实施例中，电荷储存层54包含硅氮化物层。在一个实施例中，牺牲材料层42和绝缘层32可以具有垂直重合的侧壁，并且电荷储存层54可以形成为单个连续层。
在另一个实施例中，牺牲材料层42可以相对于绝缘层32的侧壁横向地凹陷，并且沉积工艺和各项异性蚀刻工艺的组合可以用于形成电荷储存层54以作为垂直地间隔开的多个存储器材料部分。尽管采用在其中单个连续层为电荷储存层54的实施例来描述本公开，但是本文明确涵盖在其中电荷储存层54被替换为垂直地间隔开的多个存储器材料部分的实施例，该多个存储器材料部分可以是电荷俘获材料部分或者电气隔离的导电材料部分。
电荷储存层54可以形成为均匀成分的单个电荷储存层，或者可以包含多个电荷储存层的堆叠体。多个电荷储存层(如果采用)可以包括多个间隔开的浮置栅极材料层，该浮置栅极材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物或其组合的金属硅化物)和/或半导体材料(例如，包含至少一种单质半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。替代地或附加地，电荷储存层54可以包括绝缘电荷俘获材料，诸如一个或多个硅氮化物段。替代地，电荷储存层54可以包括导电纳米颗粒(诸如金属纳米颗粒)，其可以是例如钌纳米颗粒。可以例如由化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或用于在其中储存电荷的任何适当的沉积技术来形成电荷储存层54。电荷储存层54的厚度可以是在从2nm到30nm的范围内，虽然也可以采用更小和更大的厚度。
隧穿电介质层56包含电介质材料，可以在适当的电偏置条件下穿过该电介质材料进行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作的模式，可以通过热载流子注入或者由福勒-诺得海姆(Fowler-Nordheim)隧穿诱导的电荷转移来进行电荷隧穿。隧穿电介质层56可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层56可以包含通常称为ONO堆叠体的第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体。在一个实施例中，隧穿电介质层56可以包含实质上无碳的硅氧化物层或者实质上无碳的硅氮氧化物层。隧穿电介质层56的厚度可以在从2nm到20nm的范围内，虽然也可以采用更小和更大的厚度。
可选的存储器级半导体沟道层601L包含半导体材料，诸如至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其它半导体材料。在一个实施例中，存储器级半导体沟道层601L包含非晶硅或者多晶硅。可以由保形沉积方法(诸如低压化学气相沉积(LPCVD))形成存储器级半导体沟道层601L。存储器级半导体沟道层601L的厚度可以在从2nm到10nm的范围内，虽然也可以采用更小和更大的厚度。腔49’形成在每个存储器开口49的未以沉积的材料层(52，54，56，601)填充的体积中。
参考图5D，采用至少一种各向异性蚀刻工艺，顺序地各向异性地蚀刻可选的存储器级半导体沟道层601L、隧穿电介质层56、电荷储存层54、阻挡电介质层52。可以通过至少一个各向异性蚀刻工艺移除存储器级半导体沟道层601L、隧穿电介质层56、电荷储存层54以及阻挡电介质层52的位于最顶部的绝缘层32的顶表面的上方的部分。另外，可以移除存储器级导体沟道层601L、隧穿电介质层56、电荷储存层54以及阻挡电介质层52的在每个腔49’的底部处的水平部分，以在其剩余部分中形成开口。可以由各向异性蚀刻工艺来蚀刻存储器级半导体沟道层601L、隧穿电介质层56、电荷储存层54以及阻挡电介质层52中的每一个。
存储器级半导体沟道层601L的每个剩余部分可以具有管状配置，并且在本文中被称为第一半导体沟道部分601。电荷储存层54可以包括电荷俘获材料或者浮置栅极材料。在一个实施例中，每个电荷储存层54可以包含在编程时储存电荷的电荷储存区域的垂直的堆叠体。在一个实施例中，电荷储存层54可以是在其中相邻于牺牲材料层42的每个部分构成电荷储存区域的电荷储存层。
可以穿过第一半导体沟道部分601、隧穿电介质层56、电荷储存层54和阻挡电介质层52来在开口的下面物理暴露外延基座11的表面(或者在不采用外延基座11的情况下的半导体衬底层10的表面)。可选地，在每个腔49’的底部处物理暴露的半导体表面可以垂直地凹陷，使得在腔49’的下面凹陷的半导体表面从外延基座11(或者在不采用外延基座11的情况下的半导体衬底层10)的最顶部的表面垂直地偏移凹陷距离。隧穿电介质层56位于电荷储存层54之上。存储器开口49中的阻挡电介质层52、电荷储存层54和隧穿电介质层56的集合构成存储器膜50，其包含多个电荷储存区域(如被实现为电荷储存层54)，该多个电荷储存区域由阻挡电介质层52和隧穿电介质层56与周围的材料相绝缘。在一个实施例中，第一半导体沟道部分601、隧穿电介质层56、电荷储存层54和阻挡电介质层52可以具有垂直重合的侧壁。
参考图5E，可以直接在外延基座11的半导体表面上沉积第二半导体沟道层602L(或者如果省略部分11则在半导体衬底层10上)，并且直接在第一半导体沟道部分601上沉积第二半导体沟道层602L。第二半导体沟道层602L包含半导体材料，诸如至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其它半导体材料。在一个实施例中，第二半导体沟道层602L包含非晶硅或者多晶硅。
可以由保形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm到10nm的范围内，虽然也可以采用更小和更大的厚度。第二半导体沟道层602L可以完全填充每个存储器开口49中的腔。
第一半导体沟道部分601和第二半导体沟道部分602L的材料被集体称为半导体沟道材料。换言之，半导体沟道材料是在第一半导体沟道部分601和第二半导体沟道层602L中的所有半导体材料的集合。
参考图5F，位于最顶部的绝缘层32的顶表面的上方的第二半导体沟道层602L的水平部分可以由平坦化工艺(其可以采用凹陷蚀刻或者化学机械平坦化(CMP))移除。第二半导体沟道层602的每个剩余部分可以整个位于存储器开口49内或者整个位于支撑开口19内，并且在本文中被称为第二半导体沟道部分602。
每个相邻的第一半导体沟道部分601和第二半导体沟道部分602的对可以集体地形成存储器级沟道部分60，当包含存储器级沟道部分60的垂直NAND器件导通时，电流可以流动穿过该存储器级沟道部分60。隧穿电介质层56被电荷储存层54围绕，并且横向地围绕存储器级沟道部分60的部分。阻挡电介质层52、电荷储存层54和隧穿电介质层56的每个相邻的集合集体地构成存储器膜50，其能够以宏观保留时间储存电荷。在一些实施例中，在该步骤处，阻挡电介质层52可以不存在于存储器膜50中，并且可以在形成背侧凹陷之后随后形成阻挡电介质层。如本文所使用的，宏观保留时间是指适合于永久性存储器器件的存储器器件的操作的保持时间，诸如超过24小时的保持时间。
参考图6，示出了在图5F的处理步骤之后的第一示例性结构。存储器开口49内的存储器膜50和存储器级沟道部分60(其是垂直的半导体沟道的部分)的每个组合构成存储器堆叠体结构55。存储器堆叠体结构55是存储器级沟道部分60、隧穿电介质层56、多个存储器元件(如实现为电荷储存层54的部分)和可选的阻挡电介质层52的组合。外延基座11和存储器堆叠体结构55的每个结合在本文中被称为存储器开口填充结构57。每个支撑开口19内的外延基座11、存储器膜50和存储器级沟道部分60的每个组合填充了相应的支撑开口19，并且构成了支撑柱结构20。
在图4A和4B的结构的每个存储器开口49内可以形成存储器开口填充结构(11，55)的实例。在图4A和4B的结构的每个存储器开口19内可以形成支撑柱结构20的实例。每个示例性存储器堆叠体结构55包含存储器级沟道部分60(其可以包括多个半导体沟道层(601，602))和存储器膜50。存储器膜50可以包括横向围绕存储器级沟道部分60的隧穿电介质层56，以及横向围绕隧穿电介质层56的电荷储存区域(如实现为存储器材料层54)和可选的阻挡电介质层52的垂直的堆叠体。尽管采用存储器堆叠体结构的示出的配置描述本公开，但是本公开的方法可以应用于替代的存储器堆叠体结构，该替代的堆叠体结构包含用于存储器膜50和/或用于存储器级沟道部分60的不同层堆叠体或结构。
参考图7A和7B，光刻胶层(未示出)可以施加在交替的堆叠体(32，42)之上，并且可以被光刻图案化为在存储器堆叠体结构55的群集之间(即，在存储器堆叠体结构55的邻近的阵列)的区域中形成开口。可以采用各向异性蚀刻来穿过交替的堆叠体(32，42)和/或反向阶梯式的电介质材料部分65来转移光刻胶层中的图案，以形成下部的背侧沟槽79，其从交替的堆叠体(32，42)的顶表面至少垂直地延伸到衬底(9，10)的顶表面，并且横向地延伸穿过存储器阵列区域100和接触区域300。在一个实施例中，下部的背侧沟槽79可以包含源极接触开口，在该源极接触开口中可以随后形成源极导电通孔结构(例如，源极接触通孔结构)。在一个实施例中，下部的背侧沟槽79可以沿着第一水平方向hd1(例如，在行/字线的方向上)横向地延伸，并且可以沿着第二水平方向hd2(例如，在列/位线的方向上)相互之间横向地间隔。可以例如通过灰化来移除光刻胶层。
参考图8，可以例如采用蚀刻工艺将相对于绝缘层32的第一材料有选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到下部的背侧沟槽79中。背侧凹陷43形成在从其中移除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以相对于绝缘层32的第一材料、反向阶梯式的电介质材料部分65的材料、半导体材料层10的半导体材料、和存储器膜50的最外层的材料是有选择性的。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32和反向阶梯式的电介质材料部分65的材料可以从硅氧化物和电介质金属氧化物中选择。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到下部的背侧沟槽79中。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸入到包含磷酸的湿法蚀刻沟槽内，磷酸相对于硅氧化物、硅和本领域中采用的各种其它材料有选择性地蚀刻硅氮化物。支撑柱结构20、反向阶梯式的电介质材料部分65和存储器堆叠体结构55提供结构的支撑，而背侧凹陷43存在于先前由牺牲材料层42所占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，该腔具有大于腔的垂直范围的横向尺寸。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在从其中移除牺牲材料层42的第二材料的体积内。与背侧凹陷43相比，在其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧开口或前侧腔。在一个实施例中，存储器阵列区域100包括具有设置在衬底(9，10)的上方的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以实质上平行于衬底(9，10)的顶表面延伸。可以由下卧的绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地界定背侧凹陷43。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。
可以通过将半导体材料热转换和/或等离子体转换为电介质材料，而将可选的外延沟道部分11和半导体材料层10的物理暴露表面部分转换为电介质材料部分。例如，热转换和/或等离子体转换可以用于将每个外延沟道部分11的表面部分转换成管状的电介质间隔体116，并且用于将半导体材料层10的每个物理暴露表面部分转换成平坦的电介质部分616。在一个实施例中，每个管状的电介质间隔体116可以是与环面(torus)拓扑同胚，即大体上环形。如本文所使用的，如果元件的形状可以被连续拉伸而不破坏孔或者将新的孔形成为环面的形状，则元件与环面拓扑同胚。管状电介质间隔体116包含电介质材料，该电介质材料包含与外延沟道部分11相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一个非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，管状的电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个平坦的电介质部分616包含电介质材料，该电介质材料包含与半导体材料层相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一个非金属元素，使得平坦的电介质部分616的材料是电介质材料。在一个实施例中，平坦的电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图9，可以可选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括电介质材料，该电介质材料起到随后在背侧凹陷43中形成的控制栅极的控制栅极电介质的功能。在阻挡电介质层52存在于每个存储器开口的情况下，背侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
背侧阻挡电介质层44可以形成在背侧凹陷43中以及形成在下部的背侧沟槽79的侧壁上。背侧阻挡电介质层44可以直接形成在背侧凹陷43内的绝缘层32的水平表面和存储器堆叠体结构55的侧壁上。如果形成背侧阻挡电介质层44，则可选地在形成背侧阻挡电介质层44之前形成管状的电介质间隔体116和平坦的电介质部分616。在一个实施例中，可以通过诸如原子层沉积(ALD)的保形沉积工艺来形成背侧阻挡电介质层44。背侧阻挡电介质层44可以基本由铝氧化物构成。背侧阻挡电介质层44的厚度可以是在从1nm到15nm的范围内，诸如从2到6nm，虽然也可以采用更小和更大的厚度。
背侧阻挡电介质层44的电介质材料可以是诸如铝氧化物的电介质金属氧化物、至少一个过渡金属元素的电介质氧化物、至少一个镧系元素的电介质氧化物、由铝、至少一个过渡金属元素和/或至少一个镧系元素组合的电介质氧化物。替代地或者附加地，背侧阻挡电介质层44可以包含硅氧化物。可以通过保形沉积方法(诸如化学气相沉积或原子层沉积)来沉积背侧阻挡电介质层44。背侧阻挡电介质层44的厚度可以在从1nm到10nm的范围内，虽然也可以采用更小和更大的厚度。背侧阻挡电介质层44形成在下部的背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠体结构55的侧壁表面的物理暴露于背侧凹陷43的部分、以及平坦的电介质部分616的顶表面上。背侧腔79’存在于每个下部的背侧沟槽79的未填充有背侧阻挡电介质层44的部分内。
至少一个导电材料可以随后沉积在背侧凹陷43中。至少一个导电材料可以包含例如金属阻挡层以及金属填充材料。金属阻挡层包含电气导电金属材料，其可以起到要随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层的作用。金属阻挡层可以包含诸如TiN、TaN、WN或其堆叠体的导电金属氮化物材料，或者可以包含诸如TiC、TaC、WC或其堆叠体的导电金属碳化物材料。在一个实施例中，可以通过诸如化学气相沉积(CVD)或原子层沉积的保形沉积工艺来沉积金属阻挡层。金属阻挡层的厚度可以在从2nm到8nm的范围内，诸如从3nm到6nm，虽然也可以采用更小和更大的厚度。在一个实施例中，金属阻挡层可以基本由诸如TiN的导电金属氮化物组成。
金属填充材料沉积在多个背侧凹陷43中，沉积在至少一个下部的背侧沟槽79的侧壁上，并且沉积在最顶部的绝缘层32的顶表面之上，以形成金属填充材料层。金属填充材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀或其组合。在一个实施例中，金属填充材料层可以基本由至少一个单质金属组成。可以例如从钨、钴、钌、钛和钽中选择金属填充材料层46B的至少一个单质金属。在一个实施例中，金属填充材料层可以基本由单个单质金属组成。在一个实施例中，可以采用诸如WF6的含氟前驱体气体来沉积金属填充材料层。在一个实施例中，金属填充材料层可以是钨层，该钨层包含残余级的氟原子作为杂质。金属填充材料层通过金属阻挡层从绝缘层32和存储器堆叠体结构55间隔，该金属阻挡层是阻挡氟原子穿过金属填充材料层进行扩散的金属阻挡层。
多个电气导电层46可以形成在多个背侧凹陷43中，并且连续的金属材料层46L可以形成在每个下部的背侧沟槽79的侧壁上并且形成在最顶部的绝缘层32之上。每个导电层46包含金属阻挡层的部分和金属填充材料层46B的部分，该金属阻挡层的部分和金属填充材料层的部分位于电介质材料层的垂直相邻的对之间，该电介质材料层的垂直相邻的对可以是绝缘层32的对。连续金属材料层46L包含金属阻挡层的连续部分和金属填充材料层的连续部分，该金属阻挡层的连续部分和金属填充材料层的连续部分位于下部的背侧沟槽79中或者位于最顶部的绝缘层32的上方。
每个牺牲材料层42可以以电气导电层46进行替换。背侧腔79’存在于每个下部的背侧沟槽79的未填充有背侧阻挡电介质层44和连续金属材料层46L的部分中。管状的电介质间隔体116横向地围绕外延沟道部分11。在形成电气导电层46时，最底部的电气导电层46横向地围绕每个管状的电介质间隔体116。
参考图10，例如通过各向同性湿法蚀刻、各向异性的干法蚀刻或其组合，连续的电气导电材料层46L的沉积的金属材料从每个下部的背侧沟槽79进行回蚀刻，并且从最顶部的绝缘层32的上方进行回蚀刻。背侧凹陷43中的沉积的金属材料的每个剩余部分构成电气导电层46。每个电气导电层46可以是导电线结构。因此，牺牲材料层42可以以电气导电层46来替换。
每个电气导电层46可以起到位于相同级处的多个控制栅极电极和电互连(即电短路)位于相同级处的多个控制栅极电极的字线的组合的功能。每个电气导电层46内的多个控制栅极电极是包含存储器堆叠体结构55的垂直存储器器件的控制栅极电极。换言之，每个电气导电层46可以是字线，该字线起到多个垂直存储器器件的公共控制栅极电极的功能。
在一个实施例中，连续的电气导电材料层46L的移除可以相对于背侧阻挡电介质层44的材料是有选择性的。在这种情况下，背侧阻挡电介质层44的水平部分可以存在于每个下部的背侧沟槽79的底部处。背侧腔79’存在于每个下部的背侧沟槽79内。
参考图11，通过保形沉积工艺，绝缘材料层可以形成在至少一个下部的背侧沟槽79中，并且形成在最顶部的绝缘层32之上。示例性的保形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，诸如硅氧化物、氮氧化物、电介质金属氧化物、有机硅酸盐玻璃或其组合。
在一个实施例中，绝缘材料层可以包含硅氧化物。可以通过低压化学气相沉积(LPCVD)或者原子层沉积(ALD)来形成绝缘材料层。绝缘材料层的厚度可以是从1.5nm到60nm的范围内，虽然也可以采用更小和更大的厚度。
如果存在背侧阻挡电介质层44，则绝缘材料层可以直接形成在背侧阻挡电介质层44的表面上，并且直接形成在电气导电层46的侧壁上。如果不采用背侧阻挡电介质层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在电气导电层46的侧壁上。
进行各向异性蚀刻，以从最顶部的绝缘层32的上方以及每个下部的背侧沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成下部的绝缘间隔体74。背侧腔79’存在于由每个下部的背侧沟槽74所围绕的体积内。
各项异性蚀刻工艺可以在蚀刻化学改变或者不改变的情况下继续，以移除可选的背侧阻挡电介质层44和平坦的电介质部分616的下卧于穿过下部的绝缘间隔体74的开口处的部分。穿过每个背侧腔79’的下面的平坦的电介质部分616来形成开口，从而垂直地延伸背侧腔79’。可以在每个下部的背侧沟槽79的底部处物理暴露半导体材料层10的顶表面。每个平坦的电介质部分616的剩余部分在本文中称为环状电介质部分616’，其可以包含半导体材料层10的半导体材料的电介质氧化物和穿过其中的开口，该半导体材料层具有均匀的厚度。
通过将电气掺杂物注入到半导体材料层10的物理暴露表面部分，源极区域61可以形成在每个背侧腔79’的下方的半导体材料层10的表面部分处。每个源极区域61形成在衬底(9，10)的下卧于穿过下部的绝缘间隔体74的相应的开口处的表面部分中。由于在注入工艺期间所注入的掺杂物原子的散乱和在随后的激活退火工艺期间所注入的掺杂物原子的横向扩散，每个源极区域61可以具有比穿过下部的绝缘间隔体74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区域61和多个外延沟道部分11之间延伸的上部部分构成了多个场效应晶体管的水平半导体沟道59。水平半导体沟道59穿过相应的外延沟道部分11连接到多个垂直的半导体沟道60。水平半导体沟道59接触源极区域61和多个外延沟道部分11。在形成交替的堆叠体(32，46)内的电气导电层46时提供的最底部的导电层46可以包括场效应晶体管的选择栅极电极。每个源极区域61形成在半导体衬底(9，10)的上部部分中。
下部的导电通孔结构76可以形成在每个背侧腔79’内。下部的导电通孔结构76还被称为第一导电通孔结构。每个导电通孔结构76可以填充相应的腔79’。导电通孔结构76可以通过在下部的背侧沟槽79的剩余未填充体积(即，背侧腔79’)中沉积至少一个导电材料来形成。例如，至少一个导电材料可以包含导电衬垫76A和导电填充材料部分76B。导电衬垫76A可以包含导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金、或者其堆叠体。导电衬垫76A的厚度可以在从3nm到30nm的范围内，虽然也可以采用更小和更大的厚度。导电填充材料部分76B可以包含金属或者金属合金。例如，导电填充材料部分76B可以包含W、Cu、Al、Co、Ru、Ni其合金、或者其堆叠体。
可以从最顶部的绝缘层32的上方移除至少一个导电材料。如果采用化学机械平坦化(CMP)工艺，则最顶部的绝缘层32可以用作CMP停止层。下部的背侧沟槽79中的至少一个导电材料的每个剩余的连续部分构成下部的导电通孔结构76。下部的导电通孔结构76延伸穿过交替的堆叠体(32，46)，并且接触源极区域61的顶表面。如果采用背侧阻挡电介质层44，则下部的导电通孔结构76可以接触背侧阻挡电介质层44的侧壁。
参考图12A和12B，漏极选择级层(132，142)形成在绝缘层32和电气导电层46的交替的堆叠体(32，46)之上。此后，绝缘层32还被称为存储器级绝缘层，并且电气导电层46还被称为存储器级电气导电层，以与漏极选择级层(132，142)中的层进行区分。交替的堆叠体(32，46)还被称为存储器级交替的堆叠体(32，46)。电气导电层46包含用于垂直NAND串的字线(即，控制栅极电极)。位于交替的堆叠体(32，46)的底部处相邻于外延基座11的电气导电层46中的一个或多个可以是用于垂直NAND串的源极选择栅极电极的源极选择栅极电极(即，垂直NAND串的源极侧上的选择栅极电极)。在该情况下，栅极电介质层而不是存储器膜位于外延基座11和(多个)源极选择栅极电极46之间。
漏极选择级层(132，142)包含随后被部分替换的至少一个漏极选择级电介质层142，以及在随后的处理步骤中未被替换的至少一个漏极选择级绝缘层132。每个漏极选择级绝缘层132还被称为附加的绝缘层，其以相似于交替的堆叠体(32，46)内的绝缘层32的方式提供垂直的电气隔离。在一个实施例中，漏极选择级层(132，142)可以仅包含单个漏极选择级电介质层142或者多个漏极选择级电介质层142。漏极选择级层(132，142)的最顶部的层可以是最顶部的漏极选择级绝缘层132。漏极选择级层(132，142)的最底部的层可以是漏极选择级绝缘层132或者漏极选择级电介质材料层142。
在一个实施例中，漏极选择级层(132，142)可以包含漏极选择级绝缘层132和漏极选择级电介质层142的交替的堆叠体。在这种情况下，漏极选择级绝缘层132和漏极选择级电介质层142的交替的堆叠体在本文中被称为漏极选择级交替的堆叠体(132，142)。漏极选择级绝缘层132的材料是绝缘材料，诸如硅氧化物(包含掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、基本称为高电介质常数(高k)电介质氧化物(例如氧化铝、氧化铪等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，漏极选择级绝缘层132的材料可以是硅氧化物。在一个实施例中，漏极选择级绝缘层132的材料可以与第一材料(即，绝缘层32的材料)相同。漏极选择级电介质层142的材料可以是电介质材料(即，绝缘材料)，其可以相对漏极选择级绝缘层132的材料有选择性地移除。例如，漏极选择级电介质层142的材料可以从硅氮化物或者其它适当的电介质材料中选择。在一个实施例中，漏极选择级电介质层142可以是包括硅氮化物的间隔体材料层。在一个实施例中，漏极选择级电介质层142的材料可以与第二材料(即，牺牲材料层42的材料)相同。
在一个实施例中，漏极选择级绝缘层132可以包含硅氧化物，并且漏极选择级电介质层142可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积漏极选择级绝缘层132和漏极选择级电介质层142。漏极选择级绝缘层132和漏极选择级电介质层142的厚度可以在从20nm到50nm的范围内，虽然也可以对每个漏极选择级绝缘层132和对每个漏极选择级电介质层142采用更小或更大的厚度。漏极选择级绝缘层132和漏极选择级电介质层142的对的重复数量可以在从2到16的范围内，虽然也可以采用更大的重复数量。在一个实施例中，漏极选择级交替的堆叠体(132，142)中的每个漏极选择级电介质层142可以具有在每个相应的漏极选择级电介质层142内实质上不变的均匀的厚度。
参考图13，通过图案化漏极选择级交替的堆叠体(132，142)来形成另一个阶台区域，其在本文中被称为漏极选择级阶台区域。如果存在多个漏极选择级电介质层142，则除了漏极选择级交替的堆叠体(132，142)内的最顶部的漏极选择级电介质层142之外的每个漏极选择级电介质层比漏极选择级交替的堆叠体(132，142)内的任何上覆的漏极选择级电介质层142横向延伸得更远。每个电气导电层46可以比漏极选择级电介质层142横向延伸得更远。漏极选择级阶梯式的腔可以形成在漏极选择级阶台区域的上方。
漏极选择级反向阶梯式的电介质材料部分165(即绝缘的填充材料部分)可以通过在漏极选择级阶梯式的腔中沉积电介质材料而形成在阶梯式的腔中。例如，诸如硅氧化物的电介质材料可以沉积在阶梯式的腔中。可以例如由化学机械平坦化(CMP)来从最顶部的漏极选择级绝缘层132的顶表面的上方移除沉积的电介质材料的多余部分。所沉积的电介质材料的填充阶梯式的腔的剩余部分构成漏极选择级反向阶梯式的电介质材料部分165。如果硅氧化物用于漏极选择级反向阶梯式的电介质材料部分165，则反向阶梯式的电介质材料部分165的硅氧化物可以掺杂，或者可以不掺杂，诸如B、P和/或F的掺杂物。
参考图14A和14B，穿过漏极选择级层(132，142)形成漏极选择级开口(609，609’)和上部的背侧沟槽269。例如，光刻胶层可以施加在漏极选择级层(132，142)之上，并且可以光刻地图案化，以在存储器阵列区域100中和在接触区域300中形成开口和线沟槽。可以由各向异性蚀刻而穿过漏极选择级交替的堆叠体(132，142)来转移开口和线沟槽的图案，以形成漏极选择级开口(609，609’)和上部的背侧沟槽269。
漏极选择级开口(609，609’)包含上覆存储器开口填充结构57的漏极选择级存储器开口609和上覆支撑柱结构20的漏极选择级支撑开口609’，该存储器开口填充结构57含有存储器堆叠体结构55。在漏极选择级存储器开口609中的每一个的下面物理暴露相应的存储器堆叠体结构55中的存储器级沟道部分60的顶表面。在漏极选择级支撑开口609’中的每一个的下面物理暴露相应的支撑柱结构20中的存储器级沟道部分60的顶表面。上部的背侧沟槽269形成在上覆于下部的导电通孔结构76的区域中。在每个上部的背侧沟槽269的底部处物理暴露下部的导电通孔结构76的顶表面。
在一个实施例中，漏极选择级开口(609，609’)可以形成为二维周期阵列A2。二维周期阵列A2中的每一个可以包含沿着第一水平方向hd1延伸的行并且沿着第二水平方向hd2具有均匀的行间节距(其在本文中称为第二节距p2)，该第二水平方向hd2可以垂直于第一水平方向hd1。在一个实施例中，多个漏极选择级存储器开口609可以形成在存储器开口49(其中的每一个包含相应的存储器堆叠体结构55)的单个阵列的区域内。因此，漏极选择级开口(609，609’)的多个二维周期阵列A2可以包含在上部的背侧沟槽269的邻近的对之间形成的漏极选择级存储器开口609的多个二维阵列。在一个实施例中，多个漏极选择级支撑开口609’可以形成在支撑开口19(其中的每一个包含相应的支撑柱结构20)的单个阵列的区域内。因此，漏极选择级开口(609，609’)的多个二维周期阵列A2可以包含在上部的背侧沟槽269的邻近的对之间形成的漏极选择级支撑开口609’的多个二维阵列。每个二维周期阵列A2可以包含相应的行，该相应的行沿着第一水平方向hd1延伸并且沿着第二水平方向hd2具有均匀的行间节距(例如，第二节距p2)。第二节距p2小于第一节距p1，并且可以在从第一节距的60％到90％的范围内。
在一个实施例中，下部的背侧沟槽79的邻近的对之间的存储器堆叠体结构55可以布置为沿着第二水平方向hd2具有第一行到行的节距(第一节距p1)的第一周期性六角形阵列，并且漏极选择级存储器开口609的每个阵列A2可以布置为沿着第二水平方向hd2具有第二行到行的节距(第二节距p2)的相应的第二周期性六角形阵列。在一个实施例中，第一周期性六角形阵列A1和每个第二周期性六角形阵列A2沿着第一水平方向hd1具有相同的周期性(即，在存储器堆叠体结构55的每个行内沿着第一水平方向hd1的节距和漏极选择级存储器开口609的每个行内的节距)，并且沿着第二水平方向hd2具有不同的周期性(即，对于第一周期性六角形阵列A1是第一节距p1以及对于第二周期性六角形阵列A2是第二节距p2)。第二周期性六角形阵列A2相互横向地间隔分开的距离，该分开的距离大于第二周期性六角形阵列A2中的每一个内的邻近的行的分开的距离。
穿过至少一个漏极选择级电介质层142(其可以在漏极选择级交替的堆叠体(132，142)中并且直接在相应的下部的导电通孔结构76(即，第一导电通孔结构)的上方)形成每个上部的背侧沟槽269。
参考图15A和15B，蚀刻剂相对漏极选择级绝缘层132的材料、存储器级绝缘层132的材料、存储器堆叠体结构55的存储器级沟道部分60和支撑柱结构20有选择性地各向异性地蚀刻漏极选择级电介质层142的电介质材料。例如，漏极选择级电介质层142可以包含硅氮化物，漏极选择级绝缘层132和存储器级绝缘层32可以包含硅氧化物，并且蚀刻剂可以是热磷酸，该热磷酸相对硅氧化物和半导体材料有选择性地蚀刻硅氮化物。
通过从漏极选择级存储器开口609的周围移除至少一个漏极选择级电介质层142的部分来形成漏极选择级横向凹陷143。如图15B所示，通过采用蚀刻剂各向异性地蚀刻至少一个漏极选择级电介质层142的材料来形成漏极选择级横向凹陷143，该蚀刻剂被提供到漏极选择级开口(609，609’)中。在相同的第二周期性六角形阵列A2内的漏极选择级存储器开口609周围形成的横向腔相互之间相连接，使得空隙在存储器堆叠体结构55的第一周期性六角形阵列A1的子集和位于第二周期性六角形阵列A2内的支撑柱结构20之上连续地延伸。可以选择漏极选择级电介质层142的材料的蚀刻各向同性蚀刻的持续时间，以留下漏极选择级电介质层142的在漏极选择级开口(609，609’)的第二周期性六角形阵列A2的邻近的对之间的剩余部分。因此，如图15B中所示，漏极选择级横向凹陷143相互之间由电气绝缘线结构242横向地间隔，该电气绝缘线结构是至少一个漏极选择级电介质层142的剩余部分。
在形成漏极选择级横向凹陷143的同时，通过从上部的背侧沟槽269的周围移除至少一个漏极选择级电介质层142的部分来形成沟槽侧凹陷243。通过采用形成漏极选择级背侧凹陷143的各向异性蚀刻剂来蚀刻至少一个漏极选择级电介质层142的材料，来形成沟槽侧凹陷243。沟槽侧凹陷243形成在于漏极选择级横向凹陷143相同的级处。如图15B中示出的，每个漏极选择级横向凹陷143可以由电气绝缘线结构242相互横向地间隔以及从沟槽侧凹陷243横向地间隔，其包含至少在一侧上的凹形的侧壁的集合。
参考图16A和16B，可以由保形沉积工艺(诸如化学气相沉积、原子层沉积和/或电镀)在漏极选择级横向凹陷143和沟槽侧凹陷243中沉积至少一个导电材料(诸如金属衬垫(例如，TiN))和金属填充材料部分(例如，钨的部分))。如图16B中所示的，每个漏极选择级背侧凹陷143填充有相应的电气绝缘线结构146，其沿着第一水平方向hd1横向地延伸并且沿着第二水平方向hd2由相应的电气绝缘线结构142在相互之间横向地间隔开。位于相同级内的电气导电线结构146的集合构成漏极选择级导电层346。因此，每个漏极选择级导电层346形成在位于相同级处的漏极选择级横向凹陷143中。至少一个漏极选择级导电层346中的每一个包括上部的背侧沟槽269的对之间的电气导电线结构146。
如图16B中所示，在形成至少一个漏极选择级导电层346的同时，漏极选择级金属条246形成在沟槽侧凹陷243中。沉积的至少一个导电材料的在漏极选择级开口(609，609’)中的多余部分可以由各项异性蚀刻工艺移除，该各项异性蚀刻工艺相对漏极选择级绝缘层132的材料和存储器级沟道部分60的半导体材料是有选择性的。因此，通过采用漏极选择级开口(609，609’)作为用于输运导电材料的导管而在漏极选择级横向凹陷143中沉积至少一个导电材料并且通过从漏极选择级开口(609，609’)的内侧移除导电材料的部分，来形成至少一个漏极选择级导电层346。通过采用上部的背侧沟槽269作为用于输运导电材料的导管而在沟槽侧凹陷243中沉积至少一个导电材料并且通过从上部的背侧沟槽269的内侧移除导电材料的部分，来形成每个漏极选择级金属条246。
在形成存储器级电气导电层46之后，采用与用于形成存储器级电气导电层46的沉积工艺不同的沉积工艺来形成至少一个漏极选择级导电层346。电气绝缘线结构242中的每一个(其实至少一个漏极选择级电介质层142的剩余部分)沿着第一水平方向hd1横向地延伸，并且包含相互之间邻接的多个凹形的侧壁。电气导电线结构146中的每一个沿着第一水平方向hd1横向地延伸，并且包含多个凸形的侧壁，该多个凸形的侧壁相互之间邻接并且物理接触相应的电气绝缘线结构242的邻接的凹形的侧壁的集合。电气导电线结构146包括垂直NAND串的漏极选择栅极电极(即，漏极侧选择栅极电极)。由于邻接的存储器区块的漏极选择栅极电极由相应的电气绝缘线结构142分开，因此邻接的存储器区块的漏极选择栅极电极之间的浅沟槽隔离可以省略，这使得更高密度的器件在衬底上具有较少的浪费空间。
在一个实施例中，包含下部的背侧沟槽79和上部的背侧沟槽269的背侧沟槽(79，269)的对可以穿过交替的堆叠体(32，46)和至少一个漏极选择级电介质层242垂直延伸(其可以在漏极选择级绝缘层132和漏极选择级导电层346的漏极选择级交替的堆叠体内)。背侧沟槽(79，269)的对中的每一个可以沿着第一水平方向hd1横向地延伸，并且可以沿着第二水平方向hd2相互横向地间隔。交替的堆叠体(32，46)内的存储器级电气导电层46中的每一个可以在背侧沟槽(79，269)的对之间连续横向地延伸，并且沿着第二水平方向hd2相互之间横向地间隔的多个电气导电线结构146可以位于背侧沟槽(79，269)的对之间。因此，上覆于存储器级电气导电层46(例如，字线和(多个)源极选择栅极电极)的单个连续结构的多个电气导电线结构146(例如，多个漏极选择栅极电极)中的每一个可以位于背侧沟槽(79，269)的对之间。
电气导电线结构146可以起到自对准漏极选择栅极电极的功能，该自对准漏极选择栅极电极可以在背侧沟槽(79，269)的对之间所提供的存储器堆叠体结构55的整个集合之中选择存储器堆叠体结构55的子集(例如，垂直NAND串)。换言之，通过仅激活位于相同级处并且在背侧沟槽(79，269)的对之间的所有电气导电线结构146的集合之中的一个电气导电线结构146，只有下卧于被激活的电气导电线结构146的存储器堆叠体结构55的子集可以由位线来存取，该位线中的每一个可以连接到由不同电气导电线结构146横向围绕的存储器堆叠体结构55的半导体沟道。
参考图17，在漏极选择级开口(609，609’)中的每一个的***处可以形成漏极选择级栅极电介质66。例如，连续电介质材料层可以由保形沉积方法沉积在漏极选择级开口(609，609’)中和沉积在上部的背侧沟槽269中，并且可以被各向异性地蚀刻。连续电介质材料层的在漏极选择级开口(609，609’)内的每个剩余的垂直部分构成具有管状形状的漏极选择级栅极电介质66(例如，漏极选择晶体管的栅极电介质)。在每个漏极选择级栅极电介质66内提供漏极选择级腔608。连续电介质材料层的在上部的背侧沟槽269内的每个剩余的垂直部分构成上部的绝缘间隔体(未示出)。
参考图18A和18B，掺杂的半导体材料沉积在漏极选择级腔608中，并且沉积在由上部的绝缘间隔体266所横向围绕的每个体积内。掺杂的半导体材料的多余部分可以从最顶部的漏极选择级绝缘层132的顶表面的上方由平坦化工艺来移除，该平坦化工艺可以包含凹陷蚀刻和/或化学机械平坦化。掺杂的半导体材料的填充漏极选择级腔的每个部分构成漏极选择级沟道部分603(即，漏极选择晶体管的沟道)，其是垂直的半导体沟道64的部分，该垂直的半导体沟道64还包含存储器级沟道部分60(其可以包含第一半导体沟道部分601和第二半导体沟道部分602)。掺杂的半导体材料的填充上部的背侧沟槽269的剩余体积的每个部分构成上部的导电通孔结构263，其还被称为第二导电通孔结构。下部的导电通孔结构76和上部的导电通孔结构263的每个垂直的堆叠体构成接触相应的源极区域61的背侧接触通孔结构(76，263)(例如，源极线或者电极)。
每个漏极选择级沟道部分603和下卧的存储器级沟道部分60的几何中心之间的横向偏移可以不同于漏极选择级沟道部分603的每个二维阵列内的行到行的横向偏移，在该二维阵列中漏极选择级部分603形成沿着第一水平方向延伸的行。存储器级沟道部分60(其沿着第一水平方向hd1延伸)的行之间的第一节距p1和漏极选择级沟道部分603的行之间的第二节距p2之间的差异是对于在每个漏极选择级沟道部分603和下卧的存储器级沟道部分60的几何中心之间的沿着第二水平方向hd2的横向偏移上的变化的机制。
漏极选择级沟道部分603中的每一个可以直接形成在存储器级沟道部分60中的相应的一个上。在一个实施例中，存储器堆叠体结构55(例如，垂直NAND串)可以在包含相同漏极选择级的两个或多个电气导电线结构146的区域之上采用沿着第二水平方向hd2的第一行到行的节距(例如，第一节距p1)、以行的形式布置，该行延伸穿过第一水平方向hd1。对于每个电气导电线结构146，漏极选择级沟道部分603的相应的阵列延伸穿过电气导电线结构146，并且相应的阵列内的漏极选择级沟道部分603采用沿着第二水平方向hd2的第二行到行的节距(例如，第二节距p2)、以行的形式布置，该行沿着第一水平方向hd1延伸。第二行到行的节距p2小于第一行到行的节距p1。
在一个实施例中，漏极选择级沟道部分603的两个邻近六角形阵列的最外部的行之间的行到行的距离(如在两条线之间所测量的，该两条线穿过每个行内的选择级沟道部分603的几何中心)可以比第二行到行的节距p2大范围从1.5到3内的因子。漏极选择级沟道部分603的两个邻近六角形阵列的最外部的行之间的行到行的距离和第二行到行的节距p2之间的差异确保了，可以通过控制各向同性蚀刻的持续时间从至少一个漏极选择级电介质层142的剩余部分来形成电气绝缘线结构242，该各向同性蚀刻在图15A和15B的处理步骤中移除了至少一个漏极选择级电介质层142的材料。
参考图19A-19C，可以通过将第一电导率类型的掺杂物注入到每个漏极选择级沟道部分603的上部部分中来形成漏极区域63。在一个实施例中，源极区域61和漏极区域63可以具有第一电导率类型的掺杂，并且垂直的半导体沟道64、半导体材料层10和外延基座11可以具有第二电导率类型的掺杂。每个漏极区域63的底表面可以位于水平平面的上方，该水平平面包含最顶部的漏极选择级导电层346的顶表面。半导体沟道(59，11，64)在每个源极区域61和漏极区域63的相应的集合之中延伸。半导体沟道(59，11，64)包含存储器堆叠体结构55的存储器级沟道部分60。
接触级电介质材料层80可以沉积在漏极选择级层(132，146)之上。接触级电介质材料层80包含诸如硅氧化物的电介质材料。接触级电介质材料层80可以由保形沉积方法或者由非保形沉积方法来沉积。接触级电介质材料层80的厚度可以在从50nm到500nm的范围内，虽然也可以采用更小和更大的厚度。
可以穿过接触级电介质材料层80和漏极选择级反向阶梯式的电介质材料部分165来形成接触通孔腔。例如，可以在接触级电介质材料层80之上施加并且图案化光刻胶层(未示出)，以在其中形成开口，并且可以穿过接触级电介质材料层80和漏极选择级反向阶梯式的电介质材料部分165来转移光刻胶层中的开口的图案，以形成各种接触通孔腔。至少一个导电材料可以沉积在接触通孔腔中，以形成接触通孔结构，其包含漏极接触通孔结构88和控制栅极接触通孔结构86，该漏极接触通孔结构88接触相应的漏极区域63，该控制栅极接触通孔结构86接触存储器级电气导电层46和漏极选择级导电层346中的相应的一个。
参考图20，示出了根据本公开的第二实施例的第二示例性结构。在该实施例中，在形成电气导电层(例如，字线)46之前形成漏极选择级层，并且在字线46之前形成漏极侧选择栅极电极146。通过在绝缘层32和牺牲材料层42的交替的堆叠体(132，142)之上形成漏极选择级层(132，142)，图20的结构可以从图6的第一示例性结构中导出。例如，可以进行图12A和12B的处理步骤，以形成漏极选择级层(132，142)。
漏极选择级层(132，142)包含随后被部分替换的至少一个漏极选择级电介质层142，以及在随后的处理步骤中未被替换的至少一个漏极选择级绝缘层132。每个漏极选择级绝缘层132还被称为附加的绝缘层，其以相似于交替的堆叠体(32，42)内的绝缘层32的方式提供垂直的电气隔离。在一个实施例中，漏极选择级层(132，142)可以仅包含单个漏极选择级电介质层142或者多个漏极选择级电介质层142。漏极选择级层(132，142)的最顶部的层可以是最顶部的漏极选择级绝缘层132。漏极选择级层(132，142)的最底部的层可以是漏极选择级绝缘层132或者漏极选择级电介质材料层142。
参考图21A、21B和22，通过图案化漏极选择级交替的堆叠体(132，412)来形成另一个阶台区域，其在本文中被称为漏极选择级阶台区域。图21B中的锯齿形的垂直平面A-A’是图21A的垂直截面图的平面，并且，图22中的锯齿形的垂直平面X-X’是图22的垂直截面图的平面。如果存在多个漏极选择级电介质层142，则除了漏极选择级交替的堆叠体(132，142)内的最顶部的漏极选择级电介质层142之外的每个漏极选择级电介质层比漏极选择级交替的堆叠体(132，142)内的任何上覆的漏极选择级电介质层142横向延伸得更远。每个牺牲材料层42可以比漏极选择级电介质层142横向延伸得更远。漏极选择级阶梯式的腔可以形成在漏极选择级阶台区域的上方。
漏极选择级反向阶梯式的电介质材料部分165(即绝缘的填充材料部分)可以通过在漏极选择级阶梯式的腔中沉积电介质材料而形成在阶梯式的腔中。例如，诸如硅氧化物的电介质材料可以沉积在阶梯式的腔中。可以例如由化学机械平坦化(CMP)来从最顶部的漏极选择级绝缘层132的顶表面的上方移除沉积的电介质材料的多余部分。所沉积的电介质材料的填充阶梯式的腔的剩余部分构成漏极选择级反向阶梯式的电介质材料部分165。如果硅氧化物用于反向阶梯式的电介质材料部分165，则反向阶梯式的电介质材料部分165的硅氧化物可以掺杂，或者可以不掺杂，诸如B、P和/或F的掺杂物。在一个实施例中，图13的处理步骤可以进行，以形成漏极选择级反向阶梯式的电介质材料部分165。
参考图23A和23B，穿过漏极选择级层(132，142)形成漏极选择级开口(609，609’)。例如，光刻胶层可以施加在漏极选择级层(132，142)之上，并且可以光刻地图案化，以在存储器阵列区域100中和在接触区域300中形成开口。可以由各向异性蚀刻而穿过漏极选择级交替的堆叠体(132，142)来转移开口的图案，以形成漏极选择级开口(609，609’)。
漏极选择级开口(609，609’)包含上覆存储器堆叠体结构55的漏极选择级存储器开口609和上覆支撑柱结构20的漏极选择级支撑开口609’。在漏极选择级存储器开口609中的每一个的下面物理暴露相应的存储器堆叠体结构55中的存储器级沟道部分60的顶表面。在漏极选择级支撑开口609’中的每一个的下面物理暴露相应的支撑柱结构20中的存储器级沟道部分60的顶表面。
在一个实施例中，漏极选择级开口(609，609’)可以形成为二维周期阵列A2。二维周期阵列A2中的每一个可以包含沿着第一水平方向hd1延伸的行并且沿着第二水平方向hd2具有均匀的行间节距(其在本文中称为第二节距p2)，该第二水平方向hd2可以垂直于第一水平方向hd1。在一个实施例中，多个漏极选择级存储器开口609可以形成在存储器开口49(其中的每一个包含相应的存储器堆叠体结构55)的单个阵列的区域内。因此，漏极选择级开口(609，609’)的多个二维周期阵列A2可以包含在区域的邻近的对之间形成的漏极选择级存储器开口609的多个二维阵列，在该区域中不存在漏极选择级开口(609，609’)并且在该区域中要随后形成背侧沟槽。在一个实施例中，多个漏极选择级支撑开口609’可以形成在支撑开口19(其中的每一个包含相应的支撑柱结构20)的单个阵列的区域内。因此，漏极选择级开口(609，609’)的多个二维周期阵列A2可以包含漏极选择级支撑开口609’的多个二维阵列。每个二维周期阵列A2可以包含相应的行，该相应的行沿着第一水平方向hd1延伸并且沿着第二水平方向hd2具有均匀的行间节距(例如，第二节距p2)。第二节距p2小于第一节距p1，并且可以在从第一节距的60％到90％的范围内。
在一个实施例中，没有存储器开口49、支撑开口19和漏极选择级开口(609，609’)的区域的邻近的对之间的存储器堆叠体结构55可以布置为沿着第二水平方向hd2具有第一行到行的节距(第一节距p1)的第一周期性六角形阵列，并且漏极选择级存储器开口609的每个阵列A2可以布置为沿着第二水平方向hd2具有第二行到行的节距(第二节距p2)的相应的第二周期性六角形阵列。在一个实施例中，第一周期性六角形阵列A1和每个第二周期性六角形阵列A2沿着第一水平方向hd1具有相同的周期性(即，在存储器堆叠体结构55的每个行内沿着第一水平方向hd1的节距和漏极选择级存储器开口609的每个行内的节距)，并且沿着第二水平方向hd2具有不同的周期性(即，对于第一周期性六角形阵列A1是第一节距p1以及对于第二周期性六角形阵列A2是第二节距p2)。第二周期性六角形阵列A2相互横向地间隔分开的距离，该分开的距离大于第二周期性六角形阵列A2中的每一个内的邻近的行的分开的距离。
参考图24A和24B，蚀刻剂相对漏极选择级绝缘层132的材料、存储器级绝缘层32的材料、存储器堆叠体结构55的存储器级沟道部分60和支撑柱结构20有选择性地各向异性地蚀刻漏极选择级电介质层142的电介质材料。例如，漏极选择级电介质层142可以包含硅氮化物，漏极选择级绝缘层132和存储器级绝缘层32可以包含硅氧化物，并且蚀刻剂可以是热磷酸，该热磷酸相对硅氧化物和半导体材料有选择性地蚀刻硅氮化物。
通过从漏极选择级存储器开口609的周围移除至少一个漏极选择级电介质层142的部分来形成漏极选择级横向凹陷143。通过采用蚀刻剂各向异性地蚀刻至少一个漏极选择级电介质层142的材料来形成漏极选择级横向凹陷143，该蚀刻剂被提供到漏极选择级开口(609，609’)中。在相同的第二周期性六角形阵列A2内的漏极选择级存储器开口609周围形成的横向腔相互之间相连接，使得空隙在存储器堆叠体结构55的第一周期性六角形阵列A1的子集和位于第二周期性六角形阵列A2内的支撑柱结构20之上连续地延伸。可以选择漏极选择级电介质层142的材料的蚀刻各向同性蚀刻的持续时间，以留下漏极选择级电介质层142的在漏极选择级开口(609，609’)的第二周期性六角形阵列A2的邻近的对之间的剩余部分。因此，漏极选择级横向凹陷143相互之间由电气绝缘线结构242横向地间隔，该电气绝缘线结构是至少一个漏极选择级电介质层142的剩余部分。
参考图25A和25B，可以由保形沉积工艺(诸如化学气相沉积、原子层沉积和/或电镀)，将至少一个导电材料(诸如金属衬垫(例如，TiN))和金属填充材料部分(例如，钨的部分))穿过漏极选择级开口(609，609’)沉积到漏极选择级横向凹陷143中。每个漏极选择级背侧凹陷143填充有相应的电气绝缘线结构146，其沿着第一水平方向hd1横向地延伸并且沿着第二水平方向hd2相互之间横向地间隔开。位于相同级内的电气导电线结构146的集合构成漏极选择级导电层346。因此，每个漏极选择级导电层346形成在位于相同级处的漏极选择级横向凹陷143中。至少一个漏极选择级导电层346中的每一个包括电气导电线结构146。
沉积的至少一个导电材料的在漏极选择级开口(609，609’)中的多余部分可以由各项异性蚀刻工艺移除，该各项异性蚀刻工艺相对漏极选择级绝缘层132的材料和存储器级沟道部分60的半导体材料是有选择性的。因此，通过采用漏极选择级开口(609，609’)作为用于输运导电材料的导管而在漏极选择级横向凹陷143中沉积至少一个导电材料并且通过从漏极选择级开口(609，609’)的内侧移除导电材料的部分，来形成至少一个漏极选择级导电层346。
在形成存储器级电气导电层46(其随后通过以导电材料部分替换牺牲材料层42来形成)之前，采用与用于形成存储器级电气导电层的沉积工艺不同的沉积工艺来形成至少一个漏极选择级导电层346。电气绝缘线结构242中的每一个(其实至少一个漏极选择级电介质层142的剩余部分)沿着第一水平方向hd1横向地延伸，并且包含相互之间邻接的多个凹形的侧壁。电气导电线结构146中的每一个沿着第一水平方向hd1横向地延伸，并且包含多个凸形的侧壁，该多个凸形的侧壁相互之间邻接并且物理接触相应的电气绝缘线结构242的邻接的凹形的侧壁的集合。
电气导电线结构146可以起到自对准漏极选择栅极电极的功能，该自对准漏极选择栅极电极可以在存储器区块中的存储器堆叠体结构55的整个集合(例如，位于要稍后形成的背侧沟槽的对之间)之间选择存储器堆叠体结构55的子集。换言之，通过仅激活位于相同存储器区块中的相同级处的所有电气导电线结构146的集合之中的一个电气导电线结构146，只有下卧于被激活的电气导电线结构146的存储器堆叠体结构55的子集可以由位线来存取，该位线中的每一个可以连接到由不同电气导电线结构146横向围绕的存储器堆叠体结构55的半导体沟道。
参考图26A和26B，在漏极选择级开口(609，609’)中的每一个的***处可以形成漏极选择级栅极电介质66。例如，连续电介质材料层可以由保形沉积方法沉积在漏极选择级开口(609，609’)中，并且可以被各向异性地蚀刻。连续电介质材料层的在漏极选择级开口(609，609’)内的每个剩余的垂直部分构成漏极选择级栅极电介质66，其可以具有管状形状。在每个漏极选择级栅极电介质66内提供漏极选择级腔。
掺杂的半导体材料沉积在由漏极选择级栅极电介质66所围绕的漏极选择级腔。掺杂的半导体材料的多余部分可以从最顶部的漏极选择级绝缘层132的顶表面的上方由平坦化工艺来移除，该平坦化工艺可以包含凹陷蚀刻和/或化学机械平坦化。掺杂的半导体材料的填充漏极选择级腔的每个部分构成漏极选择级沟道部分603，其是垂直的半导体沟道64的部分，该垂直的半导体沟道64还包含存储器级沟道部分60(其可以包含第一半导体沟道部分601和第二半导体沟道部分602)。
每个漏极选择级沟道部分603和下卧的存储器级沟道部分60的几何中心之间的横向偏移可以不同于漏极选择级沟道部分603的每个二维阵列内的行到行的横向偏移，在该二维阵列中漏极选择级部分603形成沿着第一水平方向延伸的行。存储器级沟道部分60(其沿着第一水平方向hd1延伸)的行之间的第一节距p1和漏极选择级沟道部分603的行之间的第二节距p2之间的差异是对于在每个漏极选择级沟道部分603和下卧的存储器级沟道部分60的几何中心之间的沿着第二水平方向hd2的横向偏移上的变化的机制。
漏极选择级沟道部分603中的每一个可以直接形成在存储器级沟道部分60中的相应的一个上。在一个实施例中，存储器堆叠体结构55可以在包含相同漏极选择级的两个或多个电气导电线结构146的区域之上采用沿着第二水平方向hd2的第一行到行的节距(例如，第一节距p1)、以行的形式布置，该行延伸穿过第一水平方向hd1。对于每个电气导电线结构146，漏极选择级沟道部分603的相应的阵列延伸穿过电气导电线结构146，并且相应的阵列内的漏极选择级沟道部分603采用沿着第二水平方向hd2的第二行到行的节距(例如，第二节距p2)、以行的形式布置，该行沿着第一水平方向hd1延伸。第二行到行的节距p2小于第一行到行的节距p1。
在一个实施例中，漏极选择级沟道部分603的两个邻近六角形阵列的最外部的行之间的行到行的距离(如在两条线之间所测量的，该两条线穿过每个行内的选择级沟道部分603的几何中心)可以比第二行到行的节距p2大范围从1.5到3内的因子。漏极选择级沟道部分603的两个邻近六角形阵列的最外部的行之间的行到行的距离和第二行到行的节距p2之间的差异确保了，可以通过控制各向同性蚀刻的持续时间从至少一个漏极选择级电介质层142的剩余部分来形成电气绝缘线结构242，该各向同性蚀刻在图24A和24B的处理步骤中移除了至少一个漏极选择级电介质层142的材料。
光刻胶层(未示出)可以施加在漏极选择级交替的堆叠体(132，346)之上，并且可以被光刻图案化为在存储器堆叠体结构55的群集之间(即，在存储器堆叠体结构55的邻近的阵列)的区域中形成开口。可以采用各向异性蚀刻来穿过漏极选择级交替的堆叠体(132，346)和/或漏极选择级反向阶梯式的电介质材料部分165来转移光刻胶层中的图案，以形成上部的背侧沟槽379，其从漏极选择级交替的堆叠体(132，346)的顶表面至少垂直地延伸到存储器级交替的堆叠体(32，46)的顶表面，并且横向地延伸穿过存储器阵列区域100和接触区域300。在一个实施例中，上部的背侧沟槽379可以沿着第一水平方向hd1横向地延伸，并且可以沿着第二水平方向hd2相互之间横向地间隔。可以例如通过灰化来移除光刻胶层。
绝缘材料层可以共形地沉积在上部的背侧沟槽中，并且可以被各向异性地蚀刻，以移除其水平部分。在每个上部的背侧沟槽的***处形成的绝缘材料层的剩余部分构成外部的绝缘间隔体374。外部的绝缘间隔体374包含绝缘材料，其不同于牺牲材料层42的材料。例如，外部的绝缘间隔体374可以包含硅氧化物。外部的绝缘间隔体374的厚度可以在从10nm到200nm的范围内，虽然也可以采用更小和更大的厚度。可以在由外部的绝缘间隔体374所围绕的每个线腔379的底部处物理暴露最顶部的存储器级绝缘层32的顶表面。
参考图27，光刻胶层(未示出)可以施加在第二示例性结构之上，并且可以被光刻图案化，以形成上覆于外部的绝缘间隔体374内的腔的线形开口。换言之，光刻胶层中的开口的区域可以在由外部的绝缘间隔体374中的相应的一个所横向围绕的区域内。可以进行各向异性蚀刻，以从光刻胶层中的线形开口的区域内移除存储器级交替的堆叠体(32，42)的部分。可以穿过存储器级交替的堆叠体(32，42)形成下部的背侧沟槽479。每个下部的背侧沟槽479下卧于线腔379，并且可以沿着第一水平方向hd1横向地延伸。
参考图28，可以例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽479中。背侧凹陷43形成在从其中移除了牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以相对于外部的绝缘间隔体374的材料、绝缘层32的第一材料、反向阶梯式的电介质材料部分65的材料、半导体材料层10的半导体材料、和存储器膜50的最外层的材料是有选择性的。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32和反向阶梯式的电介质材料部分65的材料可以从硅氧化物和电介质金属氧化物中选择。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到下部的背侧沟槽479中。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸入到包含磷酸的湿法蚀刻沟槽内，磷酸相对于硅氧化物、硅和本领域中采用的各种其它材料有选择性地蚀刻硅氮化物。支撑柱结构20、反向阶梯式的电介质材料部分65和存储器堆叠体结构55提供结构的支撑，而背侧凹陷43存在于先前由牺牲材料层42所占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，该腔具有大于腔的垂直范围的横向尺寸。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在从其中移除了牺牲材料层42的第二材料的体积中。与背侧凹陷43相比，在其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧开口或前侧腔。在一个实施例中，存储器阵列区域100包括具有设置在衬底10的上方的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以实质上平行于衬底(9，10)的顶表面延伸。可以由下卧的绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地界定背侧凹陷43。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。
可以通过将半导体材料热转换和/或等离子体转换为电介质材料，而将可选的外延沟道部分11和半导体材料层10的物理暴露表面部分转换为电介质材料部分。例如，热转换和/或等离子体转换可以用于将每个外延沟道部分11的表面部分转换成管状的电介质间隔体116，并且用于将半导体材料层10的每个物理暴露表面部分转换成平坦的电介质部分616(在图8中示出)。在一个实施例中，每个管状的电介质间隔体116可以是与环面拓扑同胚，即大体上环形。如本文所使用的，如果元件的形状可以被连续拉伸而不破坏孔或者将新的孔形成为环面的形状，则元件与环面拓扑同胚。管状电介质间隔体116包含电介质材料，该电介质材料包含与外延沟道部分11相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一个非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，管状的电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个平坦的电介质部分616包含电介质材料，该电介质材料包含与半导体材料层相同的半导体元素，并且附加地包含诸如氧和/或氮的至少一个非金属元素，使得平坦的电介质部分616的材料是电介质材料。在一个实施例中，平坦的电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图29，可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包括电介质材料，该电介质材料起到随后在背侧凹陷43中形成的控制栅极的控制栅极电介质的功能。在阻挡电介质层52存在于每个存储器开口的情况下，背侧阻挡电介质层是可选的。在省略阻挡电介质层52的情况下，背侧阻挡电介质层是存在的。可以以与第一实施例的背侧阻挡电介质层相同的方式形成背侧阻挡电介质层。
至少一个导电材料可以随后沉积在背侧凹陷43中。至少一个导电材料可以包含例如金属阻挡层以及金属填充材料。金属阻挡层包含电气导电金属材料，其可以起到要随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层的作用。金属阻挡层可以包含诸如TiN、TaN、WN或其堆叠体的导电金属氮化物材料，或者可以包含诸如TiC、TaC、WC或其堆叠体的导电金属碳化物材料。在一个实施例中，可以通过保形沉积工艺(诸如化学气相沉积(CVD)或原子层沉积)来沉积金属阻挡层。金属阻挡层的厚度可以在从2nm到8nm的范围内，诸如从3nm到6nm，虽然也可以采用更小和更大的厚度。在一个实施例中，金属阻挡层可以基本由诸如TiN的导电金属氮化物组成。
金属填充材料沉积在多个背侧凹陷43中，沉积在至少一个下部的背侧沟槽479的侧壁上，并且沉积在最顶部的绝缘层32的顶表面之上，以形成金属填充材料层。金属填充材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀或其组合。在一个实施例中，金属填充材料层可以基本由至少一个单质金属组成。可以例如从钨、钴、钌、钛和钽中选择金属填充材料层46B的至少一个单质金属。在一个实施例中，金属填充材料层可以基本由单个单质金属组成。在一个实施例中，可以采用诸如WF6的含氟前驱体气体来沉积金属填充材料层。在一个实施例中，金属填充材料层可以是钨层，该钨层包含残余级的氟原子作为杂质。金属填充材料层通过金属阻挡层从绝缘层32和存储器堆叠体结构55间隔，该金属阻挡层是阻挡氟原子穿过金属填充材料层进行扩散的金属阻挡层。
多个电气导电层46可以形成在多个背侧凹陷43中，并且连续的金属材料层可以形成在每个背侧沟槽479的侧壁上并且形成在最顶部的绝缘层32之上。每个导电层46包含金属阻挡层的部分和金属填充材料层的部分，该金属阻挡层的部分和金属填充材料层的部分位于电介质材料层的垂直相邻的对之间，该电介质材料层的垂直相邻的对可以是绝缘层32的对。连续金属材料层包含金属阻挡层的连续部分和金属填充材料层的连续部分，该金属阻挡层的连续部分和金属填充材料层的连续部分位于背侧沟槽479中或者位于最顶部的绝缘层32的上方。
每个牺牲材料层42可以以电气导电层46进行替换。背侧腔存在于每个背侧接触沟槽479的未填充有背侧阻挡电介质层和连续金属材料层的部分中。管状电介质间隔体116横向地围绕外延基座11(例如，源极选择晶体管的沟道)。在形成电气导电层46时，最底部的电气导电层46(例如，源极选择栅极电极)横向地围绕每个管状电介质间隔体116(例如，源极选择栅极电极的栅极电介质)。
例如通过各向同性湿法蚀刻、各向异性的干法蚀刻或其组合，连续的电气导电材料层的沉积的金属材料从每个背侧沟槽479进行回蚀刻，并且从最顶部的绝缘层32的上方进行回蚀刻。背侧凹陷43中的沉积的金属材料的每个剩余部分构成电气导电层46。每个电气导电层46可以是导电线结构。因此，牺牲材料层42可以以电气导电层46来替换。
每个电气导电层46可以起到位于相同级处的多个控制栅极电极和电互连(即电短路)位于相同级处的多个控制栅极电极的字线的组合的功能。每个电气导电层46内的多个控制栅极电极是包含存储器堆叠体结构55的垂直存储器器件的控制栅极电极。换言之，每个电气导电层46可以是字线，该字线起到多个垂直存储器器件的公共控制栅极电极的功能。
在一个实施例中，绝缘材料层可以包含硅氧化物。可以通过低压化学气相沉积(LPCVD)或者原子层沉积(ALD)来形成绝缘材料层。绝缘材料层的厚度可以是从1.5nm到60nm的范围内，虽然也可以采用更小和更大的厚度。
如果存在背侧阻挡电介质层，则绝缘材料层可以直接形成在背侧阻挡电介质层的表面上，并且直接形成在电气导电层46的侧壁上。如果不采用背侧阻挡电介质层，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在电气导电层46的侧壁上。
进行各向异性蚀刻，以从最顶部的漏极选择级绝缘层132的上方以及每个背侧沟槽479的底部处移除绝缘材料层的水平部分。绝缘材料层的在线腔379内的每个剩余部分构成内部的绝缘间隔体574。绝缘材料层的在下部的背侧沟槽479内的每个剩余部分构成下部的绝缘间隔体474。下部的绝缘间隔体474、外部的绝缘间隔体374和内部的绝缘间隔体574的每个集合在本文中被称为绝缘间隔体(374，474，574)。每个垂直相邻的下部的绝缘间隔体474和内部的绝缘间隔体574的对可以形成为单个连续结构，或者可以形成为相互不物理接触的两个离散结构。背侧腔存在于由每个绝缘间隔体(374，474，574)所围绕的体积内。
可以在每个背侧沟槽的底部处物理暴露半导体材料层10的顶表面。通过将电气掺杂物注入到半导体材料层10的物理暴露表面部分，源极区域61可以形成在每个背侧腔的下方的半导体材料层10的表面部分处。每个源极区域61形成在衬底(9，10)的下卧于绝缘间隔体(374，474，574)内的相应的腔处的表面部分中。由于在注入工艺期间所注入的掺杂物原子的散乱和在随后的激活退火工艺期间所注入的掺杂物原子的横向扩散，每个源极区域61可以具有比穿过绝缘间隔体(374，474，574)的开口的横向范围更大的横向范围。
半导体材料层10的在源极区域61和多个外延沟道部分11之间延伸的上部部分构成了多个场效应晶体管的水平半导体沟道59。水平半导体沟道59穿过相应的外延沟道部分11连接到多个垂直的半导体沟道60。水平半导体沟道59接触源极区域61和多个外延沟道部分11。在形成交替的堆叠体(32，46)内的电气导电层46时提供的最底部的导电层46可以包括场效应晶体管的选择栅极电极。每个源极区域61形成在半导体衬底(9，10)的上部部分中。
导电通孔结构576可以形成在每个背侧腔内。导电通孔结构576垂直地延伸穿过存储器级交替的堆叠体(32，46)的整体和漏极选择级交替的堆叠体(132，346)的整体。可以通过在每个绝缘间隔体(374，474，574)内侧的剩余未填充体积中沉积至少一个导电材料来形成导电通孔结构576。例如，至少一个导电材料可以包含导电衬垫和导电填充材料部分。导电衬垫可以包含导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金、或者其堆叠体。导电衬垫的厚度可以在从3nm到30nm的范围内，虽然也可以采用更小和更大的厚度。导电填充材料部分可以包含金属或者金属合金。例如，导电填充材料部分可以包含W、Cu、Al、Co、Ru、Ni其合金、或者其堆叠体。
可以从最顶部的漏极选择级绝缘层132的上方移除至少一个导电材料。如果采用化学机械平坦化(CMP)工艺，则最顶部的漏极选择级绝缘层132可以用作CMP停止层。背侧沟槽576中的至少一个导电材料的每个剩余的连续部分构成导电通孔结构576，其在本文中被称为背侧接触通孔结构。每个导电通孔结构576延伸穿过交替的堆叠体(32，46)，并且接触源极区域61的顶表面。如果采用背侧阻挡电介质层，则导电通孔结构576可以接触背侧阻挡电介质层的侧壁。
参考图31A-31B，可以通过将第一电导率类型的掺杂物注入到每个漏极选择级沟道部分603的上部部分中来形成漏极区域63。在一个实施例中，源极区域61和漏极区域63可以具有第一电导率类型的掺杂，并且垂直的半导体沟道64、半导体材料层10和外延基座11可以具有第二电导率类型的掺杂。每个漏极区域63的底表面可以位于水平平面的上方，该水平平面包含最顶部的漏极选择级导电层346的顶表面。半导体沟道(59，11，64)在每个源极区域61和漏极区域63的相应的集合之中延伸。半导体沟道(59，11，64)包含存储器堆叠体结构55的存储器级沟道部分60。
接触级电介质材料层80可以沉积在漏极选择级层(132，146)之上。接触级电介质材料层80包含电介质材料，诸如硅氧化物。接触级电介质材料层80可以由保形沉积方法或者由非保形沉积方法来沉积。接触级电介质材料层80的厚度可以在从50nm到500nm的范围内，虽然也可以采用更小和更大的厚度
可以穿过接触级电介质材料层80和漏极选择级反向阶梯式的电介质材料部分165来形成接触通孔腔。例如，可以在接触级电介质材料层80之上施加并且图案化光刻胶层(未示出)，以在其中形成开口，并且可以穿过接触级电介质材料层80和漏极选择级反向阶梯式的电介质材料部分165来转移光刻胶层中的开口的图案，以形成各种接触通孔腔。至少一个导电材料可以沉积在接触通孔腔中，以形成接触通孔结构，其包含漏极接触通孔结构88和控制栅极接触通孔结构86，该漏极接触通孔结构88接触相应的漏极区域63，该控制栅极接触通孔结构86接触存储器级电气导电层46和漏极选择级导电层346中的相应的一个。
第一和第二示例性结构中的每一个可以包含三维存储器器件。一种三维存储器器件，其包括：位于衬底(9，10)之上的绝缘层32和电气导电层46的交替的堆叠体(32，46)；位于交替的堆叠体(32，46)之上的至少一个漏极选择级导电层346，其中至少一个漏极选择级导电层346中的每一个包括电气导电线结构146，该电气导电线结构146沿着第一水平hd1方向横向地延伸并且沿着第二水平hd2方向相互之间横向地间隔开；延伸穿过交替的堆叠体(32，46)的存储器堆叠体结构55，其中存储器堆叠体结构55中的每一个包括存储器膜50和接触存储器膜50的内侧壁的存储器级沟道部分60；以及垂直地延伸穿过至少一个漏极选择级导电层346的漏极选择级沟道部分603，其接触相应的存储器级沟道部分60，并且由在至少一个漏极选择级导电层346中的每个级处的相应的漏极选择级栅极电介质66和电气导电线结构146的相应的一个横向围绕。存储器堆叠体结构55在包含相同漏极选择级的两个或多个电气导电线结构146的区域之上采用沿着第二水平方向hd2的第一行到行的节距p1、以行的形式布置，该行延伸穿过第一水平方向hd1。对于每个电气导电线结构146，漏极选择级沟道部分603的相应的阵列A2延伸穿过电气导电线结构146，并且相应的阵列A2内的漏极选择级沟道部分603采用沿着第二水平方向hd2的第二行到行的节距p2、以行的形式布置，该行沿着第一水平方向hd1延伸。第二行到行的节距p2小于第一行到行的节距p1。优选地，相应的阵列A2内的漏极选择级沟道部分603以至少四个行的形式布置，诸如四到六行。
电气导电线结构146中的每一个包括侧壁的对，该侧壁的对基本沿着第一水平方向hd1延伸并且包含相互之间邻接的垂直凸形的表面部分。如本文所使用的，如果侧壁的横向扩展的总体方向是水平方向，则侧壁“基本沿着水平方向延伸”。垂直凸形的侧壁表面中的每一个与漏极选择级栅极电介质66之中的最接近的漏极选择级栅极电介质66的侧壁表面可以是等距的。这是由于用于形成漏极选择级横向凹陷143的蚀刻工艺的各向同性本质。
在一个实施例中，三维存储器器件还可以包括上覆于交替的堆叠体(32，46)的附加的绝缘层132(即，漏极选择级绝缘层132)。至少一个漏极选择级导电层346中的每一个可以位于附加的绝缘层132的相应的对之间。绝缘层32和附加的绝缘层132可以包括第一电气绝缘材料(诸如硅氧化物)。基本沿着第一水平方向hd1延伸并且包括第二电气绝缘材料(诸如硅氮化物)的电气绝缘线结构242可以位于在相同级处的电气导电线结构146的每个横向邻近的对之间。在一个实施例中，电气绝缘线结构242中的每一个包括侧壁的对，该侧壁的对基本沿着第一水平方向hd1延伸并且包含相互之间邻接的垂直凹形的表面部分。
在一个实施例中，存储器堆叠体结构55可以布置为第一周期性六角形阵列，漏极选择级沟道部分603的相应的阵列可以是相应的第二周期性六角形阵列，并且第一周期性六角形阵列和第二周期性六角形阵列沿着第一水平方向hd1可以具有相同的周期性以及沿着第二水平方向hd2可以具有不同的周期性。
在一个实施例中，三维存储器器件还可以包括背侧沟槽的对，该背侧沟槽的对垂直地延伸穿过交替的堆叠体(32，46)和至少一个漏极选择级导电层346并且沿着第一水平方向hd1横向地延伸。交替的堆叠体(32，46)的电气导电层46中的每一个沿着第二水平方向hd2在背侧沟槽的对之间连续横向地延伸，并且电气导电线结构146中的每一个可以位于背侧沟槽的对之间。
在一个实施例中，背侧沟槽的对中的每一个可以包括下部的背侧沟槽和上部的背侧沟槽，该下部的背侧沟槽垂直地延伸穿过交替的堆叠体(32，46)并且包含含有金属导电材料的第一导电通孔结构76，该上部的背侧沟槽垂直地延伸穿过至少一个漏极选择级导电层346并且包含含有与漏极选择级沟道部分603相同的掺杂的半导体材料的第二导电通孔结构263。在一个实施例中，三维存储器器件还可以包括上部的绝缘间隔体266、电气导电轨道246的对以及电气绝缘线结构242的对，该上部的绝缘间隔体266横向地围绕第二导电通孔结构263，该电气导电轨道246的对接触上部的绝缘间隔体266的相应的侧壁并且沿着第一水平方向hd1具有均匀的垂直截面形状(诸如在垂直于第一水平方向hd1中的长方形垂直截面形状)，该电气绝缘线结构242接触电气导电线结构146的对中的相应的一个。
在一个实施例中，背侧沟槽的对中的每一个包括：下部的背侧沟槽，其垂直地延伸穿过交替的堆叠体(32，46)并且包含第一绝缘间隔体474；上部的背侧沟槽，其垂直地延伸穿过至少一个漏极选择级导电层346并且包含内部的绝缘间隔体574和外部的绝缘间隔体374，该内部的绝缘间隔体574具有与第一绝缘间隔体474相同的厚度，该外部的绝缘间隔体374接触内部的绝缘间隔体574的外部的侧壁；以及导电材料部分576，其延伸穿过下部的背侧沟槽和上部的背侧沟槽。
在一个实施例中，交替的堆叠体(32，46)包括阶台区域，在该阶台区域中交替的堆叠体(32，46)内的除了最顶部的电气导电层46之外的每个电气导电层46比交替的堆叠体(32，46)内的任何上覆的电气导电层46横向延伸得更远；阶台区域包含交替的堆叠体(32，46)的阶梯式表面，该阶梯式表面从交替的堆叠体(32，46)内的最底部的层连续地延伸到交替的堆叠体(32，46)内的最顶部的层；以及支撑柱结构20延伸穿过阶梯式表面并且穿过上覆于阶梯式表面的反向阶梯式的电介质材料部分65。
第一和第二示例性结构中的每一个可以包含三维存储器器件。在一个实施例中，三维存储器器件包括垂直NAND存储器器件。电气导电层46可以包括或可以电连接于单片三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可以包括硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元(如实现为电荷储存层54的在电气导电层46的级处的部分)可以位于单片三维NAND串的阵列的第二器件级中的另一个存储器单元(如实现为电荷储存层54的在另一个电气导电层46的级处的另一个部分)之上。硅衬底可以含有集成电路，该集成电路包括位于硅衬底上的存储器器件的驱动电路。导电层46可以包括多个控制栅极电极，该控制栅极电极具有实质上平行于衬底(9，10)的顶表面延伸的条形形状，例如在背侧沟槽的对之间。多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。单片三维NAND串的阵列可以包括：多个半导体沟道(59，11，64)，其中多个半导体沟道(59，11，64)中的每一个的至少一个端部部分64实质上垂直于衬底(9，10)的顶表面延伸；以及多个电荷储存元件(如实现为电荷俘获材料部分)。每个电荷储存元件可以位于相邻于多个半导体沟道(59，11，64)中的相应的一个。
尽管前述涉及特定的优选实施例，但是将理解，本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修改，并且此类修改旨在在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以采用功能上等同的任何其它兼容结构和/或配置来实践，只要此类替换不是明确禁止的，或者否则对于本领域的普通技术人员而言是不可能的。在本文中所引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (23)

1.一种三维存储器器件，包括：
位于衬底之上的绝缘层和电气导电层的交替的堆叠体；
至少一个漏极选择级导电层，其位于所述交替的堆叠体之上，其中所述至少一个漏极选择级导电层中的每一个包括电气导电线结构，所述电气导电线结构沿着第一水平方向横向地延伸并且沿着第二水平方向相互之间横向地间隔开；
存储器堆叠体结构，其延伸穿过所述交替的堆叠体，其中所述存储器堆叠体结构中的每一个包括存储器膜和接触所述存储器膜的内侧壁的存储器级沟道部分；
在漏极选择级开口中的漏极选择级沟道部分，所述漏极选择级沟道部分垂直地延伸穿过所述至少一个漏极选择级导电层，接触相应的存储器级沟道部分，并且由在所述至少一个漏极选择级导电层的每个级处的相应的漏极选择级栅极电介质和相应的一个所述电气导电线结构横向地围绕，所述相应的漏极选择级栅极电介质在所述漏极选择级开口中的每一个的侧壁处；
其中：
所述存储器堆叠体结构横跨包含相同漏极选择级的两个或多个电气导电线结构的区域采用沿着所述第二水平方向的第一行到行的节距、以沿着所述第一水平方向延伸的行的形式布置；
对于每个电气导电线结构，漏极选择级沟道部分的相应的阵列延伸穿过所述电气导电线结构，并且相应的阵列内的漏极选择级沟道部分采用沿着所述第二水平方向的第二行到行的节距、以沿着所述第一水平方向延伸的行的形式布置为至少四行；并且
所述第二行到行的节距小于所述第一行到行的节距；并且
其中：
所述相应的阵列内的所述漏极选择级沟道部分以穿过每个电气导电线结构的四个行的形式布置；以及
所述电气导电线结构中的每一个包括侧壁的对，所述侧壁的对基本沿着所述第一水平方向延伸并且包含相互之间邻接的垂直凸形的表面部分。
2.如权利要求1所述的三维存储器器件，还包括上覆于所述交替的堆叠体的附加的绝缘层，其中：
所述至少一个漏极选择级导电层中的每一个位于所述附加的绝缘层的相应的对之间；并且
所述绝缘层和所述附加的绝缘层包括第一电气绝缘材料。
3.如权利要求2所述的三维存储器器件，还包括基本沿着所述第一水平方向延伸的电气绝缘线结构，并且所述电气绝缘线结构包括位于在相同级处的每个横向邻近的所述电气导电线结构的对之间的第二电气绝缘材料。
4.如权利要求3所述的三维存储器器件，其中所述电气绝缘线结构中的每一个包括侧壁的对，所述电气绝缘线结构中的每一个包括的所述侧壁的对基本沿着所述第一水平方向延伸，并且包含相互之间邻接的垂直凹形的表面部分。
5.如权利要求1所述的三维存储器器件，其中：
所述存储器堆叠体结构布置为第一周期性六角形阵列；
漏极选择级沟道部分的相应的阵列是相应的第二周期性六角形阵列；并且
其中所述第一周期性六角形阵列和每个第二周期六角形阵列沿着所述第一水平方向具有相同的周期性，并且沿着所述第二水平方向具有不同的周期性。
6.如权利要求1所述的三维存储器器件，还包括背侧沟槽的对，所述背侧沟槽的对垂直地延伸穿过所述交替的堆叠体和所述至少一个漏极选择级导电层，并且沿着所述第一水平方向横向地延伸，其中：
所述交替的堆叠体内的所述电气导电层中的每一个沿着所述第二水平方向在所述背侧沟槽的对之间连续横向地延伸；并且
所述电气导电线结构中的每一个位于所述背侧沟槽的对之间。
7.如权利要求6所述的三维存储器器件，其中所述背侧沟槽的对包括：
下部的背侧沟槽，其垂直地延伸穿过所述交替的堆叠体，并且包含含有金属导电材料的第一导电通孔结构；以及
上部的背侧沟槽，其垂直地延伸穿过所述至少一个漏极选择级导电层，并且包含含有与所述漏极选择级沟道部分相同的掺杂的半导体材料的第二导电通孔结构。
8.如权利要求7所述的三维存储器器件，还包括：
上部的绝缘间隔体，其横向围绕所述第二导电通孔结构；
电气导电导轨的对，其接触所述上部的绝缘间隔体的相应的侧壁，并且沿着所述第一水平方向具有均匀的垂直截面形状；以及
电气绝缘线结构的对，其接触所述电气导电线结构的对中的相应的一个。
9.如权利要求6所述的三维存储器器件，其中所述背侧沟槽的对中的每一个包括：
下部的背侧沟槽，其垂直地延伸穿过所述交替的堆叠体，并且包含第一绝缘间隔体；
上部的背侧沟槽，其垂直地延伸穿过所述至少一个漏极选择级导电层，并且包含内部的绝缘间隔体和外部的绝缘间隔体，所述内部的绝缘间隔体具有与所述第一绝缘间隔体相同的厚度，所述外部的绝缘间隔体接触所述内部的绝缘间隔体的外部的侧壁；以及
导电材料部分，其延伸穿过所述下部的背侧沟槽和所述上部的背侧沟槽。
10.如权利要求1所述的三维存储器器件，其中：
所述交替的堆叠体包括阶台区域，在所述阶台区域中所述交替的堆叠体内的除了最顶部的电气导电层之外的每个电气导电层比所述交替的堆叠体内的任何上覆的电气导电层横向延伸得更远；
所述阶台区域包含所述交替的堆叠体的阶梯式表面，所述阶梯式表面从所述交替的堆叠体内的最底部的层连续地延伸到所述交替的堆叠体内的最顶部的层；并且
支撑柱结构延伸穿过所述阶梯式表面并且穿过上覆于所述阶梯式表面的反向阶梯式的电介质材料部分。
11.如权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单片三维NAND存储器器件；
所述电气导电层包括或电连接于所述单片三维NAND存储器器件的相应的字线；
所述衬底包括硅衬底；
所述单片三维NAND存储器器件包括所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一个存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括位于所述硅衬底上的所述存储器器件的驱动电路；
所述电气导电层包括多个控制栅极电极，所述多个控制栅极电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅极电极至少包括位于所述第一器件级中的第一控制栅极电极和位于所述第二器件级中的第二控制栅极电极；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸，以及
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个。
12.一种形成三维存储器器件的方法，包括：
在衬底之上形成绝缘层和间隔体材料层的交替的堆叠体，其中所述间隔体材料层形成为电气导电层或者随后由电气导电层替换；
穿过所述交替的堆叠体形成存储器开口；
在所述存储器开口中形成存储器堆叠体结构，其中所述存储器堆叠体结构中的每一个包括存储器膜和接触所述存储器膜的内侧壁的存储器级沟道部分；
在所述交替的堆叠体之上形成至少一个漏极选择级电介质层；
穿过所述至少一个漏极选择级电介质层形成漏极选择级开口；
通过穿过所述漏极选择级开口移除所述至少一个漏极选择级电介质层的部分来形成漏极选择级横向凹陷，其中所述漏极选择级横向凹陷相互之间由电气绝缘线结构横向地间隔，所述电气绝缘线结构是所述至少一个漏极选择级电介质层的剩余部分；
在所述漏极选择级横向凹陷中形成至少一个漏极选择级导电层，其中所述至少一个漏极选择级导电层中的每一个包括电气导电线结构，所述电气导电线结构沿着第一水平方向横向地延伸，并且沿着第二水平方向相互之间由所述电气绝缘线结构横向地间隔开；
在所述漏极选择级开口中的每一个的***处形成漏极选择级栅极电介质；并且
在所述漏极选择级开口的剩余体积中形成漏极选择级沟道部分。
13.如权利要求12所述的方法，其中所述至少一个漏极选择级导电层由以下形成：
采用所述漏极选择级开口作为用于输运导电材料的导管来在所述漏极选择级横向凹陷中沉积所述导电材料；以及
从所述漏极选择级开口的内侧移除所述导电材料的部分。
14.如权利要求12所述的方法，其中：
所述漏极选择级沟道部分中的每一个直接形成在所述存储器级沟道部分中的相应的一个上，
所述存储器堆叠体结构横跨包含相同漏极选择级的两个或多个电气导电线结构的区域采用沿着所述第二水平方向的第一行到行的节距、以沿着所述第一水平方向延伸的行的形式布置；
对于每个电气导电线结构，漏极选择级沟道部分的相应的阵列延伸穿过所述电气导电线结构，并且在相应的阵列内的漏极选择级沟道部分采用沿着所述第二水平方向的第二行到行的节距、以沿着所述第一水平方向延伸的行的形式布置为至少四行；并且
所述第二行到行的节距小于所述第一行到行的节距。
15.如权利要求14所述的方法，其中：
所述存储器堆叠体结构布置为第一周期性六角形阵列；
漏极选择级沟道部分的相应的阵列是相应的第二周期性六角形阵列；并且
其中所述第一周期性六角形阵列和每个第二周期六角形阵列沿着所述第一水平方向具有相同的周期性，并且沿着所述第二水平方向具有不同的周期性。
16.如权利要求12所述的方法，其中在形成所述电气导电层之前或者之后，采用与用于形成所述电气导电层的沉积工艺不同的沉积工艺来形成所述至少一个漏极选择级导电层。
17.如权利要求12所述的方法，其中通过采用蚀刻剂各向异性地蚀刻所述至少一个漏极选择级电介质层的材料来形成所述漏极选择级横向凹陷，所述蚀刻剂被提供到所述漏极选择级开口中。
18.如权利要求17所述的方法，其中：
所述电气绝缘线结构中的每一个沿着第一水平方向横向地延伸，并且包含相互之间邻接的多个凹形的侧壁；以及
所述电气导电线结构中的每一个沿着所述第一水平方向横向地延伸，并且包含相互之间邻接的多个凸形的侧壁。
19.如权利要求12所述的方法，还包括在所述交替的堆叠体之上形成附加的绝缘层，其中：
所述至少一个漏极选择级电介质层中的每一个位于所述附加的绝缘层的相应的对之间；
所述绝缘层和所述附加的绝缘层包括第一电气绝缘材料；并且
由各向同性蚀刻工艺进行所述至少一个漏极选择级电介质层的部分的移除，所述各向同性蚀刻工艺对所述附加的绝缘层的材料是有选择性的。
20.如权利要求12所述的方法，还包括穿过所述交替的堆叠体和所述至少一个漏极选择级电介质层形成背侧沟槽的对，其中：
所述背侧沟槽的对中的每一个沿着第一水平方向横向地延伸；
所述交替的堆叠体内的所述电气导电层中的每一个在所述背侧沟槽的对之间连续横向地延伸；并且
所述电气导电线结构中的每一个位于所述背侧沟槽的对之间。
21.如权利要求12所述的方法，还包括：
穿过所述交替的堆叠体形成下部的背侧沟槽；
在所述下部的背侧沟槽中形成下部的绝缘间隔体和第一导电通孔结构；
穿过所述至少一个漏极选择级电介质层并且在所述第一导电通孔结构的正上方来形成上部的背侧沟槽；以及
在所述上部的背侧沟槽内形成横向围绕第二导电通孔结构的绝缘间隔体，其中通过沉积掺杂的半导体材料形成所述第二导电通孔结构和所述漏极选择级沟道部分。
22.如权利要求12所述的方法，其中所述间隔体材料层形成为牺牲材料层，并且所述方法还包括：
在穿过所述至少一个漏极选择级电介质层的剩余部分来形成所述至少一个漏极选择级导电层之后，穿过所述至少一个漏极选择级电介质层形成上部的背侧沟槽；
在所述上部的背侧沟槽的***的周围形成外部的绝缘间隔体；
穿过所述交替的堆叠体在由所述外部的绝缘间隔体横向围住的区域内形成下部的背侧沟槽；
通过首先引入移除所述牺牲材料层的蚀刻剂并且接下来引入穿过所述上部的背侧沟槽和下部的背侧沟槽形成电气导电层的导电材料，来以所述电气导电层替换所述牺牲材料层。
23.如权利要求12所述的方法，其中：
所述三维存储器器件包括单片三维NAND存储器器件；
所述电气导电层包括或电连接于所述单片三维NAND存储器器件的相应的字线；
所述衬底包括硅衬底；
所述单片三维NAND存储器器件包括所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一个存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括位于所述硅衬底上的所述存储器器件的驱动电路；
所述电气导电层包括多个控制栅极电极，所述多个控制栅极电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅极电极至少包括位于所述第一器件级中的第一控制栅极电极和位于所述第二器件级中的第二控制栅极电极；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸，以及
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个。
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