CN108807531B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供半导体结构，该半导体结构包括：衬底和在该衬底上的半导体鳍片；在该半导体鳍片上形成伪栅极结构；在形成该伪栅极结构后的半导体结构上形成第一电介质层，该第一电介质层露出该伪栅极结构的上表面；去除该伪栅极结构以及该伪栅极结构所覆盖的半导体鳍片的一部分以形成凹槽，其中，该半导体鳍片被该凹槽分成间隔开的第一部分和第二部分；以及在形成该凹槽后的半导体结构上形成第二电介质层，其中该第二电介质层填充该凹槽。本发明的制造方法可以形成非凹陷的凹槽隔离结构。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
FinFET(Fin Field Effect Transistor，鳍式场效应晶体管)能够提供改善的器件性能，或者降低供给电压，并且能够显著减小短沟道效应(short channel effects，简称为SCE)。然而，FinFET器件也需要克服一些问题。
对于NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)和PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)，它们需要形成抬升的源极和漏极。其中，SiGe(硅锗)用于PMOS，SiC(碳化硅)用于NMOS，这可以获得更大的沟道应力，并且减小接触电阻。
但是，在鳍片边缘处形成的作为源极或漏极的外延体是不规则的，这将影响器件性能和均匀性。因此，目前需要形成伪栅极来覆盖鳍片有源区的边缘，从而避免不规则的外延体问题。
图1A是示意性地示出现有技术中一个实施例的半导体装置的横截面图。其中，图1A中示出了鳍片101、鳍片101之间的STI(Shallow Trench Isolation，浅沟槽隔离)105、在鳍片101上的伪栅极102、在STI 105上的伪栅极103、以及在伪栅极的两侧面上的间隔物104。为了减小设计电路的面积，在STI 105上形成单个的伪栅极103，但是这将产生如下问题：伪栅极103两侧面上的间隔物104不能完全覆盖鳍片边缘，如图1A中圆圈处所示，从而导致鳍片边缘处的外延体的形貌不规则，并且影响器件性能。
为了解决上述问题，目前需要如图1B所示的非凹陷(non-recess)的STI 105工艺以用于单个伪栅极的设计，这可以称为SDB(single diffusion break，单扩散截断)工艺。
发明内容
本发明需要解决的一个技术问题是：提供一种半导体装置的制造方法，以形成非凹陷的STI。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底和在所述衬底上的半导体鳍片；在所述半导体鳍片上形成伪栅极结构；在形成所述伪栅极结构后的半导体结构上形成第一电介质层，所述第一电介质层露出所述伪栅极结构的上表面；去除所述伪栅极结构以及所述伪栅极结构所覆盖的所述半导体鳍片的一部分以形成凹槽，其中，所述半导体鳍片被所述凹槽分成间隔开的第一部分和第二部分；以及在形成所述凹槽后的半导体结构上形成第二电介质层，其中所述第二电介质层填充所述凹槽。
在一个实施例中，在所述半导体鳍片上形成伪栅极结构的过程中，还在所述半导体鳍片上且分别在所述伪栅极结构两侧形成第一初始栅极结构和第二初始栅极结构，其中，所述第一初始栅极结构和所述第二初始栅极结构分别与所述伪栅极结构间隔开。
在一个实施例中，在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的过程中，还在所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构上形成第一硬掩模层，以及在所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的侧面上的间隔物。
在一个实施例中，在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构之后以及在形成所述第一电介质层之前，所述方法还包括：分别在所述第一初始栅极结构的两侧形成至少部分的位于所述半导体鳍片中的第一电极和第二电极，以及分别在所述第二初始栅极结构的两侧形成至少部分的位于所述半导体鳍片中的第三电极和第四电极；其中，所述第二电极在所述第一初始栅极结构和所述伪栅极结构之间，所述第三电极在所述第二初始栅极结构和所述伪栅极结构之间。
在一个实施例中，形成所述第一电介质层的步骤包括：在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构之后的半导体结构上形成第一电介质层；以及对形成所述第一电介质层后的半导体结构执行平坦化，以露出所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的上表面。
在一个实施例中，所述伪栅极结构包括：在所述半导体鳍片表面上的伪栅极绝缘物层和在所述伪栅极绝缘物层上的伪栅极；所述第一初始栅极结构包括：在所述半导体鳍片表面上的第一初始栅极绝缘物层和在所述第一初始栅极绝缘物层上的第一初始栅极；所述第二初始栅极结构包括：在所述半导体鳍片表面上的第二初始栅极绝缘物层和在所述第二初始栅极绝缘物层上的第二初始栅极；其中，所述平坦化去除所述第一电介质层的一部分和所述第一硬掩模层；所露出的所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的上表面分别为所述伪栅极、所述第一初始栅极和所述第二初始栅极的上表面。
在一个实施例中，在形成所述凹槽之前，所述方法还包括：去除所述第一初始栅极结构和所述第二初始栅极结构以分别形成第一凹口和第二凹口；在所述第一凹口中形成第一栅极结构，以及在所述第二凹口中形成第二栅极结构；对所述第一栅极结构和所述第二栅极结构的顶部进行刻蚀以分别形成第三凹口和第四凹口，其中，所述第三凹口的深度小于第一凹口的深度，所述第四凹口的深度小于所述第二凹口的深度；以及在所述第三凹口和所述第四凹口中形成分别在所述第一栅极结构和所述第二栅极结构的上表面上的第二硬掩模层。
在一个实施例中，在形成所述凹槽之后，所述第一栅极结构位于所述第一部分上，所述第一电极和所述第二电极至少部分的位于所述第一部分中；所述第二栅极结构位于所述第二部分上，所述第三电极和所述第四电极至少部分的位于所述第二部分中。
在一个实施例中，形成所述第一凹口和所述第二凹口的步骤包括：在所述第一电介质层上形成图案掩模层，其中，所述图案掩模层覆盖所述伪栅极并且露出所述第一初始栅极和所述第二初始栅极的上表面；以所述图案掩模层作为掩模，去除所述第一初始栅极和所述第二初始栅极；去除所述图案掩模层；以及去除所述第一初始栅极绝缘物层和所述第二初始栅极绝缘物层，从而形成第一凹口和第二凹口。
在一个实施例中，在所述第三凹口和所述第四凹口中形成分别在所述第一栅极结构和所述第二栅极结构之上的第二硬掩模层的步骤包括：沉积第二硬掩模层以填充所述第三凹口和所述第四凹口；以及对所述第二硬掩模层执行平坦化以露出所述伪栅极的上表面，其中，剩余的所述第二硬掩模层的一部分形成在所述第一栅极结构之上，另一部分形成在所述第二栅极结构之上。
在一个实施例中，所述方法还包括：形成穿过所述第一电介质层和所述第二电介质层，并且分别与所述第一电极、所述第二电极、所述第三电极和所述第四电极连接的第一接触件、第二接触件、第三接触件和第四接触件。
在一个实施例中，所述凹槽的深度范围为
Figure BDA0001279210220000041
至
Figure BDA0001279210220000042
所述凹槽包括：位于所述第一部分和所述第二部分之间的第一凹槽部分和在所述第一凹槽部分之上且在所述第一电介质层中的第二凹槽部分；其中，所述第一凹槽部分的深度范围为
Figure BDA0001279210220000043
至
Figure BDA0001279210220000044
所述第二凹槽部分的深度范围为
Figure BDA0001279210220000046
至
Figure BDA0001279210220000045
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：在所述衬底上且在所述半导体鳍片周围的沟槽隔离部；其中，所述凹槽的底部与所述沟槽隔离部的底部基本齐平。
本发明提供了一种半导体装置的制造方法。在该制造方法中，先在半导体鳍片上形成伪栅极结构，然后形成第一电介质层，该第一电介质层露出伪栅极结构的上表面，接下来去除伪栅极结构及其下面的半导体鳍片的一部分，从而形成凹槽，该凹槽将半导体鳍片分成了两部分，然后形成第二电介质层以填充该凹槽，从而形成了非凹陷的凹槽隔离结构，该凹槽隔离结构可以作为非凹陷的STI。
进一步地，在该制造方法中，由于在形成电极过程中，对处在伪栅极结构两侧的半导体鳍片的部分进行刻蚀而使得所形成的凹陷的形貌是规则的，因此在这些凹陷中通过外延工艺形成的电极的形貌也是规则的，因此本发明可以获得比较规则的外延体电极。
进一步地，在上述制造方法中，在对栅极层进行平坦化从而形成栅极的过程中是在同一个半导体鳍片上执行该平坦化工艺的，而不是对不同鳍片上的栅极层进行平坦化，因此本发明的上述方法可以使得栅极的高度更加均匀。
根据本发明的第二方面，提供了一种半导体装置，包括：衬底；在所述衬底上的半导体鳍片；在所述半导体鳍片上的第一电介质层；在所述衬底上且在所述半导体鳍片和所述第一电介质层中的凹槽，其中，所述半导体鳍片被所述凹槽分成间隔开的第一部分和第二部分；以及在所述第一电介质层上的第二电介质层，其中所述第二电介质层填充所述凹槽。
在一个实施例中，所述半导体装置还包括：在所述半导体鳍片上且分别在所述凹槽两侧的第一栅极结构和第二栅极结构，其中，所述第一栅极结构在所述第一部分上，所述第二栅极结构在所述第二部分上。
在一个实施例中，所述半导体装置还包括：分别在所述第一栅极结构的两侧且至少部分的位于所述第一部分中的第一电极和第二电极；以及分别在所述第二栅极结构的两侧且至少部分的位于所述第二部分中的第三电极和第四电极。
在一个实施例中，所述半导体装置还包括：穿过所述第一电介质层和所述第二电介质层，并且分别与所述第一电极、所述第二电极、所述第三电极和所述第四电极连接的第一接触件、第二接触件、第三接触件和第四接触件。
在一个实施例中，所述凹槽的深度范围为
Figure BDA0001279210220000061
至
Figure BDA0001279210220000062
所述凹槽包括：位于所述第一部分和所述第二部分之间的第一凹槽部分和在所述第一凹槽部分之上且在所述第一电介质层中的第二凹槽部分；其中，所述第一凹槽部分的深度范围为
Figure BDA0001279210220000063
至
Figure BDA0001279210220000064
所述第二凹槽部分的深度范围为
Figure BDA0001279210220000066
至
Figure BDA0001279210220000065
在一个实施例中，所述半导体装置还包括：在所述衬底上且在所述半导体鳍片周围的沟槽隔离部；其中，所述凹槽的底部与所述沟槽隔离部的底部基本齐平。
在一个实施例中，所述半导体装置还包括：在所述第一栅极结构和所述第二栅极结构的上表面上的硬掩模层；以及在所述第一栅极结构和所述第二栅极结构的侧面上的间隔物。
本发明提供了一种半导体装置，该半导体装置具有非凹陷的凹槽隔离结构。
进一步地，该半导体装置还具有形貌规则的外延体电极和高度均匀的栅极。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出现有技术中一个实施例的半导体装置的横截面图。
图1B是示意性地示出现有技术中另一个实施例的半导体装置的横截面图。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图3是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图5A是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图5B是示意性地示出沿着图5A中的线A-A’截取的结构的横截面图。
图6是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图7是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图9是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图10是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图11是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图12是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图13是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图14是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图15是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图16是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图17是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
图18是示意性地示出根据本发明一个实施例半导体装置的制造过程中一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
在步骤S201，提供半导体结构，该半导体结构包括：衬底和在该衬底上的半导体鳍片。
在步骤S202，在半导体鳍片上形成伪栅极结构。例如，该伪栅极结构可以包括：在半导体鳍片表面上的伪栅极绝缘物层和在该伪栅极绝缘物层上的伪栅极。
在步骤S203，在形成伪栅极结构后的半导体结构上形成第一电介质层，该第一电介质层露出该伪栅极结构的上表面。
在步骤S204，去除伪栅极结构以及该伪栅极结构所覆盖的半导体鳍片的一部分以形成凹槽，其中，该半导体鳍片被该凹槽分成间隔开的第一部分和第二部分。
在步骤S205，在形成凹槽后的半导体结构上形成第二电介质层，其中该第二电介质层填充该凹槽。
在上述实施例中，提供了一种半导体装置的制造方法。在该制造方法中，先在半导体鳍片上形成伪栅极结构，然后形成第一电介质层，该第一电介质层露出伪栅极结构的上表面，接下来去除伪栅极结构及其下面的半导体鳍片的一部分，从而形成凹槽，该凹槽将半导体鳍片分成了两部分，然后形成第二电介质层以填充该凹槽，从而形成了非凹陷的凹槽隔离结构，该凹槽隔离结构可以作为非凹陷的STI，从而形成了SDB结构。
图3至图4、图5A至图5B、图6至图18是示意性地示出根据本发明一个实施例半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图3至图4、图5A至图5B、图6至图18详细描述根据本发明一个实施例的半导体装置的制造方法。
首先，提供半导体结构。该提供半导体结构的步骤可以结合图3、图4、图5A和图5B来描述。
例如，如图3所示，提供初始结构，该初始结构可以包括：衬底(例如硅衬底)31，在该衬底31上的多个半导体鳍片(例如硅)32，在该半导体鳍片上的第一绝缘物层(例如二氧化硅)34，在该第一绝缘物层34上的初始硬掩模层(例如氮化硅)33。其中，半导体鳍片32周围形成有沟槽36。可选地，该初始结构还可以包括：覆盖在半导体鳍片32和初始硬掩模层33上的第二绝缘物层(例如二氧化硅)35。
在一个实施例中，该提供初始结构的步骤可以包括：提供衬底31；在衬底31上形成第一绝缘物层34；在第一绝缘物层34上形成图案化的初始硬掩模层33；以该初始硬掩模层33作为掩模，刻蚀衬底31从而形成多个半导体鳍片32；然后沉积第二绝缘物层35，从而形成图3所示的初始结构。
接下来，如图4所示，例如通过FCVD(Flowable Chemical Vapor Deposition，可流动化学气相沉积)工艺形成沟槽绝缘物层41来填充沟槽36，然后对形成沟槽绝缘物层41之后的初始结构执行平坦化(例如CMP(Chemical Mechanical Planarization，化学机械平坦化))以露出初始硬掩模层33的上表面。
接下来，如图5A和图5B所示，对沟槽绝缘物层41进行刻蚀，露出半导体鳍片32的一部分。在该刻蚀过程中，还去除了第二绝缘物层35的一部分。然后，去除初始硬掩模层33和第一绝缘物层34，
从而形成如图5A和图5B所示的半导体结构。
如图5A和图5B所示，该半导体结构可以包括：衬底31和在该衬底上的半导体鳍片32。可选地，在该提供半导体结构的步骤中，
该半导体结构还可以包括：在衬底31上且在半导体鳍片32周围的沟槽隔离部。该沟槽隔离部可以包括：在半导体鳍片32周围的沟槽36和部分地填充该沟槽36的沟槽绝缘物层41。
接下来，如图6所示，在半导体鳍片32上形成伪栅极结构53。例如，该伪栅极结构53可以包括：在半导体鳍片32表面上的伪栅极绝缘物层(例如二氧化硅)531和在该伪栅极绝缘物层531上的伪栅极(例如多晶硅)532。
在一个实施例中，在该形成伪栅极结构的过程中，还可以在半导体鳍片32上且分别在伪栅极结构53两侧形成第一初始栅极结构51和第二初始栅极结构52。其中，该第一初始栅极结构51和该第二初始栅极结构52分别与该伪栅极结构53间隔开。该第一初始栅极结构51可以包括：在半导体鳍片32表面上的第一初始栅极绝缘物层(例如二氧化硅)511和在该第一初始栅极绝缘物层511上的第一初始栅极(例如多晶硅)512。该第二初始栅极结构52可以包括：在半导体鳍片32表面上的第二初始栅极绝缘物层(例如二氧化硅)521和在该第二初始栅极绝缘物层521上的第二初始栅极(例如多晶硅)522。
在一个实施例中，在形成伪栅极结构53、第一初始栅极结构51和第二初始栅极结构52的过程中，还可以在伪栅极结构53、第一初始栅极结构51和第二初始栅极结构52上形成第一硬掩模层(例如氮化硅)54，以及在该伪栅极结构53、该第一初始栅极结构51和该第二初始栅极结构52的侧面上的间隔物(例如硅的氧化物或硅的氮化物)55。
例如，形成伪栅极结构、第一初始栅极结构和第二初始栅极结构的步骤可以包括：在半导体鳍片32上形成二氧化硅层，然后在该二氧化硅层上形成多晶硅层；然后在该多晶硅层上形成图案化的第一硬掩模层；以该第一硬掩模层作为掩模，刻蚀多晶硅层，从而分别形成伪栅极结构、第一初始栅极结构和第二初始栅极结构；接下来，分别在该伪栅极结构、该第一初始栅极结构和该第二初始栅极结构的侧面上形成间隔物。
在一个实施例中，如图6所示，在形成伪栅极结构、第一初始栅极结构和第二初始栅极结构之后，所述制造方法还可以包括：分别在第一初始栅极结构51的两侧形成至少部分的位于半导体鳍片32中的第一电极61和第二电极62，以及分别在第二初始栅极结构52的两侧形成至少部分的位于该半导体鳍片32中的第三电极63和第四电极64。其中，该第二电极62在第一初始栅极结构51和伪栅极结构53之间，该第三电极63在第二初始栅极结构52和伪栅极结构53之间。例如，第一电极61和第四电极64可以分别为源极，第二电极62和第三电极63可以分别为漏极。
例如，可以通过对半导体鳍片32进行刻蚀，从而在第一初始栅极结构51两侧和在第二初始栅极结构52两侧分别形成凹陷，例如总共形成四个凹陷；然后利用外延工艺分别在这四个凹陷中形成电极，即分别形成第一电极61、第二电极62、第三电极63和第四电极64。
接下来，在图6所示的半导体结构上形成第一电介质层(例如可以作为层间电介质层)。可以参考图7和图8描述该形成第一电介质层的过程。
例如，如图7所示，该形成第一电介质层的步骤可以包括：例如通过沉积工艺在形成伪栅极结构53、第一初始栅极结构51和第二初始栅极结构52之后的半导体结构上形成第一电介质层(例如二氧化硅)71。
接下来，如图8所示，该形成第一电介质层的步骤还可以包括：
对形成第一电介质层71后的半导体结构执行平坦化(例如CMP)，
以露出伪栅极结构53、第一初始栅极结构51和第二初始栅极结构52的上表面。其中，该平坦化去除了第一电介质层71的一部分和第一硬掩模层54。所露出的伪栅极结构53、第一初始栅极结构51和第二初始栅极结构52的上表面分别为伪栅极532、第一初始栅极512和第二初始栅极522的上表面。
接下来，在形成第一电介质层71之后，去除第一初始栅极结构51和第二初始栅极结构52以分别形成第一凹口和第二凹口。下面结合图9和图10描述该形成第一凹口和第二凹口的过程。
例如，如图9所示，在第一电介质层71上形成图案掩模层57，
其中，该图案掩模层57覆盖伪栅极532并且露出第一初始栅极512和第二初始栅极522的上表面。然后，以该图案掩模层57作为掩模，去除第一初始栅极512和第二初始栅极522。
接下来，如图10所示，去除该图案掩模层57。然后，去除第一初始栅极绝缘物层511和第二初始栅极绝缘物层521，从而形成第一凹口81和第二凹口82。
在另一个实施例中，也可以在形成图案掩模层57后，去除第一初始栅极512和第二初始栅极522，以及去除第一初始栅极绝缘物层511和第二初始栅极绝缘物层521，从而形成第一凹口81和第二凹口82，然后在去除该图案掩模层57，从而形成图10所示的结构。
接下来，在第一凹口81中形成第一栅极结构，以及在第二凹口82中形成第二栅极结构。例如，该形成第一栅极结构和第二栅极结构的步骤可以包括：例如通过沉积工艺在图10所示的结构上依次形成栅极电介质层90和栅极层100，从而形成图11所示的结构。例如，该栅极电介质层可以为高介电常数材料，该栅极层可以为诸如钨等金属。可选地，在形成栅极电介质层之前，还可以先形成界面层，然后在界面层上在依次形成栅极电介质层和栅极层。然后，该形成第一栅极结构和第二栅极结构的步骤还可以包括：如图12所示，对形成的栅极层100和栅极电介质层90执行平坦化(例如CMP)，去除在第一电介质层71之上的栅极层100和栅极电介质层90的部分，从而形成位于第一凹口81中的第一栅极结构91和位于第二凹口82中的第二栅极结构92。该第一栅极结构91和该第二栅极结构92分别包括：在半导体鳍片32上的栅极电介质层90和在该栅极电介质层90上的栅极100。
接下来，如图13所示，对第一栅极结构91和第二栅极结构92的顶部进行刻蚀以分别形成第三凹口83和第四凹口84。其中，该第三凹口83的深度小于第一凹口81的深度，该第四凹口84的深度小于该第二凹口82的深度。即，在对第一栅极结构91和第二栅极结构92进行刻蚀，只是分别去除了第一栅极结构91和第二栅极结构92的顶部的一部分，而没有完全去除第一栅极结构91和第二栅极结构92。
接下来，在第三凹口83和第四凹口84中形成分别在第一栅极结构91和第二栅极结构92的上表面上的第二硬掩模层。下面结合图14和图15详细描述该形成第二硬掩模层的过程。
例如，如图14所示，该形成第二硬掩模层的步骤可以包括：例如在图13所示的结构上沉积第二硬掩模层(例如氮化硅)87以填充第三凹口83和第四凹口84。接下来，如图15所示，该形成第二硬掩模层的步骤该可以包括：对第二硬掩模层87执行平坦化(例如CMP)以露出伪栅极532的上表面。其中，剩余的第二硬掩模层87的一部分形成在第一栅极结构91之上，另一部分形成在第二栅极结构92之上。
接下来，如图16所示，例如通过刻蚀工艺去除伪栅极结构53以及该伪栅极结构53所覆盖的半导体鳍片32的一部分以形成凹槽110。其中，该半导体鳍片32被该凹槽110分成间隔开的第一部分321和第二部分322。在形成该凹槽之后，第一栅极结构91位于该第一部分321上，第一电极61和第二电极62至少部分的位于该第一部分321中；第二栅极结构92位于该第二部分322上，第三电极63和第四电极64至少部分的位于该第二部分322中。
可选地，该凹槽110的底部与沟槽隔离部的底部(例如沟槽36的底部)基本齐平。这里，“基本齐平”包括但不限于凹槽的底部与沟槽隔离部的底部绝对的齐平，例如可以在允许的范围内，凹槽的底部略高于或略低于沟槽隔离部的底部。通过使得凹槽的底部与沟槽隔离部的底部基本齐平，可以尽量保证第一部分与第二部分间隔开。
在一个实施例中，该凹槽110的深度范围可以为
Figure BDA0001279210220000141
至
Figure BDA0001279210220000142
(例如该凹槽的深度可以为
Figure BDA0001279210220000143
或
Figure BDA0001279210220000144
等)。
在一个实施例中，如图16所示，该凹槽110可以包括：位于第一部分321和第二部分322之间的第一凹槽部分1101和在该第一凹槽部分1101之上且在第一电介质层71中的第二凹槽部分1102。第一凹槽部分1101与第二凹槽部分1102相互对准。在一个实施例中，该第一凹槽部分1101的深度范围可以为
Figure BDA0001279210220000145
至
Figure BDA0001279210220000146
(例如该第一凹槽部分的深度可以为
Figure BDA0001279210220000147
)。在一个实施例中，该第二凹槽部分1102的深度范围可以为
Figure BDA0001279210220000148
至
Figure BDA0001279210220000149
(例如该第二凹槽部分的深度可以为
Figure BDA00012792102200001410
)。
接下来，如图17所示，例如通过沉积工艺在图16所示的半导体结构上形成第二电介质层(例如可以作为金属间电介质层)72，其中该第二电介质层72填充该凹槽110，从而形成了非凹陷的凹槽隔离结构(例如可以作为STI)。例如该第二电介质层的材料可以包括二氧化硅。
可选地，接下来，如图18所示，形成穿过第一电介质层71和第二电介质层72，并且分别与第一电极61、第二电极62、第三电极63和第四电极64连接的第一接触件121、第二接触件122、第三接触件123和第四接触件124。例如，该第一接触件121、第二接触件122、第三接触件123和第四接触件124的材料可以均为诸如钨等的金属。
在一个实施例中，形成这些接触件的步骤可以包括：对第二电介质层72和第一电介质层71进行刻蚀以分别形成连通到第一电极61、第二电极62、第三电极63和第四电极64的通孔；然后沉积金属层(例如钨)以填充这些通孔；然后对金属层进行平坦化(例如CMP)，从而形成互相分开的第一接触件121、第二接触件122、第三接触件123和第四接触件124。
至此，提供了根据本发明一个实施例的半导体装置的制造方法。在上述制造方法中，在形成栅极结构之后，再形成非凹陷的凹槽隔离结构，该凹槽隔离结构将半导体鳍片分成两部分，并且在每一部分上均形成了FinFET器件。
在上述制造方法中，由于在形成电极过程中，对处在伪栅极结构两侧的半导体鳍片的部分进行刻蚀从而形成凹陷，该凹陷的形貌是规则的，因此在这些凹陷中通过外延工艺形成的电极(例如第二电极和第三电极)的形貌也是规则的。因此，上述制造方法可以获得比较规则的外延体电极。
再者，在上述制造方法中，在对栅极层进行平坦化从而形成栅极的过程中是在同一个半导体鳍片上执行该平坦化工艺的，而不是对不同鳍片上的栅极层进行平坦化，因此本发明的上述方法可以使得栅极的高度更加均匀。
综上所述，本发明的上述制造方法更有利于外延生长形貌的控制以及栅极高度均匀的控制。
需要说明的是，虽然在上述制造方法中描述了在同一半导体鳍片上形成了一个伪栅极结构和两个栅极结构，在形成凹槽并填充该凹槽后，形成了两个FinFET器件，但是本领域的技术人员应该明白，在同一半导体鳍片上形成的伪栅极结构和栅极结构的数量并不仅限于此，还可以包括更多个伪栅极结构和更多个栅极结构，并且可以形成更多个凹槽，进而将半导体鳍片分成更多个部分，从而可以形成更多个FinFET器件。因此，本发明的范围并不仅限于此。
由本发明的制造方法，还形成了一种半导体装置。如图18所示，该半导体装置可以包括：衬底31，在该衬底31上的半导体鳍片32和在该半导体鳍片32上的第一电介质层71。该半导体装置还包括：在该衬底31上且在半导体鳍片32和第一电介质层71中的凹槽110，其中，该半导体鳍片32被该凹槽110分成间隔开的第一部分321和第二部分322。该半导体装置还可以包括：在第一电介质层71上的第二电介质层72，其中该第二电介质层72填充该凹槽110。该半导体装置具有非凹陷的凹槽隔离结构。
在一个实施例中，该凹槽110的深度范围可以为
Figure BDA0001279210220000161
至
Figure BDA0001279210220000162
例如该凹槽的深度可以为
Figure BDA0001279210220000163
或
Figure BDA0001279210220000164
等。
在一个实施例中，如图18所示，该凹槽可以包括：位于第一部分321和第二部分322之间的第一凹槽部分1101和在该第一凹槽部分1101之上且在第一电介质层71中的第二凹槽部分1102。第一凹槽部分1101与第二凹槽部分1102相互对准。在一个实施例中，该第一凹槽部分1101的深度范围可以为
Figure BDA0001279210220000165
至
Figure BDA0001279210220000166
(例如该第一凹槽部分的深度可以为
Figure BDA0001279210220000167
)。在一个实施例中，该第二凹槽部分1102的深度范围可以为
Figure BDA0001279210220000168
至
Figure BDA0001279210220000169
(例如该第二凹槽部分的深度可以为
Figure BDA00012792102200001610
)。
在一个实施例中，如图18所示，该半导体装置还可以包括：在该半导体鳍片32上且分别在该凹槽110两侧的第一栅极结构91和第二栅极结构92。其中，该第一栅极结构91在第一部分321上，该第二栅极结构92在第二部分322上。该第一栅极结构91和该第二栅极结构92分别包括：在半导体鳍片32上的栅极电介质层90和在该栅极电介质层90上的栅极100。
在一个实施例中，如图18所示，该半导体装置还可以包括：分别在第一栅极结构91的两侧且至少部分的位于第一部分321中的第一电极61和第二电极62。该半导体装置还可以包括：分别在第二栅极结构92的两侧且至少部分的位于第二部分322中的第三电极63和第四电极64。例如，第一电极61和第四电极64可以分别为源极，第二电极62和第三电极63可以分别为漏极。
可选地，如图18所示，该半导体装置还可以包括：在第一栅极结构91和第二栅极结构92的上表面上的硬掩模层(即前面所述的第二硬掩模层)87。
可选地，如图18所示，该半导体装置还可以包括：在第一栅极结构91和第二栅极结构92的侧面上的间隔物55。在一个实施例中，该间隔物55还可以形成在填充第二凹槽部分1102的第二电介质层72的部分的两侧。
在一个实施例中，如图18所示，该半导体装置还可以包括：穿过第一电介质层71和第二电介质层72，并且分别与第一电极61、第二电极62、第三电极63和第四电极64连接的第一接触件121、第二接触件122、第三接触件123和第四接触件124。
在一个实施例中，如图18所示，该半导体装置还可以包括：在衬底31上且在半导体鳍片32周围的沟槽隔离部。该沟槽隔离部可以包括：在半导体鳍片32周围的沟槽36和部分地填充该沟槽36的沟槽绝缘物层41。其中，第一电介质层71形成在该沟槽隔离部之上。在一个实施例中，凹槽110的底部与该沟槽隔离部的底部(即沟槽36的底部)基本齐平。
可选地，如图18所示，该半导体装置还可以包括：在半导体鳍片32的部分表面上的绝缘物层(即前面所述的第二绝缘物层)35，该绝缘物层35在沟槽绝缘物层41与半导体鳍片32之间。
至此，提供了根据本发明一个实施例的半导体装置。该半导体装置具有非凹陷的凹槽隔离结构。此外，该半导体装置还具有形貌规则的外延体电极(例如第二电极和第三电极)和高度均匀的栅极。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：衬底和在所述衬底上的半导体鳍片；
在所述半导体鳍片上形成伪栅极结构，以及在所述半导体鳍片上且分别在所述伪栅极结构两侧形成第一初始栅极结构和第二初始栅极结构，其中，所述第一初始栅极结构和所述第二初始栅极结构分别与所述伪栅极结构间隔开；
在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构之后的半导体结构上形成第一电介质层；
对形成所述第一电介质层后的半导体结构执行平坦化，以露出所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的上表面；
去除所述第一初始栅极结构和所述第二初始栅极结构以分别形成第一凹口和第二凹口；
在所述第一凹口中形成第一栅极结构，以及在所述第二凹口中形成第二栅极结构；
对所述第一栅极结构和所述第二栅极结构的顶部进行刻蚀以分别形成第三凹口和第四凹口，其中，所述第三凹口的深度小于第一凹口的深度，所述第四凹口的深度小于所述第二凹口的深度；
在所述第三凹口和所述第四凹口中形成分别在所述第一栅极结构和所述第二栅极结构的上表面上的第二硬掩模层；
去除所述伪栅极结构以及所述伪栅极结构所覆盖的所述半导体鳍片的一部分以形成凹槽，其中，所述半导体鳍片被所述凹槽分成间隔开的第一部分和第二部分；以及
在形成所述凹槽后的半导体结构上形成第二电介质层，其中所述第二电介质层填充所述凹槽。
2.根据权利要求1所述的方法，其特征在于，
在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的过程中，
还在所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构上形成第一硬掩模层，以及在所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的侧面上的间隔物。
3.根据权利要求2所述的方法，其特征在于，
在形成所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构之后以及在形成所述第一电介质层之前，所述方法还包括：
分别在所述第一初始栅极结构的两侧形成至少部分的位于所述半导体鳍片中的第一电极和第二电极，以及分别在所述第二初始栅极结构的两侧形成至少部分的位于所述半导体鳍片中的第三电极和第四电极；
其中，所述第二电极在所述第一初始栅极结构和所述伪栅极结构之间，所述第三电极在所述第二初始栅极结构和所述伪栅极结构之间。
4.根据权利要求3所述的方法，其特征在于，
所述伪栅极结构包括：在所述半导体鳍片表面上的伪栅极绝缘物层和在所述伪栅极绝缘物层上的伪栅极；
所述第一初始栅极结构包括：在所述半导体鳍片表面上的第一初始栅极绝缘物层和在所述第一初始栅极绝缘物层上的第一初始栅极；
所述第二初始栅极结构包括：在所述半导体鳍片表面上的第二初始栅极绝缘物层和在所述第二初始栅极绝缘物层上的第二初始栅极；
其中，所述平坦化去除所述第一电介质层的一部分和所述第一硬掩模层；所露出的所述伪栅极结构、所述第一初始栅极结构和所述第二初始栅极结构的上表面分别为所述伪栅极、所述第一初始栅极和所述第二初始栅极的上表面。
5.根据权利要求4所述的方法，其特征在于，
在形成所述凹槽之后，所述第一栅极结构位于所述第一部分上，所述第一电极和所述第二电极至少部分的位于所述第一部分中；所述第二栅极结构位于所述第二部分上，所述第三电极和所述第四电极至少部分的位于所述第二部分中。
6.根据权利要求4所述的方法，其特征在于，形成所述第一凹口和所述第二凹口的步骤包括：
在所述第一电介质层上形成图案掩模层，其中，所述图案掩模层覆盖所述伪栅极并且露出所述第一初始栅极和所述第二初始栅极的上表面；
以所述图案掩模层作为掩模，去除所述第一初始栅极和所述第二初始栅极；
去除所述图案掩模层；以及
去除所述第一初始栅极绝缘物层和所述第二初始栅极绝缘物层，从而形成第一凹口和第二凹口。
7.根据权利要求4所述的方法，其特征在于，
在所述第三凹口和所述第四凹口中形成分别在所述第一栅极结构和所述第二栅极结构之上的第二硬掩模层的步骤包括：
沉积第二硬掩模层以填充所述第三凹口和所述第四凹口；以及
对所述第二硬掩模层执行平坦化以露出所述伪栅极的上表面，其中，剩余的所述第二硬掩模层的一部分形成在所述第一栅极结构之上，另一部分形成在所述第二栅极结构之上。
8.根据权利要求3所述的方法，其特征在于，还包括：
形成穿过所述第一电介质层和所述第二电介质层，并且分别与所述第一电极、所述第二电极、所述第三电极和所述第四电极连接的第一接触件、第二接触件、第三接触件和第四接触件。
9.根据权利要求1所述的方法，其特征在于，
所述凹槽的深度范围为
Figure FDA0003145143490000041
至
Figure FDA0003145143490000042
所述凹槽包括：位于所述第一部分和所述第二部分之间的第一凹槽部分和在所述第一凹槽部分之上且在所述第一电介质层中的第二凹槽部分；
其中，所述第一凹槽部分的深度范围为
Figure FDA0003145143490000043
至
Figure FDA0003145143490000044
所述第二凹槽部分的深度范围为
Figure FDA0003145143490000045
至
Figure FDA0003145143490000046
10.根据权利要求1所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：在所述衬底上且在所述半导体鳍片周围的沟槽隔离部；
其中，所述凹槽的底部与所述沟槽隔离部的底部基本齐平。
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