CN106486377A - 鳍片式半导体器件及其制造方法 - Google Patents

鳍片式半导体器件及其制造方法 Download PDF

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Abstract

本发明公开了鳍片式半导体器件及其制造方法。所述鳍片式半导体器件的制造方法包括：提供半导体结构，其中该半导体结构包括鳍片和位于鳍片之间的沟槽，所述沟槽被部分地填充有隔离物；对沟槽中的隔离物执行第一掺杂以使隔离物表面以下的一部分形成刻蚀阻挡层。由于形成的刻蚀阻挡层可以减小HF/SiCoNi对氧化物(例如二氧化硅)等的刻蚀速率，即可以减小在后续步骤中由于通过HF/SiCoNi刻蚀伪栅极绝缘物等而造成的对隔离物的刻蚀损耗，从而可以提高器件性能。

Description

鳍片式半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及鳍片式半导体器件及其制造方法。
背景技术
随着MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(Short Channel Effect，SCE)变成一个关键问题。FINFET(Fin Field-Effect Transistor，鳍式场效应晶体管)器件对沟道电荷显示出优良的栅极控制能力，并且由于较好的静电控制能力，可以进一步使得CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的尺寸减小，例如可以减小到20nm节点以下。
发明内容
本发明的发明人发现，现有技术中，在形成FINFET器件过程中，由于鳍片(FIN)之间的填充物受到刻蚀损耗，导致鳍片中的沟道区包含了沟道停止注入层，使得沟道区具有杂质，从而降低FINFET器件性能。
本发明的一个目的是提供一种鳍片式半导体器件的制造方法。
根据本发明的第一方面，提供了一种鳍片式半导体器件的制造方法，包括：提供半导体结构，其中所述半导体结构包括鳍片和位于鳍片之间的沟槽，所述沟槽被部分地填充有隔离物；对所述沟槽中的隔离物执行第一掺杂以使所述隔离物表面以下的一部分形成刻蚀阻挡层。
在一些实施例中，执行所述第一掺杂所掺入的材料包含：硅和/或碳。
在一些实施例中，所述刻蚀阻挡层的上表面为所述隔离物的上表面。
在一些实施例中，所述第一掺杂为离子注入，其中，通过离子注入向所述隔离物注入硅离子和/或碳离子。
在一些实施例中，所述离子注入方向垂直于所述隔离物的上表面，以及所述离子注入的条件包括：注入能量为0.5K-3KeV，注入浓度为1.0×1015-8.0×1016atom/cm3。
在一些实施例中，所述制造方法还包括：对形成有刻蚀阻挡层的半导体结构执行退火处理。
在一些实施例中，所述退火为尖峰退火，其中所述尖峰退火的退火温度范围为850-1050℃。
在一些实施例中，在所述第一掺杂之后，以及所述退火处理之前，所述制造方法还包括：对所述鳍片执行沟道停止注入处理，以在所述鳍片中形成沟道阻止层；其中，所述沟道阻止层的上表面低于所述刻蚀阻挡层的上表面。
在一些实施例中，所述制造方法还包括：在所述鳍片上形成伪栅极绝缘物、伪栅极、源极和漏极；在半导体结构上沉积层间电介质以隔离各个鳍片；去除所述伪栅极以及所述伪栅极绝缘物；在所述鳍片上形成高介电常数电介质和栅极。
在一些实施例中，提供半导体结构的步骤包括：提供衬底；对所述衬底执行第二掺杂形成所期望的阱区；在所述阱区上形成图案化的硬掩模，以所述硬掩模作为阻挡层，刻蚀所述衬底以形成鳍片结构；在各个鳍片之间的沟槽中沉积形成隔离物，所述隔离物包括衬里氧化物和填充物；平坦化所述隔离物以暴露所述硬掩模；刻蚀沟槽中的隔离物以使所述隔离物部分地填充沟槽。
根据本发明的第二方面，提供了一种鳍片式半导体器件，包括：半导体结构，包括鳍片和位于鳍片之间的沟槽，所述沟槽被部分地填 充有隔离物；其中所述隔离物表面以下的一部分形成有刻蚀阻挡层。
在一些实施例中，所述刻蚀阻挡层包含：硅和/或碳。
在一些实施例中，所述刻蚀阻挡层的上表面为所述隔离物的上表面。
在一些实施例中，所述鳍片中形成有沟道阻止层，其中，所述沟道阻止层的上表面低于所述刻蚀阻挡层的上表面。
在一些实施例中，所述鳍片式半导体器件还包括：位于所述鳍片上的高介电常数电介质、栅极、源极和漏极。
由于形成的刻蚀阻挡层包含了由硅和/或碳与氧化物或者氮化物等组成的组合物，这可以减小HF/SiCoNi对氧化物(例如二氧化硅)等的刻蚀速率，即可以减小在后续步骤中由于通过HF/SiCoNi刻蚀伪栅极绝缘物(例如二氧化硅)等而造成的对隔离物的刻蚀损耗，从而可以提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出现有技术中的鳍片式半导体结构的示意图。
图1B是示意性地示出现有技术中的鳍片式半导体结构在被制作场效应晶体管器件的过程中，鳍片之间的沟槽中的隔离物被损耗的示意图。
图2是示出根据本发明一些实施例的鳍片式半导体器件的制造方法的流程图。
图3A是示意性地示出根据本发明一些实施例的鳍片式半导体器 件的制造过程中的一个阶段的结构的横截面图。
图3B是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图3C是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图3D是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图3E是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图3F是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中图3E所示的阶段的结构沿AA’方向的横截面图。
图3G是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构沿图3E的AA’方向的横截面图。
图3H是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构沿图3E的AA’方向的横截面图。
图4A是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的一个阶段的结构的横截面图。
图4B是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的一个阶段的结构的横截面图。
图4C是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的一个阶段的结构的横截面图。
图4D是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的一个阶段的结构的横截面图。
图4E是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的一个阶段的结构的横截面图。
图4F是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的一个阶段的结构的横截面图。
图5A是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5B是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5C是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5D是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5E是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5F是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5G是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5H是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5I是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5J是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5K是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5L是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5M是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5N是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5O是示意性地示出根据本发明另一些实施例的鳍片式半导 体器件的制造过程中的一个阶段的结构的横截面图。
图5P是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5Q是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5R是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5S是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
图5T是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A是示意性地示出现有技术中的鳍片式半导体结构的示意图。图1B是示意性地示出现有技术中的鳍片式半导体结构在被制作场效应晶体管器件的过程中，鳍片之间的沟槽中的隔离物被损耗的示意图。
本发明的发明人发现，如图1A和图1B所示，FINFET器件在被制造的过程中，需要通过沟道停止注入(channel stop implantation)工艺在鳍片102中且在沟道区之外形成较高掺杂浓度的沟道阻止层104。在后续的制造过程中，还需要在鳍片102上形成伪栅极和伪栅极氧化物(例如二氧化硅)(图1A和图1B中未示出)，然后在后续的步骤中，去掉伪栅极和伪栅极氧化物，形成高k(介电常数)栅极。而在去掉伪栅极和/或伪栅极氧化物的过程中，刻蚀剂(例如HF/SiCoNi(氟化氢和SiCoNi预清)刻蚀剂)会对沟槽中的隔离物103形成刻蚀，导致隔离物损耗，从而造成隔离物103的上表面1031低于沟道阻止层104的上表面1041(如图1B所示)，使得沟道阻止层104至少部分地高于隔离物103。由于形成的高k栅极(图1B未示出)将鳍片中高于隔离物的部分1020覆盖，而被高k栅极覆盖的鳍片部分将作为沟道区，即高于隔离物的鳍片的该部分1020将作为沟道区，这将导致沟道阻止层104至少部分地位于沟道区中，而沟道阻止层中较高掺杂浓度的杂质将降低器件性能。因此，本发明的发明人发现，鳍片之间的沟槽中的隔离物的损耗将降低FINFET器件性能。此外，由于隔离物的损耗造成高于隔离物的鳍片部分的底部也较宽(如图1B所示)，这将降低短沟道性能，从而也降低器件性能。
图2是示出根据本发明一些实施例的鳍片式半导体器件的制造方法的流程图。图3A至图3H分别是示意性地示出根据本发明一些实施例的鳍片式半导体器件的制造过程中的若干阶段的结构的横截面图。下面结合图2以及图3A至图3H来描述本发明的鳍片式半导体器件的制造过程。
在步骤S201，提供半导体结构，其中所述半导体结构包括鳍片 和位于鳍片之间的沟槽，所述沟槽被部分地填充有隔离物。如图3A所示，所提供的半导体结构包括：鳍片302和位于鳍片302之间的沟槽320。该沟槽320被部分地填充有隔离物303，隔离物的上表面为表面3031。在一些实施例中，半导体结构中的鳍片302和鳍片下面的基础层301的材料可以包含：硅等。隔离物303的材料例如可以包含：氧化物(例如二氧化硅)或者氮化物(例如氮化硅)等。
在步骤S202，对沟槽中的隔离物执行第一掺杂以使隔离物表面以下的一部分形成刻蚀阻挡层。如图3B所示，对沟槽320中的隔离物303执行第一掺杂，从而使得隔离物303表面以下的一部分形成刻蚀阻挡层305。在一些实施例中，执行该第一掺杂所掺入的材料可以包含：硅和/或碳。
在一些实施例中，该第一掺杂可以为离子注入，其中，通过离子注入向隔离物注入硅离子和/或碳离子。例如，离子注入方向可以垂直于隔离物的上表面。又例如，也可以以倾斜角度将硅离子和/或碳离子注入到隔离物303中，即离子注入的方向与隔离物上表面的法线方向形成夹角，例如10度至30度。
在一些实施例中，如图3A和3B所示，可以在鳍片上形成有图案化的硬掩模330，例如可以以氮化硅作为硬掩模330，然后对沟槽中的隔离物执行离子注入，由于鳍片上具有硬掩模，因而可以防止鳍片被注入硅离子和/或碳离子，离子注入完成后去除硬掩模。
在一些实施例中，离子注入的条件可以包括：注入能量可以为0.5K-3KeV，注入浓度可以为1.0×1015-8.0×1016atom/cm3。在另一些实施例中，该第一掺杂还可以采用其他工艺执行，例如可以通过扩散工艺来实施。因此，本发明的范围并不仅限于这里所公开的第一掺杂的具体工艺。
该刻蚀阻挡层包含：氧化物或氮化物与硅的组合物(例如二氧化硅与硅的组合物)，或者氧化物或氮化物与碳的组合物(例如二氧化硅与碳的组合物)，或者其他包含硅和/或碳的组合物。这种由硅和/或碳与氧化物或者氮化物等组成的组合物可以减小HF/SiCoNi对氧化 物(例如二氧化硅)等的刻蚀速率，即可以减小在后续步骤中由于通过HF/SiCoNi刻蚀伪栅极绝缘物(例如二氧化硅)等而造成的对隔离物的刻蚀损耗，从而可以提高器件性能(例如14nm节点的器件)。
在一些实施例中，如图3B所示，刻蚀阻挡层305的上表面即为隔离物303的上表面(即图3A中示出的隔离物上表面3031)。在另一些实施例中，刻蚀阻挡层305的上表面也可以低于隔离物303的上表面。不管刻蚀阻挡层的上表面是等于还是低于隔离物的上表面，只要保证该刻蚀阻挡层的上表面高于将在后续步骤中通过沟道停止注入工艺形成的沟道阻止层的上表面即可。这样在后续刻蚀伪栅极绝缘物等步骤中，可以防止由于隔离物被刻蚀损耗而造成沟道阻止层至少部分地高于隔离物，进而可以防止至少部分沟道阻止层位于沟道区中，因此可以提高器件性能。
至此，在鳍片式半导体结构的各个鳍片之间的沟槽中的隔离物中形成了刻蚀阻挡层。
接下来，如图3C所示，对鳍片302执行沟道停止注入处理，以在鳍片302中形成沟道阻止层304，使得该沟道阻止层304的上表面3041低于刻蚀阻挡层305的上表面3051。这样可以保证在后续步骤中，沟道阻止层304不会存在位于沟道区的部分。对于将要形成的NMOS器件，在一些实施例中，沟道停止注入的条件可以包括：注入的材料可以包含氟化硼，注入能量可以为8K-20KeV，注入浓度可以为1.0×1013-1.0×1014atom/cm3。对于将要形成的PMOS器件，在一些实施例中，沟道停止注入的条件可以包括：注入的材料可以包含砷，注入能量可以为50K-100KeV，注入浓度可以为5.0×1012-5.0×1013atom/cm3。当然，本领域技术人员也可以采用其他工艺条件，本发明的范围并不仅限于此。
在一些实施例中，如果鳍片上形成有硬掩模(例如硬掩模330)，可以先去除该硬掩模，然后形成覆盖鳍片的盖层(例如该盖层可以为衬里氧化物)，再对鳍片302执行沟道停止注入处理。形成的该盖层可以有利于控制沟道阻止层在鳍片中的深度，使得沟道阻止层的上表 面低于刻蚀阻挡层的上表面。
接下来，如图3D所示，对形成有刻蚀阻挡层305的半导体结构执行退火处理。通过退火处理，可以减小由于第一掺杂造成的损伤，并且可以使得刻蚀阻挡层进一步减小刻蚀剂对它的刻蚀速率，减小隔离物损耗。在一些实施例中，该退火可以为尖峰退火。例如，尖峰退火的退火温度范围可以为850-1050℃。在另一些实施例中，也可以采用其他退火工艺，例如快速热退火、激光退火等。
接下来，如图3E和图3F所示，在鳍片302上形成伪栅极绝缘物(例如伪栅极氧化物，诸如二氧化硅)306、伪栅极307、源极308和漏极309。在一些实施例中，可以在鳍片302上依次沉积伪栅极绝缘物材料(例如二氧化硅)和伪栅极材料(例如多晶硅)，平坦化该伪栅极材料；然后在伪栅极材料上形成图案化的掩模，对未被掩模覆盖的伪栅极材料和伪栅极绝缘物材料进行刻蚀，从而形成所期望形状的伪栅极绝缘物306和伪栅极307。在一些实施例中，在形成伪栅极绝缘物306和伪栅极307之后，可以通过外延工艺形成源极308和漏极309。例如，对于NMOS器件，可以执行SiC外延来形成源极和漏极。又例如，对于PMOS器件，可以执行SiGe外延来形成源极和漏极。在另一些实施例中，在形成伪栅极绝缘物306和伪栅极307之后，且在形成源极308和漏极309之前，还可以形成间隔物310，从而防止栅极与源极、漏极不期望的电性连接。
接下来，如图3G所示，在半导体结构上沉积层间电介质311以隔离各个鳍片。虽然图3G所示的半导体结构只示出了一个鳍片，但是实际上半导体结构中可以具有至少一个鳍片，例如两个或更多个。通过在半导体结构上沉积层间电介质(例如二氧化硅)来隔离各个鳍片，可以防止各个鳍片之间的电性连接。
接下来，去除伪栅极307以及伪栅极绝缘物306。例如，可以通过第一选择性刻蚀去除伪栅极307，然后再通过第二选择性刻蚀去除伪栅极绝缘物306，例如通过HF/SiCoNi刻蚀来去除伪栅极绝缘物。在另一些实施例中，在去除伪栅极307以及伪栅极绝缘物306之前， 还可以对层间电介质311执行平坦化(例如CMP，化学机械平坦化)以暴露伪栅极307(如图3G所示)，从而方便去除该伪栅极和该伪栅极绝缘物。
接下来，如图3H所示，在鳍片上302形成高介电常数电介质312和栅极313。例如，可以先通过沉积工艺在鳍片上形成高介电常数电介质材料312，然后沉积栅极材料313。在一些实施例中，该栅极的材料可以包含：钛、铝、钽、钾等。在进一步的步骤中，还可以沉积形成字线314。
至此，形成了根据本发明一些实施例的鳍片式半导体器件。
在本发明另一些实施例中，本发明的鳍片式半导体器件的制造方法还可以包括：形成与源极接触的连接件以及与漏极接触的连接件，从而使得鳍片式半导体器件的源极和漏极分别与其他器件电性连接。
在一些实施例中，图3A至图3H所形成的半导体器件可以为单个鳍片式半导体器件，例如NMOS器件或者PMOS器件。在另一些实施例中，可以在同一衬底或者基础层上形成多个鳍片式半导体器件，例如可以在一个鳍片上形成NMOS器件，在另一个鳍片上形成PMOS器件。可以根据需要在同一衬底或基础层上形成期望数量的鳍片式半导体器件。
图4A至图4F分别是示意性地示出形成根据本发明一些实施例的半导体结构的制造过程中的若干阶段的结构的横截面图。下面结合图4A至图4F来描述半导体结构的制造过程。
首先，如图4A所示，提供衬底300，例如硅衬底。
接下来，如图4B所示，对衬底300执行第二掺杂形成所期望的阱区401。未形成阱区的衬底部分可以作为基础层301。例如，所述第二掺杂可以采用离子注入工艺。在一些实施例中，阱区401可以为N型阱区或P型阱区。在另一些实施例中，阱区401也可以包括：N型阱区和P型阱区。例如，可以通过图案化的第一掩模将将要形成P型阱区的衬底部分覆盖，通过离子注入将未被第一掩模覆盖的衬底部分形成N型阱区，去除第一掩模；然后通过图案化的第二掩模将已经形 成N型阱区的衬底部分覆盖，通过离子注入将未被第二掩模覆盖的衬底部分形成P型阱区，去除第二掩模。
接下来，如图4C所示，在阱区上形成图案化的硬掩模330，以该硬掩模作为阻挡层，刻蚀衬底以形成鳍片结构302。例如，该硬掩模可以为氮化硅或者光致抗蚀剂等。
接下来，如图4D所示，在各个鳍片302之间的沟槽中沉积形成隔离物303，该隔离物303可以包括衬里氧化物403和填充物404。例如，可以先沉积形成衬里氧化物(例如二氧化硅)403，然后通过FCVD(FlowableChemical Vapor Deposition，流动的化学气相沉积)工艺再沉积填充物(例如二氧化硅)404。在另一些实施例中，也可以不沉积衬里氧化物，而直接在沟槽中沉积填充物作为隔离物。
接下来，如图4E所示，平坦化隔离物303以暴露硬掩模330。例如可以利用化学机械平坦化实施这里的平坦化工艺。
接下来，如图4F所示，刻蚀沟槽中的隔离物303以使隔离物303部分地填充沟槽。在另一些实施例中，在刻蚀隔离物303之后的步骤中，还可以去除硬掩模330。
至此，形成了半导体结构，该半导体结构包括鳍片和位于鳍片之间的沟槽，并且沟槽被部分地填充有隔离物。
图5A至图5T分别是示意性地示出根据本发明另一些实施例的鳍片式半导体器件的制造过程中的若干阶段的结构的横截面图。
首先，如图5A所示，提供衬底500(例如硅衬底)，在衬底500上依次沉积形成氧化物(例如二氧化硅)502、第一硬掩模层(例如氮化硅)503以及牺牲层(例如无定形碳)504。
接下来，如图5B所示，在牺牲层504上形成图案化的掩模505，例如光致抗蚀剂。
接下来，如图5C所示，以图案化的掩模505作为刻蚀阻挡层，选择性地刻蚀牺牲层以形成图案化的牺牲层504，去除掩模505。
接下来，如图5D所示，利用ALD(Atomic layer deposition，原子层沉积)工艺在第一硬掩模层503和图案化的牺牲层504上形成第 一间隔物506(例如氮化硅)。
接下来，如图5E所示，对第一间隔物506执行刻蚀(例如各向异性刻蚀)，保留图案化的牺牲层504两侧的第一间隔物。
接下来，如图5F所示，去除所述图案化的牺牲层504。
接下来，如图5G所示，以第一间隔物506和第一硬掩模层503作为掩模，刻蚀衬底500以形成鳍片507。
接下来，如图5H所示，通过沉积工艺形成隔离物508以填充各个鳍片之间的沟槽，然后对该隔离物508执行平坦化处理。
接下来，如图5I所示，刻蚀该隔离物508使得隔离物508部分地填充各个鳍片之间的沟槽，以第一间隔物506和第一硬掩模层503作为掩模，对隔离物508实施第一掺杂，从而使得隔离物508表面以下的一部分形成刻蚀阻挡层510。
接下来，如图5J所示，去除第一间隔物506、第一硬掩模层503和氧化物502，沉积形成盖层509。
接下来，如图5K所示，对鳍片执行掺杂形成阱区。例如，可以分别通过离子注入工艺形成第一导电类型的第一组鳍片5071和第二导电类型的第二组鳍片5072，其中，第一导电类型与第二导电类型不同。例如，第一导电类型可以为N型，第二导电类型可以为P型；或者第一导电类型可以为P型，第二导电类型可以为N型。然后，执行VT(阈值电压)离子注入来调节在后续步骤中将要形成的栅极的阈值电压，如图5K所示。
接下来，如图5L所示，对第一组鳍片5071和第二组鳍片5072分别执行沟道停止注入处理，以在第一组鳍片5071中形成第一沟道阻止层5111，以及在第二组鳍片5072中形成第二沟道阻止层5112。该第一沟道阻止层5111和第二沟道阻止层5112的上表面均低于刻蚀阻挡层510的上表面。在一些实施例中，由于第一组鳍片5071和第二组鳍片5072具有不同的导电类型，因此所形成的第一沟道阻止层和第二沟道阻止层的导电类型也不同。例如，第一组鳍片5071的导电类型为N型(即，在后续步骤中将形成PMOS器件)，则需要形 成的第一沟道阻止层5111的导电类型也为N型；第二组鳍片5072的导电类型为P型(即，在后续步骤中将要形成NMOS器件)，则需要形成的第二沟道阻止层5112的导电类型也为P型。关于沟道阻止层注入形成的条件可以参考前面所描述的条件，这里不再赘述。由于第一沟道阻止层5111和第二沟道阻止层5112的离子注入条件不同，因此可以分别对第一组鳍片5071和第二组鳍片5072执行沟道停止注入处理。例如，可以利用图案化的第一光致抗蚀剂将第二组鳍片5072覆盖，对第一组鳍片5071执行沟道停止注入，然后去除该第一光致抗蚀剂，利用图案化的第二光致抗蚀剂将第一组鳍片5071覆盖，对第二组鳍片5072执行沟道停止注入，然后去除该第二光致抗蚀剂，从而分别形成第一沟道阻止层5111和第二沟道阻止层5112。
接下来，如图5M所示，对形成有刻蚀阻挡层510的半导体结构执行退火处理。
接下来，如图5N所示，去除盖层509，在刻蚀阻挡层510和各个鳍片上沉积形成伪栅极绝缘物512(例如二氧化硅)。
接下来，为了描述方便，将图5O中沿BB’和CC’的横截面图一并显示在图5P中。如图5O和图5P所示，沉积伪栅极材料513，并且在伪栅极材料513上依次沉积氧化物缓冲层514和图案化的第二硬掩模层515，以第二硬掩模层515作为刻蚀阻挡层，刻蚀伪栅极材料以形成图案化的伪栅极513。例如，伪栅极材料可以为多晶硅。又例如，第二硬掩模层的材料可以包含：氧化物、氮化物等。
接下来，如图5Q所示，去除氧化物缓冲层514和图案化的第二硬掩模层515，在伪栅极513两侧形成第二间隔物516，然后在第一导电类型的第一组鳍片5071上且在伪栅极两侧外延形成第一源极5181和第一漏极5182，以及在第二导电类型的第二组鳍片5072上且在伪栅极两侧外延形成第二源极5171和第二漏极5172。例如，第一源极5181和第一漏极5182的材料可以为SiGe；第二源极5171和第二漏极5172的材料可以为SiC。
接下来，如图5R所示，在鳍片上以及各个鳍片之间的沟槽中沉 积层间电介质519，并且在层间电介质519上依次沉积形成HDP(high density plasma，高密度等离子体)氧化物520和PETEOS(Plasma Enhanced TEOS，等离子体增强正硅酸乙酯)氧化物521。这里形成的HDP氧化物520和PETEOS氧化物521可以有利于在后续平坦化过程中使得缺陷较少。
接下来，如图5S所示，去除HDP氧化物520和PETEOS氧化物521，对层间电介质519进行平坦化以暴露伪栅极513，选择性的刻蚀去除伪栅极513和伪栅极绝缘物512。例如，通过HF/SiCoNi刻蚀去除伪栅极绝缘物512。
接下来，如图5T所示，沉积形成高介电常数电介质522和栅极523(即形成高k栅极)以及字线524。
至此，在同一衬底上形成了至少两个鳍片式半导体器件。由于形成的刻蚀阻挡层包含了由硅和/或碳与氧化物或者氮化物等组成的组合物，可以减小HF/SiCoNi对氧化物(例如二氧化硅)等的刻蚀速率，即可以减小由于通过HF/SiCoNi刻蚀伪栅极绝缘物等而造成的对隔离物的刻蚀损耗，从而可以提高器件性能。
本发明还提供了一种鳍片式半导体器件，如图3H所示，该半导体器件包括：半导体结构，其中半导体结构包括鳍片302和位于鳍片302之间的沟槽(可以参见图3B中的沟槽320)，该沟槽被部分地填充有隔离物303。该隔离物303表面以下的一部分形成有刻蚀阻挡层305。例如，该刻蚀阻挡层包含：硅和/或碳。此外，图3H中还示出了基础层301。
在一些实施例中，如图3B所示，该刻蚀阻挡层305的上表面即为隔离物303的上表面。在另一些实施例中，刻蚀阻挡层305的上表面也可以低于隔离物303的上表面，只要保证该刻蚀阻挡层的上表面高于沟道阻止层的上表面即可。
在一些实施例中，鳍片302中形成有沟道阻止层304，其中，沟道阻止层304的上表面低于刻蚀阻挡层305的上表面。
在一些实施例中，该鳍片式半导体器件还可以包括：位于鳍片302 上的高介电常数电介质312、栅极313、源极308和漏极309。在一些实施例中，栅极的材料可以包含：钛、铝、钽、钾等。
在一些实施例中，该鳍片式半导体器件还可以包括：位于栅极313与源极308之间以及栅极313与漏极309之间的间隔物310，位于各个鳍片之间的层间电介质311以及与栅极313接触的字线314。
在另一些实施例中，在同一衬底上可以形成至少两个鳍片式半导体器件，例如如图5T所示。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (15)

1.一种鳍片式半导体器件的制造方法，其特征在于，包括：
提供半导体结构，其中所述半导体结构包括鳍片和位于鳍片之间的沟槽，所述沟槽被部分地填充有隔离物；
对所述沟槽中的隔离物执行第一掺杂以使所述隔离物表面以下的一部分形成刻蚀阻挡层。
2.根据权利要求1所述鳍片式半导体器件的制造方法，其特征在于，
执行所述第一掺杂所掺入的材料包含：硅和/或碳。
3.根据权利要求1所述鳍片式半导体器件的制造方法，其特征在于，
所述刻蚀阻挡层的上表面为所述隔离物的上表面。
4.根据权利要求1所述鳍片式半导体器件的制造方法，其特征在于，
所述第一掺杂为离子注入，其中，通过离子注入向所述隔离物注入硅离子和/或碳离子。
5.根据权利要求4所述鳍片式半导体器件的制造方法，其特征在于，
所述离子注入方向垂直于所述隔离物的上表面，以及
所述离子注入的条件包括：注入能量为0.5K-3KeV，注入浓度为1.0×1015-8.0×1016atom/cm3。
6.根据权利要求1所述鳍片式半导体器件的制造方法，其特征在于，还包括：
对形成有刻蚀阻挡层的半导体结构执行退火处理。
7.根据权利要求6所述鳍片式半导体器件的制造方法，其特征在于，
所述退火为尖峰退火，其中所述尖峰退火的退火温度范围为850-1050℃。
8.根据权利要求6所述鳍片式半导体器件的制造方法，其特征在于，在所述第一掺杂之后，以及所述退火处理之前，还包括：
对所述鳍片执行沟道停止注入处理，以在所述鳍片中形成沟道阻止层；
其中，所述沟道阻止层的上表面低于所述刻蚀阻挡层的上表面。
9.根据权利要求1所述鳍片式半导体器件的制造方法，其特征在于，还包括：
在所述鳍片上形成伪栅极绝缘物、伪栅极、源极和漏极；
在半导体结构上沉积层间电介质以隔离各个鳍片；
去除所述伪栅极以及所述伪栅极绝缘物；
在所述鳍片上形成高介电常数电介质和栅极。
10.根据权利要求1所述鳍片式半导体器件的制造方法，其特征在于，提供半导体结构的步骤包括：
提供衬底；
对所述衬底执行第二掺杂形成所期望的阱区；
在所述阱区上形成图案化的硬掩模，以所述硬掩模作为阻挡层，刻蚀所述衬底以形成鳍片结构；
在各个鳍片之间的沟槽中沉积形成隔离物，所述隔离物包括衬里氧化物和填充物；
平坦化所述隔离物以暴露所述硬掩模；
刻蚀沟槽中的隔离物以使所述隔离物部分地填充沟槽。
11.一种鳍片式半导体器件，其特征在于，包括：
半导体结构，包括鳍片和位于鳍片之间的沟槽，所述沟槽被部分地填充有隔离物；
其中所述隔离物表面以下的一部分形成有刻蚀阻挡层。
12.根据权利要求11所述鳍片式半导体器件，其特征在于，
所述刻蚀阻挡层包含：硅和/或碳。
13.根据权利要求11所述鳍片式半导体器件，其特征在于，
所述刻蚀阻挡层的上表面为所述隔离物的上表面。
14.根据权利要求11所述鳍片式半导体器件，其特征在于，
所述鳍片中形成有沟道阻止层，
其中，所述沟道阻止层的上表面低于所述刻蚀阻挡层的上表面。
15.根据权利要求11所述鳍片式半导体器件，其特征在于，还包括：
位于所述鳍片上的高介电常数电介质、栅极、源极和漏极。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630604A (zh) * 2017-03-21 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108630547A (zh) * 2017-03-17 2018-10-09 中芯国际集成电路制造(上海)有限公司 Finfet器件及其制备方法
CN108807531A (zh) * 2017-04-26 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108962822A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体装置以及制造方法
CN109285778A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109524346A (zh) * 2018-10-19 2019-03-26 武汉新芯集成电路制造有限公司 浅沟槽隔离结构及其制造方法
CN113725220A (zh) * 2021-08-26 2021-11-30 长江存储科技有限责任公司 三维存储器及其制备方法
CN114267638A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 一种鳍及鳍式场效应晶体管的制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486377B (zh) * 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
CN107706111B (zh) * 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
WO2019152090A1 (en) * 2018-01-31 2019-08-08 Hrl Laboratories, Llc Fabricating electrically isolated diamond nanowires and application

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120295444A1 (en) * 2011-05-16 2012-11-22 Varian Semiconductor Equipment Associates, Inc. Techniques for forming 3d structures
US20130017680A1 (en) * 2011-07-14 2013-01-17 International Business Machines Corporation Method of improving replacement metal gate fill
US20140225219A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Reduced Parasitic Capacitance and Methods of Forming the Same

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
WO2010032174A1 (en) * 2008-09-16 2010-03-25 Nxp B.V. Fin field effect transistor (finfet)
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
DE102011004922B4 (de) * 2011-03-01 2016-12-15 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit erhöhter Integrität
US8609480B2 (en) * 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
JP2013183085A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
US8722431B2 (en) * 2012-03-22 2014-05-13 Varian Semiconductor Equipment Associates, Inc. FinFET device fabrication using thermal implantation
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
US8470714B1 (en) * 2012-05-22 2013-06-25 United Microelectronics Corp. Method of forming fin structures in integrated circuits
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
CN103811346B (zh) * 2012-11-09 2017-03-01 中国科学院微电子研究所 半导体器件及其制造方法
US8697536B1 (en) * 2012-11-27 2014-04-15 International Business Machines Corporation Locally isolated protected bulk finfet semiconductor device
CN103855009B (zh) * 2012-11-30 2017-06-13 中国科学院微电子研究所 鳍结构制造方法
CN103854965B (zh) * 2012-11-30 2017-03-01 中国科学院微电子研究所 平坦化处理方法
CN103854966B (zh) * 2012-11-30 2016-08-24 中国科学院微电子研究所 平坦化处理方法
US8969932B2 (en) * 2012-12-12 2015-03-03 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9306069B2 (en) * 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
CN103928333B (zh) * 2013-01-15 2019-03-12 中国科学院微电子研究所 半导体器件及其制造方法
CN103928335B (zh) * 2013-01-15 2017-10-17 中国科学院微电子研究所 半导体器件及其制造方法
US9385234B2 (en) * 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
CN104112665B (zh) * 2013-04-22 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
EP3050089A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
CN104576383B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US9559191B2 (en) * 2014-04-16 2017-01-31 International Business Machines Corporation Punch through stopper in bulk finFET device
CN105448721B (zh) * 2014-07-31 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10290636B2 (en) * 2014-08-18 2019-05-14 Stmicroelectronics, Inc. Semiconductor device having fins with in-situ doped, punch-through stopper layer and related methods
US9263587B1 (en) * 2014-09-04 2016-02-16 Globalfoundries Inc. Fin device with blocking layer in channel region
CN105489651B (zh) * 2014-09-19 2019-02-01 中国科学院微电子研究所 半导体器件及其制造方法
US10141310B2 (en) * 2014-12-23 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Short channel effect suppression
US9768301B2 (en) * 2014-12-23 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Short channel effect suppression
US9806154B2 (en) * 2015-01-20 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
US9748363B2 (en) * 2015-01-28 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9953836B2 (en) * 2015-01-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer above anti-punch through (APT) implant region to improve mobility of channel region of fin field effect transistor (FinFET) device structure
US9349658B1 (en) * 2015-01-29 2016-05-24 Globalfoundries Inc. Methods of forming fin isolation regions on finFET semiconductor devices using an oxidation-blocking layer of material
US9537010B2 (en) * 2015-02-04 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9466729B1 (en) * 2015-05-08 2016-10-11 Qualcomm Incorporated Etch stop region based fabrication of bonded semiconductor structures
US10192985B2 (en) * 2015-07-21 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET with doped isolation insulating layer
CN106486377B (zh) 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
US9472620B1 (en) * 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9368569B1 (en) * 2015-09-21 2016-06-14 International Business Machines Corporation Punch through stopper for semiconductor device
CN107026083B (zh) * 2016-02-02 2020-03-31 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN107919325A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制造方法
CN108022841B (zh) * 2016-10-31 2020-08-25 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120295444A1 (en) * 2011-05-16 2012-11-22 Varian Semiconductor Equipment Associates, Inc. Techniques for forming 3d structures
US20130017680A1 (en) * 2011-07-14 2013-01-17 International Business Machines Corporation Method of improving replacement metal gate fill
US20140225219A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Reduced Parasitic Capacitance and Methods of Forming the Same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630547A (zh) * 2017-03-17 2018-10-09 中芯国际集成电路制造(上海)有限公司 Finfet器件及其制备方法
CN108630604A (zh) * 2017-03-21 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108630604B (zh) * 2017-03-21 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108807531A (zh) * 2017-04-26 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108807531B (zh) * 2017-04-26 2021-09-21 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108962822A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体装置以及制造方法
CN109285778A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109524346A (zh) * 2018-10-19 2019-03-26 武汉新芯集成电路制造有限公司 浅沟槽隔离结构及其制造方法
CN114267638A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 一种鳍及鳍式场效应晶体管的制备方法
CN114267638B (zh) * 2021-06-02 2024-01-26 青岛昇瑞光电科技有限公司 一种鳍及鳍式场效应晶体管的制备方法
CN113725220A (zh) * 2021-08-26 2021-11-30 长江存储科技有限责任公司 三维存储器及其制备方法

Also Published As

Publication number Publication date
CN106486377B (zh) 2019-11-29
US11101369B2 (en) 2021-08-24
US9882030B2 (en) 2018-01-30
US20180114853A1 (en) 2018-04-26
US20170062591A1 (en) 2017-03-02

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