CN108767000A - 一种绝缘栅双极型半导体器件及其制造方法 - Google Patents
一种绝缘栅双极型半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN108767000A CN108767000A CN201810933483.9A CN201810933483A CN108767000A CN 108767000 A CN108767000 A CN 108767000A CN 201810933483 A CN201810933483 A CN 201810933483A CN 108767000 A CN108767000 A CN 108767000A
- Authority
- CN
- China
- Prior art keywords
- interarea
- type
- semiconductor substrate
- conductivity type
- conduction type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 210000000746 body region Anatomy 0.000 claims abstract description 16
- 238000009826 distribution Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 230000001413 cellular effect Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Abstract
本发明属于半导体器件的制造技术领域，涉及一种绝缘栅双极型半导体器件及其制造方法，在第一导电类型高浓度区内，设置有规则分布的第二导电类型柱区，其从第一主面延伸至第一导电类型高浓度区与低浓度区交界处；在相邻第二导电类型柱区间设置有第二导电类型体区和沟槽栅电极，第二导电类型柱区和第二导电类型体区分别紧邻沟槽栅电极两侧，且在任何方向上互相电性不连通；第二导电类型柱区包裹沟槽栅电极底部靠近第二导电类型柱区一侧；在第一主面上设置有发射极金属，第二导电类型柱区与发射极金属之间被第二绝缘介质层隔离，且在任何方向上互相电性不连通；本发明器件可有效提高产品耐压，降低短路电流，并可大幅降低器件导通损耗。
Description
技术领域
本发明涉及一种功率半导体器件及其制造方法，尤其是一种具有超结结构的沟槽栅IGBT器件及其制造方法，属于半导体器件的制造技术领域。
背景技术
绝缘栅双极型晶体管IGBT(Insulated Gate Bipolar Transistor)是在金属氧化物场效应晶体管(MOSFET)和双极晶体管(Bipolar)基础上发展起来的一种新型复合功率器件，于二十世纪八十年代被提出和迅速推广。IGBT具有MOS输入、双极输出的功能。IGBT集Bipolar器件通态压降小、载流密度大、耐压高和功率MOSFET驱动功率小、开关速度快、输入阻抗高、热稳定性好的优点于一身。IGBT作为一种电压控制器件，能够以更低的功率损耗处理更高的功率，并且能够工作于高频的电路当中，是IGBT 最为突出的特点和优势。自IGBT商业化应用以来，作为新型功率半导体器件的主型器件，IGBT在1—100kHz的频率应用范围内占据重要地位，广泛应用于工业、4C(通信、计算机、消费电子、汽车电子)、航空航天、国防军工等传统产业领域以及轨道交通、新能源、智能电网、新能源汽车等战略性新兴产业领域。
IGBT器件经历了几个阶段的发展，IGBT的体结构设计技术的发展主要经历了从穿通型(Punch Through，PT)IGBT到非穿通型(Non Punch Through，NPT) IGBT，再到场截止型（Field Stop）IGBT的过程。IGBT的正面MOS结构包括栅极与发射极区。栅极结构有平面栅与沟槽栅两种，沟槽栅结构将沟道从横向变为纵向，消除了器件的JFET的影响，还可以提高元胞密度，从而有利于降低功耗。沟槽栅IGBT目前已经成为3000V以下IGBT技术的主流方向，典型的沟槽栅IGBT器件结构如附图1所示。
IGBT的饱和压降（Vcesat）和抗冲击能力及耐压特性是衡量IGBT器件的几个重要指标。饱和压降是衡量IGBT产品导通损耗的重要参数，降低IGBT饱和压降可以有效降低IGBT功率损耗，减小产品发热，提高功率转换效率；耐压特性是产品的最重要参数之一，耐压不足可能导致IGBT器件使用时出现击穿烧毁的风险，由于耗尽层弯曲的原因，沟槽栅IGBT一般都是在沟槽栅底部位置击穿。IGBT产品抗冲击能力的主要体现之一就是产品抗短路能力，是体现产品可靠性的重要参数指标。
发明内容
本发明的目的是克服现有技术中存在的不足，提出了一种具有超结结构的沟槽栅IGBT器件及其制造方法，可以有效的提高产品耐压，降低短路电流，并且可以大幅度降低器件的导通损耗。
为实现以上技术目的，本发明的技术方案是：一种绝缘栅双极型半导体器件，包括有源区，所述有源区包括若干个相互并联的器件元胞单元，
在所述器件元胞单元截面方向上，包括半导体基板，所述半导体基板具有两个相对的主面，所述主面包括第一主面和第二主面，在所述半导体基板第二主面上依次设置有第二导电类型集电区和集电极金属，且所述第二导电类型集电区与集电极金属欧姆接触；其特征在于，所述半导体基板包括靠近第一主面的第一导电类型高浓度区及与其紧邻的第一导电类型低浓度区；在所述第一导电类型高浓度区内，设置有规则分布的第二导电类型柱区，第二导电类型柱区从半导体基板第一主面沿半导体基板厚度方向延伸至第一导电类型高浓度区与第一导电类型低浓度区交界处附近；所述第二导电类型柱区具有相同的宽度、相同间距和相同的杂质浓度；在相邻的两个第二导电类型柱区之间的半导体基板第一主面，设置有第二导电类型体区和被第一绝缘介质层包围的沟槽栅电极，第二导电类型柱区和第二导电类型体区分别紧邻被第一绝缘介质层包围的沟槽栅电极两侧，且所述第二导电类型柱区和第二导电类型体区在任何方向上互相电性不连通；第二导电类型柱区紧邻被第一绝缘介质层包围的沟槽栅电极，且包裹被第一绝缘介质层包围的沟槽栅电极底部靠近第二导电类型柱区一侧；
在所述半导体基板第一主面上设置有与所述第二导电类型体区、第一导电类型发射极欧姆接触的发射极金属，所述第二导电类型柱区与发射极金属之间被第二绝缘介质层隔离，且第二导电类型柱区与发射极金属在任何方向上互相电性不连通。
进一步地，所述第一导电类型高浓度区的杂质浓度大于第一导电类型低浓度区的杂质浓度。
进一步地，所述第二导电类型集电区可设置为连续或不连续。
进一步地，在所述第一导电类型低浓度区和第二导电类型集电区之间设置有第一导电类型缓冲层。
进一步地，所述半导体基板的材料包括硅。
为实现以上技术目的，本发明还提出一种绝缘栅双极型半导体器件的制造方法，其特征在于，包括如下步骤：
1）提供具有两个相对主面的半导体基板，所述两个主面包括第一主面和第二主面；半导体基板的第一主面与第二主面间包括第一导电类型漂移区，所述第一导电类型漂移区包括靠近第一主面的第一导电类型高浓度区及与其紧邻的第一导电类型低浓度区；
2）在所述半导体基板的第一主面上淀积第一硬掩膜层，选择性地掩蔽和刻蚀第一硬掩膜层，以形成多个第一硬掩膜开口；
3）通过所述第一硬掩膜开口，并利用各向异性刻蚀方法在第一导电类型高浓度区内形成多个第一沟槽，所述第一沟槽从第一主面向下延伸至第一导电类型高浓度区与第一导电类型低浓度区交界处附近；
4）在所述半导体基板的第一主面上淀积第二导电类型半导体材料，所述第二导电类型材料填充在所述第一沟槽内，对第一主面进行平坦化，并去除所述第一硬掩膜层，形成第二导电类型柱区；
5）在所述半导体基板的第一主面上淀积第二硬掩膜层，选择性地掩蔽和刻蚀第二硬掩膜层，以形成多个用于沟槽栅刻蚀的第二硬掩膜开口；
6）通过所述第二硬掩膜层的开口，并利用各向异性刻蚀方法在半导体基板第一主面上形成多个第二沟槽，并去除第二硬掩模层；
7）在所述半导体基板第一主面形成第一绝缘介质层及沟槽栅电极；
8）在所述半导体基板第一主面上进行选择性杂质注入，并进行高温推结，形成第二导电类型体区；
9）通过常规半导体工艺，在所述半导体基板第一主面上得到IGBT器件的其他正面结构，在所述半导体基板第二主面上得到第二导电类型集电区、集电极金属。
进一步地，所述第一硬掩模开口均具有相同的宽度和间距，所述第二硬掩模开口具有相同的宽度，且横跨于第二导电类型柱区与第一导电类型高浓度区交界处。
进一步地，所述第二导电类型柱区和第二导电类型体区在任何方向上互相电性不连通，所述第二导电类型柱区与发射极金属在任何方向上互相电性不连通。
进一步地，对于N型IGBT器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型IGBT器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
与传统沟槽栅IGBT器件相比，本发明具有以下优点：
1）本发明在漂移区的第一导电类型高浓度区内设置第二导电类型柱区，使得第二导电类型柱区与相邻的第一导电类型高浓度区构成超结结构，当器件反向截止时，超结结构可以横向耗尽，产生横向电场，结合第一导电类型高浓度区和第二导电类型体区纵向耗尽所产生的纵向电场，形成二维电场耗尽区，可有效提高器件耐压能力；
2）由于漂移区的第一导电类型高浓度区内第二导电类型柱区的存在，当器件导通时，从器件集电极流向器件发射极的第二导电类型少数载流子会在进入第一导电类型高浓度区后沿第二导电类型柱区流通至半导体基板第一主面附近，减少了第二导电类型少数载流子在漂移区中的复合比例；同时，由于超结结构的存在，使得本发明功率IGBT器件在满足与统沟槽栅IGBT器件相同耐压需求的前提下，可降低漂移区的电阻率，从而大幅降低器件的导通电阻，提高器件的导通能力，因此，本发明的IGBT器件可以明显降低导通损耗；
3）由于第二导电类型柱区的存在，并且第二导电类型柱区包裹栅沟槽底部靠近第二导电类型柱区一侧，这样可以有效的降低了IGBT器件的短路电流，提升短路能力。
附图说明
图1所示为常规的沟槽栅IGBT器件剖面示意图。
图2所示为本发明实施例器件剖面示意图。
图3所示为本发明实施例在半导体基板第一主面形成硬掩模开口的剖面示意图。
图4所示为本发明实施例在半导体基板第一主面形成第一沟槽的剖面示意图。
图5所示为本发明实施例形成第二导电类型柱区后的剖面示意图。
图6所示为本发明实施例形成第二硬掩模层形成多个开口后的剖面示意图。
图7所示为本发明实施例形成第二沟槽并去除硬掩模层后的剖面示意图。
图8所示为本发明实施例形成第一绝缘介质层和栅电极后的剖面示意图。
图9所示为本发明实施例形成第二导电类型体区后的剖面示意图。
图10所示为本发明实施例利用常规工艺完成器件正面结构后的剖面示意图。
附图标记说明：01-N型高浓度区、02-N-型低浓度区、11-P型柱区、12-P+型体区、13- N+型发射极、14-第一绝缘介质层、15-沟槽栅电极、16-第二绝缘介质层、17-发射极金属、18-N+缓冲层、19- P+型集电区、20-集电极金属、21-第一硬掩膜层、22-第一沟槽、23-第二硬掩膜层、001-第一主面、002-第二主面。
具体实施方式
下面结合具体附图和实施例，以N沟道场截止型沟槽栅IGBT为例，对本发明作进一步说明；
如附图2所示，一种N沟道场截止型沟槽栅IGBT，包括有源区，所述有源区包括若干个相互并联的器件元胞单元，
在所述器件元胞单元截面方向上，包括半导体基板（即N型漂移区），所述半导体基板具有两个相对的主面，所述主面包括第一主面001和第二主面002，在所述半导体基板第二主面002上依次设置有P+型集电区19和集电极金属20，且所述P+型集电区19和集电极金属20欧姆接触；
在所述器件元胞单元截面方向上，半导体基板包括靠近第一主面001的N型高浓度区01，以及与其紧邻的N-型低浓度区02；在N型高浓度区01内，设置有规则分布的P型柱区11，P型柱区11从半导体基板第一主面001沿半导体基板厚度方向延伸至N型高浓度区01与N-型低浓度区02交界处附近；P型柱区11具有相同的宽度，相同间距和相同的杂质浓度；在相邻的两个P型柱区11之间的半导体基板第一主面001上，设置有P+型体区12和被第一绝缘介质层14包围的沟槽栅电极15，第一绝缘介质层14一般形成为栅氧化层，P型柱区11和P+型体区12分别紧邻被第一绝缘介质层14包围的沟槽栅电极15两侧，且P型柱区11和P+型体区12在任何方向上互相电性不连通；P型柱区11紧邻被第一绝缘介质层14包围的沟槽栅电极15，且包裹被第一绝缘介质层14包围的沟槽栅电极15底部靠近P型柱区11一侧。
在半导体基板第一主面001上，设置有与P+型体区12、N+型发射极13欧姆接触的发射极金属17，P型柱区11与发射极金属17之间被第二绝缘介质层16隔离，且P+型体区12与发射极金属17在任何方向上互相电性不连通。
由于本实施例为场截止型IGBT，因此可选的在N-型低浓度区02和P+型集电区19之间设有N+缓冲层18。
本发明通过控制P型柱区11和及被其间隔的N型高浓度区01的杂质浓度和宽度，可以使得P型柱区11以及被其间隔的N型高浓度区01形成的超结结构达到电荷平衡。
本实施例IGBT中，N型高浓度区01的杂质浓度高于N-型低浓度区02的杂质浓度；
本实施例IGBT中，P+型集电区19可以是连续的，也可以是不连续的；
本实施例IGBT中，半导体基板的材料包括但不限于硅；
上述实施例中具有超结结构的沟槽栅IGBT器件的制造方法，包括如下步骤：
1）提供具有两个相对主面的N型的半导体基板，所述两个主面包括第一主面001和第二主面002；半导体基板内设置有靠近第一主面001的N型高浓度区01，以及与其紧邻的N-型低浓度区02；
2）如附图3所示，在半导体基板的第一主面001上淀积第一硬掩膜层21，选择性地掩蔽和刻蚀第一硬掩膜层21，以形成多个第一硬掩膜开口，所述第一硬掩模开口具有相同的宽度和间距；
3）如附图4所示，通过所述第一硬掩膜开口，利用各向异性刻蚀方法对N型高浓度区01进行刻蚀，在N型高浓度区01内形成多个第一沟槽22，所述第一沟槽22从第一主面001向下延伸至N型高浓度区01与N-型低浓度区02交界处附近；
4）如附图5所示，在所述半导体基板的第一主面001上及第一沟槽22内淀积P型半导体材料，所述P型半导体材料填满在所述第一沟槽22内；使用本领域技术人员所熟知的化学平坦化工艺对第一主面001进行平坦化，去掉第一主面001上的P型半导体材料，并去除第一硬掩膜层21，在N型高浓度区01内形成P型柱区11；
5）如附图6所示，在半导体基板的第一主面001上淀积第二硬掩膜层23，选择性地掩蔽和刻蚀第二硬掩膜层23，以形成多个用于沟槽栅刻蚀的第二硬掩膜开口，所述第二硬掩膜开口的宽度均相同，且横跨于第一主面001上的P型柱区11与N型高浓度区01交界处；
6）如附图7所示，通过所述第二硬掩膜层23的开口，利用各向异性刻蚀方法对N型高浓度区01进行刻蚀，在半导体基板第一主面001上形成多个第二沟槽24，并去除第二硬掩模层23；
7）如附图8所示，利用氧化、淀积、光刻、刻蚀等常规半导体工艺，在半导体基板第一主面001形成第一绝缘介质层14，以及沟槽栅电极15，这里第一绝缘介质层14用于形成栅氧化层，此为本领域技术人员所熟知的，不再赘述；
8）如附图9所示，在半导体基板第一主面001上，选择性的注入P型杂质，并进行高温推结，形成P+型体区12，所述P+型体区12和P型柱区11分别紧邻被第一绝缘介质层14包围的沟槽栅电极15两侧，且P型柱区11和P+型体区12在任何方向上互相电性不连通；
9）如附图10所示，通过常规半导体工艺得到IGBT器件的其他常规正面结构（N+型发射极13、第二绝缘介质层16和N+型发射极13）以及背面结构（P+型集电区19、集电极金属20），此为本领域技术人员所熟知的，不再赘述。
当本发明器件截止耐压时，P型柱区11与其相邻的N型高浓度区01横向耗尽形成空间电荷区，该区域可以承担反向高电压，可以在保证器件在具备高浓度漂移区时仍能保证耐压能力；
当本发明器件正向导通时，由于漂移区的N型高浓度区01内P型柱区11的存在，当器件导通时，从器件集电极20流向器件发射极的空穴会在进入N型高浓度区01后沿P型柱区11流通至半导体基板第一主面001附近，减少了空穴在漂移区中的复合比例；同时，由于超结结构的存在，可以大幅降低N型高浓度区01的电阻率而不会降低器件耐压，由此可以大幅提高电子的导通能力；因此，本发明的IGBT器件可以明显降低导通损耗。
此外，由于P型柱区11的存在，本发明器件可以有效的降低了IGBT器件的短路电流，提升短路能力。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (9)
1.一种绝缘栅双极型半导体器件，包括有源区，所述有源区包括若干个相互并联的器件元胞单元，
在所述器件元胞单元截面方向上，包括半导体基板，所述半导体基板具有两个相对的主面，所述主面包括第一主面和第二主面，在所述半导体基板第二主面上依次设置有第二导电类型集电区和集电极金属，且所述第二导电类型集电区与集电极金属欧姆接触；其特征在于，所述半导体基板包括靠近第一主面的第一导电类型高浓度区及与其紧邻的第一导电类型低浓度区；在所述第一导电类型高浓度区内，设置有规则分布的第二导电类型柱区，第二导电类型柱区从半导体基板第一主面沿半导体基板厚度方向延伸至第一导电类型高浓度区与第一导电类型低浓度区交界处附近；所述第二导电类型柱区具有相同的宽度、相同间距和相同的杂质浓度；在相邻的两个第二导电类型柱区之间的半导体基板第一主面，设置有第二导电类型体区和被第一绝缘介质层包围的沟槽栅电极，第二导电类型柱区和第二导电类型体区分别紧邻被第一绝缘介质层包围的沟槽栅电极两侧，且所述第二导电类型柱区和第二导电类型体区在任何方向上互相电性不连通；第二导电类型柱区紧邻被第一绝缘介质层包围的沟槽栅电极，且包裹被第一绝缘介质层包围的沟槽栅电极底部靠近第二导电类型柱区一侧；
在所述半导体基板第一主面上设置有与所述第二导电类型体区、第一导电类型发射极欧姆接触的发射极金属，所述第二导电类型柱区与发射极金属之间被第二绝缘介质层隔离，且第二导电类型柱区与发射极金属在任何方向上互相电性不连通。
2.根据权利要求1所述的一种绝缘栅双极型半导体器件，其特征在于，所述第一导电类型高浓度区的杂质浓度大于第一导电类型低浓度区的杂质浓度。
3.根据权利要求1所述的一种绝缘栅双极型半导体器件，其特征在于，所述第二导电类型集电区可设置为连续或不连续。
4.根据权利要求1所述的一种绝缘栅双极型半导体器件，其特征在于，在所述第一导电类型低浓度区和第二导电类型集电区之间设置有第一导电类型缓冲层。
5.根据权利要求1所述的一种绝缘栅双极型半导体器件，其特征在于，所述半导体基板的材料包括硅。
6.一种绝缘栅双极型半导体器件的制造方法，其特征在于，包括如下步骤：
1）提供具有两个相对主面的半导体基板，所述两个主面包括第一主面和第二主面；半导体基板的第一主面与第二主面间包括第一导电类型漂移区，所述第一导电类型漂移区包括靠近第一主面的第一导电类型高浓度区及与其紧邻的第一导电类型低浓度区；
2）在所述半导体基板的第一主面上淀积第一硬掩膜层，选择性地掩蔽和刻蚀第一硬掩膜层，以形成多个第一硬掩膜开口；
3）通过所述第一硬掩膜开口，并利用各向异性刻蚀方法在第一导电类型高浓度区内形成多个第一沟槽，所述第一沟槽从第一主面向下延伸至第一导电类型高浓度区与第一导电类型低浓度区交界处附近；
4）在所述半导体基板的第一主面上淀积第二导电类型半导体材料，所述第二导电类型材料填充在所述第一沟槽内，对第一主面进行平坦化，并去除所述第一硬掩膜层，形成第二导电类型柱区；
5）在所述半导体基板的第一主面上淀积第二硬掩膜层，选择性地掩蔽和刻蚀第二硬掩膜层，以形成多个用于沟槽栅刻蚀的第二硬掩膜开口；
6）通过所述第二硬掩膜层的开口，并利用各向异性刻蚀方法在半导体基板第一主面上形成多个第二沟槽，并去除第二硬掩模层；
7）在所述半导体基板第一主面形成第一绝缘介质层及沟槽栅电极；
8）在所述半导体基板第一主面上进行选择性杂质注入，并进行高温推结，形成第二导电类型体区；
9）通过常规半导体工艺，在所述半导体基板第一主面上得到IGBT器件的其他正面结构，在所述半导体基板第二主面上得到第二导电类型集电区、集电极金属。
7.根据权利要求6所述的一种绝缘栅双极型半导体器件的制造方法，其特征在于，所述第一硬掩模开口均具有相同的宽度和间距，所述第二硬掩模开口具有相同的宽度，且横跨于第二导电类型柱区与第一导电类型高浓度区交界处。
8.根据权利要求6所述的一种绝缘栅双极型半导体器件的制造方法，其特征在于，所述第二导电类型柱区和第二导电类型体区在任何方向上互相电性不连通，所述第二导电类型柱区与发射极金属在任何方向上互相电性不连通。
9.根据权利要求1或6所述的一种绝缘栅双极型半导体器件及其制造方法，其特征在于，对于N型IGBT器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型IGBT器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810933483.9A CN108767000B (zh) | 2018-08-16 | 2018-08-16 | 一种绝缘栅双极型半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810933483.9A CN108767000B (zh) | 2018-08-16 | 2018-08-16 | 一种绝缘栅双极型半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108767000A true CN108767000A (zh) | 2018-11-06 |
| CN108767000B CN108767000B (zh) | 2024-04-09 |
Family
ID=63966253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810933483.9A Active CN108767000B (zh) | 2018-08-16 | 2018-08-16 | 一种绝缘栅双极型半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108767000B (zh) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109830532A (zh) * | 2019-01-22 | 2019-05-31 | 上海华虹宏力半导体制造有限公司 | 超结igbt器件及其制造方法 |
| CN109887990A (zh) * | 2019-01-30 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 超结igbt器件及其制造方法 |
| WO2020125326A1 (zh) * | 2018-12-17 | 2020-06-25 | 苏州东微半导体有限公司 | 半导体超结功率器件 |
| CN111342638A (zh) * | 2020-04-02 | 2020-06-26 | 广东美的白色家电技术创新中心有限公司 | 一种功率器件、桥臂电路、功率模块及电子设备 |
| CN112086506A (zh) * | 2020-10-20 | 2020-12-15 | 苏州东微半导体有限公司 | 半导体超结器件的制造方法 |
| CN112271134A (zh) * | 2020-10-20 | 2021-01-26 | 苏州东微半导体股份有限公司 | 半导体功率器件的制造方法 |
| CN112864244A (zh) * | 2019-11-12 | 2021-05-28 | 南通尚阳通集成电路有限公司 | 超结器件 |
| CN113628968A (zh) * | 2020-05-06 | 2021-11-09 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN113628969A (zh) * | 2020-05-06 | 2021-11-09 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN115376918A (zh) * | 2022-10-26 | 2022-11-22 | 深圳市美浦森半导体有限公司 | 一种igbt器件及其制造方法 |
| CN116525435A (zh) * | 2022-09-05 | 2023-08-01 | 苏州华太电子技术股份有限公司 | 一种igbt器件的制备方法及igbt器件 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300034A (ja) * | 2006-05-02 | 2007-11-15 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| CN101853850A (zh) * | 2010-03-17 | 2010-10-06 | 无锡新洁能功率半导体有限公司 | 一种超势垒半导体整流器件及其制造方法 |
| CN103474465A (zh) * | 2013-09-06 | 2013-12-25 | 无锡新洁能股份有限公司 | 一种超结mosfet器件及其制造方法 |
| CN103579343A (zh) * | 2012-08-07 | 2014-02-12 | 力士科技股份有限公司 | 一种超结沟槽金属氧化物半导体场效应管及其制造方法 |
| CN106158927A (zh) * | 2016-08-25 | 2016-11-23 | 无锡新洁能股份有限公司 | 一种优化开关特性的超结半导体器件及制造方法 |
| CN106711191A (zh) * | 2017-02-14 | 2017-05-24 | 无锡新洁能股份有限公司 | 具有终端保护区的超结半导体器件及其制造方法 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN208570614U (zh) * | 2018-08-16 | 2019-03-01 | 无锡新洁能股份有限公司 | 一种绝缘栅双极型半导体器件 |
-
2018
- 2018-08-16 CN CN201810933483.9A patent/CN108767000B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300034A (ja) * | 2006-05-02 | 2007-11-15 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| CN101853850A (zh) * | 2010-03-17 | 2010-10-06 | 无锡新洁能功率半导体有限公司 | 一种超势垒半导体整流器件及其制造方法 |
| CN103579343A (zh) * | 2012-08-07 | 2014-02-12 | 力士科技股份有限公司 | 一种超结沟槽金属氧化物半导体场效应管及其制造方法 |
| CN103474465A (zh) * | 2013-09-06 | 2013-12-25 | 无锡新洁能股份有限公司 | 一种超结mosfet器件及其制造方法 |
| CN106158927A (zh) * | 2016-08-25 | 2016-11-23 | 无锡新洁能股份有限公司 | 一种优化开关特性的超结半导体器件及制造方法 |
| CN106711191A (zh) * | 2017-02-14 | 2017-05-24 | 无锡新洁能股份有限公司 | 具有终端保护区的超结半导体器件及其制造方法 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN208570614U (zh) * | 2018-08-16 | 2019-03-01 | 无锡新洁能股份有限公司 | 一种绝缘栅双极型半导体器件 |
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020125326A1 (zh) * | 2018-12-17 | 2020-06-25 | 苏州东微半导体有限公司 | 半导体超结功率器件 |
| CN109830532A (zh) * | 2019-01-22 | 2019-05-31 | 上海华虹宏力半导体制造有限公司 | 超结igbt器件及其制造方法 |
| US11133407B2 (en) | 2019-01-22 | 2021-09-28 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Super-junction IGBT device and method for manufacturing same |
| CN109887990A (zh) * | 2019-01-30 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 超结igbt器件及其制造方法 |
| CN112864244A (zh) * | 2019-11-12 | 2021-05-28 | 南通尚阳通集成电路有限公司 | 超结器件 |
| CN111342638A (zh) * | 2020-04-02 | 2020-06-26 | 广东美的白色家电技术创新中心有限公司 | 一种功率器件、桥臂电路、功率模块及电子设备 |
| CN113628969A (zh) * | 2020-05-06 | 2021-11-09 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| KR20220015453A (ko) * | 2020-05-06 | 2022-02-08 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 소자의 제조 방법 |
| US11626480B2 (en) | 2020-05-06 | 2023-04-11 | Suzhou Oriental Semiconductor Co., Ltd. | Method for manufacturing a semiconductor super-junction device |
| CN113628968A (zh) * | 2020-05-06 | 2021-11-09 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| JP7175449B2 (ja) | 2020-05-06 | 2022-11-21 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| WO2021223353A1 (zh) * | 2020-05-06 | 2021-11-11 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| WO2021223354A1 (zh) * | 2020-05-06 | 2021-11-11 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| KR102532028B1 (ko) | 2020-05-06 | 2023-05-12 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 소자의 제조 방법 |
| KR20220020924A (ko) * | 2020-05-06 | 2022-02-21 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 소자의 제조 방법 |
| KR102518360B1 (ko) | 2020-05-06 | 2023-04-06 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 소자의 제조 방법 |
| US11658209B2 (en) | 2020-05-06 | 2023-05-23 | Suzhou Oriental Semiconductor Co., Ltd. | Method for manufacturing a semiconductor super-junction device |
| CN113628969B (zh) * | 2020-05-06 | 2022-06-24 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN113628968B (zh) * | 2020-05-06 | 2022-06-24 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| JP2022536238A (ja) * | 2020-05-06 | 2022-08-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| JP2022536237A (ja) * | 2020-05-06 | 2022-08-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| JP7175450B2 (ja) | 2020-05-06 | 2022-11-21 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| KR20220054279A (ko) * | 2020-10-20 | 2022-05-02 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 소자의 제조 방법 |
| JP2023502812A (ja) * | 2020-10-20 | 2023-01-26 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパージャンクションデバイスの製造方法 |
| WO2022082885A1 (zh) * | 2020-10-20 | 2022-04-28 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN112271134B (zh) * | 2020-10-20 | 2021-10-22 | 苏州东微半导体股份有限公司 | 半导体功率器件的制造方法 |
| CN112271134A (zh) * | 2020-10-20 | 2021-01-26 | 苏州东微半导体股份有限公司 | 半导体功率器件的制造方法 |
| CN112086506A (zh) * | 2020-10-20 | 2020-12-15 | 苏州东微半导体有限公司 | 半导体超结器件的制造方法 |
| JP7291429B2 (ja) | 2020-10-20 | 2023-06-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパージャンクションデバイスの製造方法 |
| KR102607110B1 (ko) * | 2020-10-20 | 2023-11-29 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 소자의 제조 방법 |
| US11973107B2 (en) | 2020-10-20 | 2024-04-30 | Suzhou Oriental Semiconductor Co., Ltd. | Manufacturing method of semiconductor super-junction device |
| CN116525435A (zh) * | 2022-09-05 | 2023-08-01 | 苏州华太电子技术股份有限公司 | 一种igbt器件的制备方法及igbt器件 |
| CN116525435B (zh) * | 2022-09-05 | 2024-07-19 | 苏州华太电子技术股份有限公司 | 一种igbt器件的制备方法及igbt器件 |
| CN115376918A (zh) * | 2022-10-26 | 2022-11-22 | 深圳市美浦森半导体有限公司 | 一种igbt器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108767000B (zh) | 2024-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108767000A (zh) | 一种绝缘栅双极型半导体器件及其制造方法 | |
| CN105322002B (zh) | 反向传导igbt | |
| CN106067480B (zh) | 一种双通道rc-ligbt器件及其制备方法 | |
| CN105633139B (zh) | 具有载流子存储结构的igbt器件及其制造方法 | |
| CN103383957B (zh) | 一种逆导型igbt器件 | |
| CN107026163A (zh) | 具有沿着晶体管单元区的过渡区中的晶体管单元和超结结构的半导体器件 | |
| CN107195678B (zh) | 一种载流子存储增强的超结igbt | |
| CN102723363B (zh) | 一种vdmos器件及其制作方法 | |
| CN103681852A (zh) | 电力半导体元件 | |
| CN106783851A (zh) | 集成肖特基二极管的SiCJFET器件及其制作方法 | |
| CN107275381A (zh) | 一种双重载流子存储增强的igbt | |
| CN112201690A (zh) | Mosfet晶体管 | |
| CN108565284A (zh) | 一种沟槽栅场截止逆导型igbt | |
| CN207183281U (zh) | 一种可调节开关速度的沟槽栅超结半导体器件 | |
| CN208570614U (zh) | 一种绝缘栅双极型半导体器件 | |
| CN109148591A (zh) | 一种集成肖特基二极管的碳化硅槽栅mos器件 | |
| CN108447905A (zh) | 一种具有沟槽隔离栅极结构的超结igbt | |
| CN107134488B (zh) | 一种载流子存储增强的绝缘栅双极型晶体管 | |
| CN213212164U (zh) | 一种集成栅保护结构的SiC MOSFET器件 | |
| CN109801911A (zh) | 一种混合元胞型集成igbt器件 | |
| CN109244128A (zh) | 一种半封闭式屏蔽栅iegt器件结构及其制作方法 | |
| CN103268888B (zh) | 一种具有发射极镇流电阻的igbt器件 | |
| CN206672934U (zh) | 集成肖特基二极管的SiCJFET器件 | |
| CN212874493U (zh) | 一种平面型的槽栅igbt半导体功率器件 | |
| CN108767003A (zh) | 高抗闩锁能力的igbt器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |