JP7175450B2 - 半導体超接合デバイスの製造方法 - Google Patents
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Description
本出願は、2020年5月6日に中国特許庁に出願され、出願番号が202010372375.6である中国特許出願の優先権を主張し、該出願の全ての内容を参照により本願に援用する。
本開示は半導体超接合デバイスの技術分野に関し、例えば半導体超接合デバイスの製造方法に関する。
半導体超接合デバイスは、電荷バランス技術に基づいて、オン抵抗及び寄生容量を低減することにより、極めて速いスイッチング特性を有し、スイッチング損失を低減し、より高いパワー変換効率を実現することができる。関連技術に係る半導体超接合デバイスの主な製造プロセスは、以下の通りである。まず、図1に示すように、n型エピタキシャル層10にハードマスク層11を形成してから、フォトリソグラフィ及びエッチングを行い、ハードマスク層11内に開口を形成し、且つn型エピタキシャル層10内にトレンチ12を形成する。次に、図2に示すように、エピタキシャルプロセスにより形成されたトレンチ内にp型カラム13を形成し、且つ平坦化処理を行い、その後、図3に示すように、さらに1回のフォトリソグラフィプロセス及びエッチングプロセスによりゲート誘電体層14及びゲート15を形成する。最後に、n型エピタキシャル層10内に、p型ボディ領域16及びp型ボディ領域16内に位置するn型ソース領域17を形成する。プレーナ型の半導体超接合デバイスであってもトレンチ型の半導体超接合デバイスであっても、p型カラムを形成する時に、1回のフォトリソグラフィプロセスが必要であり、そして、ゲートを形成する時に、さらなる1回のフォトリソグラフィプロセスが必要であり、フォトリソグラフィプロセスのコストが高くてアライメントずれのリスクがあるため、半導体超接合デバイスの製造コスト及び製造リスクが高い。
本開示は、半導体超接合デバイスの製造コストを低減し、且つ半導体超接合デバイスの製造リスクを低減するために、半導体超接合デバイスの製造方法を提供する。
本開示は、半導体超接合デバイスの製造方法であって、
n型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりp型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記p型カラムの位置に対応する少なくとも一つの開口を形成することと、
前記ハードマスク層をマスクとして前記n型エピタキシャル層をエッチングし、前記n型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第1のトレンチを形成し、前記第1のトレンチは、対応する前記開口の下方に位置するp型カラム領域と、前記p型カラム領域の両側に位置するゲート領域を含むことと、
前記第1のトレンチの表面に第1の絶縁層を形成し、第1の導電層を堆積して且つエッチバックすることにより、前記第1のトレンチのゲート領域内にゲートを形成することと、
前記ゲートの露出側壁に絶縁側壁を形成し、前記ハードマスク層と前記絶縁側壁をマスクとして、前記n型エピタキシャル層をエッチングし、前記n型エピタキシャル層内に、対応する前記p型カラム領域下方に位置する第2のトレンチを形成することと、
前記p型カラム領域と前記第2のトレンチ内に、前記n型エピタキシャル層との間にpn接合構造が形成されて前記ゲートとは前記絶縁側壁で分離されるp型カラムを形成することと、
を含む、半導体超接合デバイスの製造方法を提供する。
n型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりp型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記p型カラムの位置に対応する少なくとも一つの開口を形成することと、
前記ハードマスク層をマスクとして前記n型エピタキシャル層をエッチングし、前記n型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第1のトレンチを形成し、前記第1のトレンチは、対応する前記開口の下方に位置するp型カラム領域と、前記p型カラム領域の両側に位置するゲート領域を含むことと、
前記第1のトレンチの表面に第1の絶縁層を形成し、第1の導電層を堆積して且つエッチバックすることにより、前記第1のトレンチのゲート領域内にゲートを形成することと、
前記ゲートの露出側壁に絶縁側壁を形成し、前記ハードマスク層と前記絶縁側壁をマスクとして、前記n型エピタキシャル層をエッチングし、前記n型エピタキシャル層内に、対応する前記p型カラム領域下方に位置する第2のトレンチを形成することと、
前記p型カラム領域と前記第2のトレンチ内に、前記n型エピタキシャル層との間にpn接合構造が形成されて前記ゲートとは前記絶縁側壁で分離されるp型カラムを形成することと、
を含む、半導体超接合デバイスの製造方法を提供する。
好ましくは、前記半導体超接合デバイスの製造方法は、前記n型エピタキシャル層内にp型ボディ領域を形成することと、前記p型ボディ領域にn型ソース領域を形成することと、をさらに含む。
好ましくは、前記ハードマスク層は酸化シリコン層-窒化シリコン層-酸化シリコン層の積層である。
好ましくは、エッチングにより前記第1のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する。
好ましくは、前記第1の絶縁層の材料は酸化シリコンである。
好ましくは、前記第1の導電層の材料は多結晶シリコンである。
好ましくは、前記第1の導電層を堆積する時に、形成された第1の導電層は少なくとも前記第1のトレンチのゲート領域を満たす。
好ましくは、前記第2のトレンチの幅は、対応する前記p型カラム領域の幅よりも大きい。
好ましくは、エッチングにより前記第2のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する。
好ましくは、前記絶縁側壁は窒化シリコン層を含む。
好ましくは、前記p型カラムの材料はp型多結晶シリコンである。
本開示に係る半導体超接合デバイスの製造方法は、1回のリソグラフィプロセスにより第1のトレンチを形成してから、自己整合的に第1のトレンチのゲート領域内にゲートを形成し、さらに、ゲート側壁を覆う絶縁側壁とハードマスク層をマスクとしてn型エピタキシャル層をエッチングして第2のトレンチを形成し、そして、第1のトレンチと第2のトレンチ内にp型カラムを形成する。本開示の半導体超接合デバイスの製造方法において、ゲート及びp型カラムを形成する時に、フォトリソグラフィプロセスは1回だけ必要であり、これは半導体超接合デバイスの製造コストを大幅に低減し、且つ半導体超接合デバイスの製造リスクを低減することができる。
以下、本発明の実施例における図面を参照し、具体的な実施形態によって、本開示の技術案を説明する。本開示で用いられる例えば「有する」、「含む」、「備える」等の用語は、一又は複数の他の要素又はその組み合わせの存在又は追加を排除するものではない。同時に、本開示の具体的な実施形態を説明するために、図面に列挙された模式図は、本開示の前記層及び領域の厚さを拡大し、かつ列挙された図形の大きさは実際の寸法を示すわけではない。
図4から図10は、本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。
まず、図4に示すように、提供されたn型エピタキシャル層20の上にハードマスク層30を形成し、n型エピタキシャル層20は、通常、シリコンであり、ハードマスク層30は、通常、酸化シリコン層-窒化シリコン層-窒化シリコン層の積層である。フォトリソグラフィプロセスにより前記p型カラムの位置を定義し、そして、ハードマスク層30をエッチングし、ハードマスク層30中に少なくとも一つの開口31を形成し、開口31はp型カラムの位置に対応し、開口31の数、すなわちp型カラムの数は、設計された半導体超接合デバイスの仕様により決定され、本発明の実施例では2つの開口31のみを例示的に示す。
次に、図5に示すように、ハードマスク層30をマスクとしてn型エピタキシャル層20をエッチングし、n型エピタキシャル層20内に第1のトレンチ32を形成し、第1のトレンチ32はハードマスク層30中に形成された開口と一対一に対応し、第1のトレンチ32は、対応する開口の下方に位置するp型カラム領域32a及びp型カラム領域32aの両側に位置するゲート領域32bを含む。エッチングにより第1のトレンチ32を形成する時に、異方性エッチングと等方性エッチングを組み合わせた方法を選択することができ、例えばまず異方性エッチングの方法を採用して第1のトレンチ32のp型カラム領域32aを形成し、そして等方性エッチングの方法を採用して第1のトレンチ32のゲート領域32bを形成する。
次に、図6に示すように、第1のトレンチの表面に熱酸化の方法により第1の絶縁層21を形成し、第1の絶縁層21は、通常、酸化シリコンである。そして、第1の導電層を堆積してエッチバックし、第1のトレンチのゲート領域内にゲート22を形成する。第1の導電層を堆積する時に、第1の導電層を第1のトレンチ全体に満たしてもよく、第1の導電層を第1のトレンチ全体に満たさなくてもよいが、第1の導電層を第1のトレンチのゲート領域に満たすべきである。
次に、図7に示すように、ゲート22の露出側壁に絶縁側壁33を形成し、絶縁側壁33は、通常、窒化シリコン層を含む。そして、ハードマスク層30及び絶縁側壁33をマスクとして、まず露出した第1の絶縁層をエッチングし、そして、n型エピタキシャル層20をエッチングし続けて、n型エピタキシャル層20内に第1のトレンチの下方に位置する第2のトレンチ34を形成する。好ましくは、図8に示すように、第2のトレンチ34の幅は、対応するp型カラム領域の幅より大きくてもよく、それに対応して、エッチングにより第2のトレンチ34を形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用することができ、例示的には、まず異方性エッチングの方法を採用してエッチングし、そして等方性エッチングの方法を採用してエッチングすることができ、これにより第2のトレンチ34の幅を増加させ、すなわち隣接する第2のトレンチ34の間のn型エピタキシャル層の幅を減少させる。
図7及び図8に示すように、絶縁側壁33はハードマスク層30の露出側壁に延伸することができる。
次に、図9に示すように、第1のトレンチと第2のトレンチ内にp型カラム23を形成し、p型カラム23とn型エピタキシャル層20との間にpn接合構造が形成されることにより、電荷バランスが形成され、p型カラム23とゲート22は、絶縁側壁33によって分離されている。p型カラム23は、エピタキシャルプロセスにより形成されたp型多結晶シリコンであってもよい。好ましくは、p型カラム23を形成する前に、まずp型イオン注入を1回行うことができ、それにより第2のトレンチの下方又は第2のトレンチの下方及び両側のn型エピタキシャル層20内にp型補償領域を形成して、さらに、p型カラム23とn型エピタキシャル層20との間のより良い電荷バランスを実現する。
次に、図10に示すように、通常のプロセスによって、n型エピタキシャル層20内にp型ボディ領域24を形成し、且つp型ボディ領域24内にn型ソース領域25を形成する。
最後に、通常のプロセスによって、隔離誘電体層及び金属層等を形成することにより、半導体超接合デバイスを得ることができる。
Claims (10)
- 半導体超接合デバイスの製造方法であって、
n型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりp型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記p型カラムの位置に対応する少なくとも一つの開口を形成することと、
前記ハードマスク層をマスクとして前記n型エピタキシャル層をエッチングし、前記n型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第1のトレンチを形成し、前記第1のトレンチは、対応する前記開口の下方に位置するp型カラム領域と、前記p型カラム領域の両側に位置するゲート領域を含むことと、
前記第1のトレンチの表面に第1の絶縁層を形成し、第1の導電層を堆積して且つエッチバックすることにより、前記第1のトレンチのゲート領域内にゲートを形成することと、
前記ゲートの露出側壁に絶縁側壁を形成し、前記ハードマスク層と前記絶縁側壁をマスクとして、前記n型エピタキシャル層をエッチングし、前記n型エピタキシャル層内に、対応する前記p型カラム領域下方に位置する第2のトレンチを形成することと、
前記p型カラム領域と前記第2のトレンチ内に、前記n型エピタキシャル層との間にpn接合構造が形成されて前記ゲートとは前記絶縁側壁で分離されるp型カラムを形成することと、
を含む、半導体超接合デバイスの製造方法。 - 前記n型エピタキシャル層内にp型ボディ領域を形成することと、
前記p型ボディ領域にn型ソース領域を形成することと、
をさらに含む、
請求項1に記載の半導体超接合デバイスの製造方法。 - 前記ハードマスク層は酸化シリコン層-窒化シリコン層-酸化シリコン層の積層である、
請求項1に記載の半導体超接合デバイスの製造方法。 - エッチングにより前記第1のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する、
請求項1に記載の半導体超接合デバイスの製造方法。 - 前記第1の導電層の材料は多結晶シリコンである、
請求項1に記載の半導体超接合デバイスの製造方法。 - 前記第1の導電層を堆積する時に、形成された第1の導電層は少なくとも前記第1のトレンチのゲート領域を満たす、
請求項1に記載の半導体超接合デバイスの製造方法。 - 前記第2のトレンチの幅は、対応する前記p型カラム領域の幅よりも大きい、
請求項1に記載の半導体超接合デバイスの製造方法。 - エッチングにより前記第2のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する、
請求項7に記載の半導体超接合デバイスの製造方法。 - 前記絶縁側壁は窒化シリコン層を含む、
請求項1に記載の半導体超接合デバイスの製造方法。 - 前記p型カラムの材料はp型多結晶シリコンである、
請求項1に記載の半導体超接合デバイスの製造方法。
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