CN103579343A - 一种超结沟槽金属氧化物半导体场效应管及其制造方法 - Google Patents

一种超结沟槽金属氧化物半导体场效应管及其制造方法 Download PDF

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Abstract

本发明公开一种高压的超结沟槽金属氧化物半导体场效应管的结构及其制造方法，根据本发明的结构，在每个单元内都包括一个第一导电类型的第一柱状掺杂区和一对第二导电类型的第二柱状掺杂区，还包括至少一个栅沟槽和多个沟槽式源体接触区。本发明采用了RSO结构以减小电荷分布不平衡，陷阱电荷等问题对器件性能的影响，使器件拥有更好的工作特性。并且，P型和N型柱状掺杂区采用了掺杂的形成方式，并且只用到一次沟槽刻蚀，简化了制造流程并有效地节约了器件的制作成本。

Description

一种超结沟槽金属氧化物半导体场效应管及其制造方法
技术领域
本发明涉及一种半导体功率器件的器件构造及制造方法。特别涉及一种改进的超结(super-junction，下同)沟槽金属氧化物半导体场效应管(MOSFET，下同)的器件沟槽及制造方法。
背景技术
在半导体功率器件领域，由于超结沟槽MOSFET器件具有较高的击穿电压和较低的漏-源电阻(Rds)，所以其比普通的沟槽MOSFET器件在应用中更具有优势。然而，超结沟槽MOSFET在制造和应用中也存在不足。众所周知，超结沟槽MOSFET器件的基本结构是在重掺杂的衬底上用离子注入的方法形成间隔交替的P型和N型柱状掺杂结构，其二者相互连接且相互平行。但是，在生产制造过程中，这种结构极易受到影响，例如在随后的热环境中，所述P型和N型柱状掺杂结构之间的杂质离子会发生再次扩散运动以及柱状掺杂区中的陷阱电荷等因素，这些因素都会造成超结沟槽MOSFET器件中的电荷分布不平衡，从而对超结沟槽MOSFET器件性能造成毁灭性的影响。尤其是，在电压低于200V时，随着柱状掺杂区的宽度变窄，上述的因素作用将更加明显。
在美国专利号为US7,601,597B2的美国专利中揭示了一种方法可以有效地避免上述P型和N型柱状掺杂区中杂质离子发生再次扩散的问题。具体的方法为：在所有的扩散过程(例如沟槽刻蚀后形成牺牲氧化层、形成栅极氧化层、形成P型体区以及形成n+源区等)结束之后，再进行P型柱状掺杂区的形成。采用这种方法形成的超结沟槽MOSFET如图1A所示。
然而，上述现有技术的不足之处在于，超结沟槽MOSFET的成本过高。首先，在进行沟槽的刻蚀后，P型柱状掺杂区要通过生长额外的P型外延层的方法获得；其次，在生长P型外延层后需要进行额外的化学机械抛光(CMP，Chemical Mechanical Polishing)步骤以实现其表面的平坦化；再次，需要进行两次沟槽的刻蚀(一次刻蚀形成沟槽栅的沟槽，另一次刻蚀形成P型柱状掺杂区的深沟槽)。而上述的这些过程会大量增加制造成本而不适用于量产。此外，柱状掺杂区中的陷阱电荷因素引起电荷分布不平衡的问题依然没有得到解决。
在M.A.Gajda等人的文章《Industrialization of Resurf Stepped OxideTechnology for Power Transistors》和Xin Yang等人的文章《TunableOxide-Bypassed Trench Gate MOSFET Breaking the Ideal Super-junctionMOSFET Performance Line at Equal Column Width》中分别揭示了用于解决超结沟槽MOSFET的局限的结构，如图1B和图1C所示。除了技术名称有区别外，图1B和图1C中所示的两种结构极为相似，都是在其外延层中采用了大于传统MOSFET外延层中的多数载流子浓度从而具有更低的Rds和更高的击穿电压。两者的唯一不同之处在于，图1B所示的结构中只有一个外延层，而图1C所示的结构中拥有两个外延层，即外延层1和外延层2，其中外延层1位于重掺杂的衬底上方，外延层2位于外延层1的上方，其中外延层1的多数载流子浓度低于外延层2。由于不存在P型和N型柱状掺杂区的相互扩散，因而图1B和图1C所示的两种结构中就不存在电荷分布不平衡的问题，从而解决了超结沟槽MOSFET器件中的技术局限。然而图1B和图1C所示两种结构只有在电压小于200V的条件下才能显示出优越于超结沟槽MOSFET的特性。也就是说，在偏置电压超过200V时，传统的超结沟槽MOSFET器件拥有比上述两种结构更低的Rds值，那么上述两者结构的优点在偏置电压超过200V时将不复存在。
因此，在半导体功率器件领域中，尤其是在超结沟槽MOSFET器件的设计和制造领域中，需要提出一种新颖的器件构造以解决上述的困难和设计局限。
发明内容
本发明克服了现有技术中存在的缺点，提供了一种改进的具有RSO(resurf stepped oxide)结构的超结沟槽MOSFET，可以通过调节氧化层的厚度从而尽量减少将电荷分布不平衡和陷阱电荷产生的影响，得到更好的器件性能和可量产性。
根据本发明的实施例，提供了具有一种超结沟槽金属氧化物半导体场效应管(MOSFET)包括多个单元，每个单元包括：
(a)第一导电类型的衬底；
(b)第一导电类型的外延层，该外延层位于所述衬底的上表面，且该外延层的多数载流子浓度低于所述衬底；
(c)一对深沟槽，从所述外延层的上表面向下延伸入所述外延层，其中每个所述深沟槽的内表面都衬有一层电介质层；
(d)屏蔽电极(shielded electrode)，位于每个所述深沟槽内，且靠近所述电介质层，同时，所述屏蔽电极通过一个填充有接触金属插塞的沟槽式源接触区而连接至源金属层；
(e)平台区，位于所述的一对深沟槽之间；
(f)第一导电类型的第一柱状掺杂区，位于所述平台区内；
(g)一对第二导电类型的第二柱状掺杂区，位于所述平台区内，且与所述深沟槽的侧壁相邻，所述第二柱状掺杂区围绕所述第一柱状掺杂区且与所述第一柱状掺杂区平行交替排列；
(h)第二导电类型的体区，位于所述平台区内，靠近所述深沟槽的部分侧壁且覆盖所述第一柱状掺杂区和所述第二柱状掺杂区的上表面；
(i)至少一个沟槽栅，从所述平台区的上表面向下穿过所述体区并延伸入所述第一柱状掺杂区；
(j)多个沟槽式源体接触区，位于所述平台区，每个所述沟槽式源体接触区都填充有所述的接触金属插塞，且穿过一个接触绝缘层并延伸入所述体区；
(k)第一导电类型的源区，靠近所述体区的上表面且位于每个所述的沟槽栅和与其相邻的所述沟槽式源体接触区的侧壁之间，其中所述源区的多数载流子浓度高于所述外延层。
根据本发明的实施例，提供了另一种超结沟槽金属氧化物半导体场效应管，包括多个单元，每个单元包括：
(a)第一导电类型的衬底；
(b)第一导电类型的外延层，该外延层位于所述衬底的上表面，且该外延层的多数载流子浓度低于所述衬底；
(c)一对深沟槽，从所述外延层的上表面向下延伸入所述外延层，其中每个所述深沟槽的内表面都衬有一层电介质层；
(d)平台区，位于所述的一对深沟槽之间；
(e)第一导电类型的第一柱状掺杂区，位于所述平台区内；
(f)一对第二导电类型的第二柱状掺杂区，位于所述平台区内，且与所述深沟槽的侧壁相邻，所述第二柱状掺杂区围绕所述第一柱状掺杂区且与所述第一柱状掺杂区平行交替排列；
(g)第二导电类型的体区，位于所述平台区内，靠近所述深沟槽的部分侧壁且覆盖所述第一柱状掺杂区和所述第二柱状掺杂区的上表面；
(h)至少一个沟槽栅，从所述平台区的上表面向下穿过所述体区并延伸入所述第一柱状掺杂区；
(i)多个沟槽式源体接触区，位于所述平台区，每个所述沟槽式源体接触区都填充有所述的接触金属插塞，且穿过一个接触绝缘层并延伸入所述体区；
(j)第一导电类型的源区，靠近所述体区的上表面且位于每个所述的沟槽栅和与其相邻的所述沟槽式源体接触区的侧壁之间，其中所述源区的多数载流子浓度高于所述外延层。
在一些优选的实施例中，所述超结金属氧化物半导体场效应管还包括一个用于栅连接的沟槽栅，其位于所述单元的***，通过一个沟槽式栅接触区连接至栅金属层，其中所述的用于栅连接的沟槽栅穿过所述体区并延伸入所述第一柱状掺杂区，并且该用于栅连接的沟槽栅所靠近的所述体区中不存在所述源区。
在一些优选的实施例中，所述超结金属氧化物半导体场效应管还包括一个终端区，其进一步包括多个第二导电类型的保护环。
在一些优选的实施例中，所述深沟槽的底部位于所述衬底之上且位于所述第一和第二柱状掺杂区的底部之下；在另一些优选的实施例中，所述深沟槽的底部进一步延伸入所述衬底之中，并且所述第一和第二柱状掺杂区的下底面靠近所述外延层和所述衬底的接触面。
在一些优选的实施例中，每个所述单元只包括一个沟槽栅；在另一些优选的实施例中，每个所述单元可以包括多个沟槽栅，以获得更小的沟槽电阻和更大的电容，从而进一步降低Rds和增强ESD(Electro-Staticdischarge)性能，这是由于多个沟槽栅的结构使得该器件具有更小的沟道电阻和更大的电容。
在一些优选的实施例中，位于所述单元中的每个沟槽栅都包括一个掺杂的多晶硅层，其衬有一层栅极氧化层，其中，所述栅极氧化层沿所述沟槽栅底部的厚度等于或者小于其沿所述沟槽栅侧壁的厚度；在另一些优选的实施例中，位于所述单元中的每个沟槽栅都包括一个掺杂的多晶硅层，其衬有一层栅极氧化层，其中，所述栅极氧化层沿所述沟槽栅底部的厚度大于其沿所述沟槽栅侧壁的厚度。
在一些优选的实施例中，所述第一导电类型为N型，所述第二导电类型为P型；在另一些优选的实施例中，所述第一导电类型为P型，所述第二导电类型为N型。
根据本发明的实施例，还提供了一种超结沟槽金属氧化物半导体场效应管单元的制造方法，包括
(a)在所述第一导电类型的衬底的上表面生长第一导电类型的外延层；
(b)在所述外延层的上表面形成一层硬模(hard mask)；
(c)在所述硬模的上表面提供一层用于定义深沟槽的掩模，随后先后利用干氧刻蚀和干硅刻蚀的方法，刻蚀所述硬模和所述外延层，形成一对深沟槽；
(d)在下降流等离子体中进行各项同性的干硅刻蚀，以消除等离子体损伤；
(e)进行第一导电类型的掺杂剂的有角度的离子注入并进行该掺杂剂离子的扩散，形成位于所述外延层中的具有柱状结构的第一柱状掺杂区；
(f)进行第二导电类型的掺杂剂的有角度的离子注入并进行该掺杂剂离子的扩散，形成位于所述外延层中的具有柱状结构的第二柱状掺杂区，并且其靠近所述深沟槽的侧壁，平行且围绕所述第一柱状掺杂区；
(g)移除所述硬模；
(h)形成一层电介质层，其衬于所述深沟槽的内表面且覆盖所述外延层的上表面；
(i)将所述电介质层从所述外延层的上表面移除；
(j)提供一层用于定义沟槽栅的掩模，并刻蚀所述第一柱状掺杂区形成至少一个栅沟槽；
(k)在所述栅沟槽内表面形成一层牺牲氧化层并通过移除该牺牲氧化层来消除在刻蚀过程中引入的损伤；
(1)在所述栅沟槽的内表面形成一层栅极氧化层；
(m)淀积一层掺杂的多晶硅层，使其靠近所述的栅极氧化层以填充所述的栅沟槽；
(n)通过化学机械抛光(Chemical Mechanical Polishing)或者等离子体刻蚀的步骤回刻所述掺杂的多晶硅层；
(o)在所述外延层的上表面提供一层体区掩模；
(p)进行所述第二导电类型的掺杂剂的离子注入和扩散，以形成体区；
(q)移除所述体区掩模，并在所述外延层的上表面提供一层源区掩模；
(r)进行所述第一导电类型的掺杂剂的离子注入和扩散，以在所述体区的上方形成源区；
(s)移除所述源区掩模，并在所述外延层的上表面淀积一层绝缘层作为接触绝缘层。
在一些优选的实施例中，在所述形成电介质层的工序中，该制造方法包括：形成一层电介质层，使其填充所述深沟槽。在另一些优选的实施例中，在所述形成电介质层的工序中，该制造方法包括：形成一层电介质层，使其衬于所述沟槽栅的内表面；淀积一层导电材料(优选地为掺杂的多晶硅层)使其靠近所述电介质层并填充所述深沟槽；从所述外延层的上表面将所述导电物质移除；使所述导电物质的上表面凹陷以形成位于所述深沟槽中的屏蔽电极。
在一些优选的实施例中，该制造方法还包括在提供所述体区掩模之前，提供一层保护环掩模并进行所述第二导电类型的掺杂剂的离子注入和扩散，以形成位于终端区的多个保护环。
在一些优选的实施例中，该制造方法还包括在所述接触绝缘层的上表面提供一层接触掩模，并先后进行干氧刻蚀和干硅刻蚀以形成多个接触孔洞；进行所述第二导电类型的掺杂剂的离子扩散形成多个欧姆体接触区，其位于所述体区内并围绕每个所述接触孔洞的底部。
在一些优选的实施例中，该制造方法还包括在所述接触绝缘层的上表面淀积一层金属层并在其上提供金属掩模，通过刻蚀该金属层分别形成栅金属层和源金属层。
本发明的一个优点是，在超结沟槽金属氧化物半导体场效应管中采用了RSO结构以减小电荷分布不平衡，陷阱电荷等问题对器件性能的影响，使器件拥有更好的工作特性。
本发明的另一个优点是，在制造过程中，P型和N型柱状掺杂区采用了掺杂的形成方式，并且只用到一次沟槽刻蚀，简化了制造流程并有效地节约了器件的制作成本。
附图说明
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明如后，其中：
图1A为现有技术揭示的超结沟槽MOSFET的剖视图。
图1B为现有技术揭示的沟槽MOSFET的剖视图。
图1C为现有技术揭示的另一种沟槽MOSFET的剖视图。
图2A为根据本发明的具体实施例的超结沟槽MOSFET的剖视图。
图2B为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图3为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图4为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图5为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图6为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图7为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图8为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图9为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图10为根据本发明的另一个具体实施例的超结沟槽MOSFET的剖视图。
图11为显示模拟的特定的Rds值和每个单元中沟槽栅的个数之间关系的曲线图。
图12A-12L为根据图4所示的本发明实施例的超结沟槽MOSFET制作过程的剖视图。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。但是本发明不局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实施本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的技术特征可以相互结合，有特别说明的除外。
图2A揭示了根据本发明的一个优选的实施例的N沟道超结沟槽MOSFET200的一个剖视图，其形成于一个N型外延层201中且位于一个N+衬底202之上，该N+衬底202下方衬有一层漏金属层203，优选地为Ti/Ni/Ag金属层。该N沟道超结沟槽MOSFET200包括多个单元，每个单元包括一对深沟槽204，其从所述N外延层201的上表面向下延伸，但是没有到达所述N外延层201和所述N+衬底202之间的接触面。在每个所述深沟槽204中都包括一个屏蔽电极205，其优选地为掺杂的多晶硅层，并衬有一层电介质层206。所述屏蔽电极205通过一个沟槽式源接触区225连接至源金属层213，其中所述沟槽式源接触区填充有一个接触金属插塞218，穿过一个接触绝缘层220并延伸入所述屏蔽电极205。参照图2A可见，在每个单元中的所述一对深沟槽204之间自然地形成一个平台区，其中包括一个N型第一柱状掺杂区208。此外，一对P型第二柱状掺杂区207也形成于所述平台区中，并平行地位于所述N型第一柱状掺杂区208和所述深沟槽204的侧壁之间，同时，该所述N型第一柱状掺杂区208和所述P型第二柱状掺杂区207的底部都位于所述深沟槽204的底部之上。该平台区还包括一个p型体区209，其延伸于所述一对深沟槽204之间，并且覆盖所述N型第一柱状掺杂区208和所述P型第二柱状掺杂区207的上表面。由图2A中虚线所示，每个单元中还包括一个沟槽栅210穿过所述p型体区209并进一步延伸入所述N型第一柱状掺杂区208，其中所述沟槽栅210包括一个栅电极211，该栅电极优选地为掺杂的多晶硅层并且衬有一层栅极氧化层212，其中所述沟槽栅210进一步延伸至一个用于栅连接的沟槽栅210’，并通过一个沟槽式栅接触区223连接至栅金属层214，其中所述用于栅连接的沟槽栅210’靠近所述单元且填充有一个接触金属插塞228。在一些优选的实施例中，所述用于栅连接的沟槽栅210’与位于单元中的所述沟槽栅210具有相同的结构，更优选地，所述用于栅连接的沟槽栅210’的沟槽宽度大于位于单元中的所述沟槽栅210。所述平台区还包括多个沟槽式源体接触区217，其穿过所述接触绝缘层220并延伸入所述p型体区209，其中每个所述沟槽式源体接触区217都填充有一个接触金属插塞218’。此外，n+源区216围绕所述沟槽栅210的上部分形成，并延伸于所述沟槽栅210和相邻的所述沟槽式源体接触区217的侧壁之间。因此，所述p型体区209和所述n+源区216都通过所述多个沟槽式源体接触区217连接至所述源金属层213。此外，一个p+欧姆体接触区形成于每个所述沟槽式源体接触区217的下方并至少包围其底部以减小所述接触金属插塞218’和所述p型体区209之间的接触电阻。在这个优选的实施例中，所有的所述接触金属插塞(218和218’)都可以利用衬有一层势垒层的钨插塞来实现，其中所述势垒层优选地为Ti/TiN或者Co/TiN或者Ta/TiN。
图2B揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET200’的一个剖视图，其包括N型第一柱状掺杂区238和P型第二柱状掺杂区237，与图2A所示超结沟槽MOSFET200有着相似的结构，不同之处在于图2B所示超结沟槽MOSFET还包括一个终端区245，其包括多个保护环结构，其中第一类保护环239(1st GR，如图2B所示)短接至所述n+源区241，第二类保护环242(2nd GR，如图2B所示)是具有悬浮电压的悬浮保护环，此外，所述第一类和第二类保护环的结深都大于所述p型体区246。更优选地，所述第一类保护环239通过所述p型体区246短接至一个N型第三柱状掺杂区238’和一个P型第四柱状掺杂区237’，其中所述N型第三柱状掺杂区238’的宽度约为所述N型第一柱状掺杂区238的一半，所述P型第四柱状掺杂区237’的宽度与所述P型第二柱状掺杂区237的宽度相同。
图3揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET300的一个剖视图，其与图2A所示超结沟槽MOSFET200有着相似的结构，不同之处在于图3中所示的深沟槽304自N型外延层301的上表面开始向下延伸穿过所述N型外延层301并延伸入N+衬底302。除此之外，N型第一柱状掺杂区308的底部和P型第二柱状掺杂区307的下底面都靠近所述N型外延层301与所述N+衬底302之间的接触面处。
图4揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET400的一个剖视图，其与图2A所示超结沟槽MOSFET200有着相似的结构，不同之处在于图4中每个单元包括多个沟槽栅410以进一步降低Rds并增强器件的ESD性能。如图4所示，在单元中的每个p型体区409都通过一个沟槽式源体接触区417而连接至源金属层413。
图5揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET500的一个剖视图，其与图3所示超结沟槽MOSFET300有着相似的结构，不同之处在于图5中每个单元包括多个沟槽栅510以进一步降低Rds并增强器件的ESD性能。如图5所示，在单元中的每个p型体区509都通过一个沟槽式源体接触区517而连接至源金属层513。
图6揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET600的一个剖视图，其与图4所示超结沟槽MOSFET400有着相似的结构，不同之处在于图6中的深沟槽604中仅仅填充以电介质层606，而不存在如图4中的屏蔽电极。
图7揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET700的一个剖视图，其与图5所示超结沟槽MOSFET500有着相似的结构，不同之处在于图7中的深沟槽704中仅仅填充以电介质层706，而不存在如图5中的屏蔽电极。
图8揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET800的一个剖视图，其与图6所示超结沟槽MOSFET600有着相似的结构，不同之处在于图8还包括一个终端区845，其包括多个保护环结构，其中第一类保护环839(1st GR，如图8所示)短接至所述n+源区841，第二类保护环842(2nd GR，如图8所示)是具有悬浮电压的悬浮保护环，此外，所述第一类和第二类保护环的结深都大于所述p型体区846。
图9揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET900的一个剖视图，其与图7所示超结沟槽MOSFET700有着相似的结构，不同之处在于图9还包括一个终端区945，其包括多个保护环结构，其中第一类保护环939(1st GR，如图9所示)短接至所述n+源区941，第二类保护环942(2nd GR，如图9所示)是具有悬浮电压的悬浮保护环，此外，所述第一类和第二类保护环的结深都大于所述p型体区946。
图10揭示了根据本发明的另一个优选的实施例的N沟道超结沟槽MOSFET600’的一个剖视图，其与图6所示超结沟槽MOSFET600有着相似的结构，不同之处在于图10中每个沟槽栅610中，衬于掺杂的多晶硅层611的栅极氧化层612沿沟槽栅610底部的厚度大于其沿沟槽栅610侧壁的厚度。而在图6中，栅极氧化层沿沟槽栅底部的厚度优选地为等于或小于其沿沟槽栅侧壁的厚度。
图11揭示了模拟的特定情况下(600V的N沟道超结沟槽MOSFET)的Rds数值与沟槽栅个数之间的关系，通过该图可以看出，在每个单元中，Rds的数值随着沟槽栅个数的增加而减小。
图12A至图12L为制造图4所示的本发明的一个优选的实施例单元的制造方法和步骤。如图12A所示，首先，N型外延层401形成于N+衬底402之上，其中，所述N+衬底402的多数载流子浓度高于所述N型外延层401，并且二者具有一个共同的接触接触面。之后，在所述N型外延层401的上表面形成一层硬模450，其优选地为氧化层。接着，在所述硬模450的上表面提供一层用于定义深沟槽的掩模，并先后进行干氧刻蚀和干硅刻蚀而分别刻蚀所述硬模450和所述N型外延层401(在另一些优选的实施例中，进一步刻蚀延伸入所述N+衬底)，形成一对深沟槽404。
在图12B中，在下降流等离子体中进行各项同性的干硅刻蚀，以消除形成所述深沟槽404的过程中引入的等离子体损伤。至此，所述硬模450仍部分覆盖在所述N型外延层401的上表面以阻挡接下来的有角度的离子注入。
在图12C中，先在沿所述深沟槽404的内表面形成一层厚度约为100微米的氧化层452。然后先后进行N型掺杂剂离子(优选地为磷掺杂)的有角度的离子注入和扩散，以形成位于所述深沟槽404之间的平台区中的N型第一柱状掺杂区403。
在图12D中，先后进行P型掺杂剂离子(优选地为硼掺杂)的有角度的离子注入和扩散，以在所述平台区中形成靠近所述深沟槽侧壁的一对P型第二柱状掺杂区407，并且其与所述N型第一柱状掺杂区403交替且平行排列，如图12E所示。
在图12F中，所述硬模450(如图12E所示)和所述氧化层452(如图12C所示)首先被移除。然后，一层电介质层406形成于所述深沟槽404的内表面并覆盖所述N型外延层401的上表面。接下来，淀积一层掺杂的多晶硅层405，使其靠近所述电介质层406并填充所述深沟槽404。之后，位于所述N型外延层401上表面的那部分掺杂的多晶硅层通过多晶硅化学机械抛光或者干法刻蚀被移除。
在图12G中，使位于所述的深沟槽404中的所述掺杂的多晶硅层405得上表面凹陷以形成屏蔽电极405’。
在图12H中，位于所述N型外延层401上表面的那部分电介质层被移除。
在另一些优选的实施例中，图12F到图12H中的制造方法和步骤可以替换为将一次电介质层形成于所述深沟槽中和所述N型外延层的上表面，然后通过回刻或者化学机械抛光的方法将位于所述N型外延层上表面的那部分电介质层移除。
在图12I中，先提供一层沟槽掩模(未示出)，并刻蚀所述N型第一柱状掺杂区408形成用于沟槽栅的多个沟槽453和用于栅连接的至少一个宽沟槽454，且其宽度大于所述用于沟槽栅的多个沟槽453。之后，生长一层牺牲氧化层(未示出)并通过移除该牺牲氧化层以消除刻蚀上述沟槽的过程中所引入的损伤和缺陷。然后，在所述多个沟槽453和至少一个宽沟槽454的内表面形成一层栅极氧化层412，并在该栅极氧化层412之上淀积掺杂的多晶硅层，之后通过化学机械抛光或者等离子体刻蚀的方法回刻该掺杂的多晶硅层使其位于所述多个沟槽453和至少一个宽沟槽454内充当栅电极411。
在图12J中，可以优选地先提供一层保护环掩模(未示出)，之后进行保护环的离子掺杂和扩散以形成位于终端区的多个保护环(未示出)。接着，提供一层体区掩模(未示出)，进行p型掺杂剂离子的离子注入和扩散以形成p型体区409。接着，移除所述体区掩模并提供一层源区掩模(未示出)，进行n型掺杂剂离子的离子注入和扩散以形成n+源区416，其位于所述p型体区409的上方且多数载流子浓度高于所述N型外延层401。
在图12K中，在器件的上表面淀积一层绝缘层作为接触绝缘层420。接着，提供一层接触掩模(未示出)，并先后进行干氧刻蚀和干硅刻蚀形成多个接触孔洞，其中接触孔洞406穿过所述接触绝缘层420和所述n+源区416并延伸入所述p型体区409，接触孔洞460’穿过所述接触绝缘层420并延伸入所述屏蔽电极405，接触孔洞460”穿过所述接触绝缘层420并延伸入位于所述宽沟槽454中的栅电极411。接着，进行BF2离子注入以形成多个p+欧姆体接触区421，其位于所述p型体区409中并至少包围每个所述接触孔洞460的底部。
在图12L中，沿所有接触孔洞的侧壁和底部淀积一层势垒层(未示出，优选地为Ti/TiN或者Co/TiN或者Ta/TiN)，并进行快速热退货工序。之后，在所述势垒层之上淀积金属钨，并回刻该金属钨和所述势垒层以形成：用于沟槽式源接触区425的接触金属插塞418；用于沟槽式源体接触区417的接触金属插塞418’和用于沟槽式栅接触区423的接触金属插塞428。之后，一层下方衬有降阻层(未示出，优选地为Ti或者Ti/TiN)的金属层(优选地为Al合金或铜)被淀积在所述接触绝缘层420的上表面，在提供一层金属掩模之后，刻蚀该金属层和降阻层以分别形成源金属层413和栅金属层414。
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围内可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构，但所作出的修改应包涵在本发明要求保护的范围之内。

Claims (16)

1.一种超结沟槽金属氧化物半导体场效应管，包括多个单元，每个单元包括：
第一导电类型的衬底；
第一导电类型的外延层，该外延层位于所述衬底的上表面，且该外延层的多数载流子浓度低于所述衬底；
一对深沟槽，从所述外延层的上表面向下延伸入所述外延层；
平台区，位于所述的一对深沟槽之间；
第一导电类型的第一柱状掺杂区，位于所述平台区内；
一对第二导电类型的第二柱状掺杂区，位于所述平台区内，且与所述深沟槽的侧壁相邻，所述第二柱状掺杂区围绕所述第一柱状掺杂区且与所述第一柱状掺杂区平行交替排列；
第二导电类型的体区，位于所述平台区内，靠近所述深沟槽的部分侧壁且覆盖所述第一柱状掺杂区和所述第二柱状掺杂区的上表面；
至少一个沟槽栅，从所述平台区的上表面向下穿过所述体区并延伸入所述第一柱状掺杂区，包括一个衬有栅极氧化层的栅电极；
多个沟槽式源体接触区，位于所述平台区，每个所述沟槽式源体接触区都填充有所述的接触金属插塞，且穿过一个接触绝缘层并延伸入所述体区；
第一导电类型的源区，靠近所述体区的上表面且位于每个所述的沟槽栅和与其相邻的所述沟槽式源体接触区的侧壁之间，其中所述源区的多数载流子浓度高于所述外延层。
2.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，其中所述深沟槽的底部未到达所述衬底和所述外延层的接触面。
3.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，其中所述深沟槽的底部越过所述衬底和所述外延层的接触面且向下延伸入所述衬底中，同时，所述第一柱状掺杂区和所述第二柱状掺杂区的下底面靠近所述衬底和所述外延层的接触面。
4.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，还包括一个第二导电类型的欧姆体接触区，其位于所述体区中并至少包围每个所述沟槽式源体接触区的底部，其中所述欧姆体接触区的多数载流子浓度高于所述体区。
5.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，还包括一个终端区，该终端区进一步包括一个短接至所述源区的第一类保护环和多个具有悬浮电压的第二类保护环，其中所述第一类和第二类保护环的结深都大于所述体区的结深，所述第一类保护环还通过一个位于终端区中的体区而短接至一个第三柱状掺杂区和一个第四柱状掺杂区，其中所述第三柱状掺杂区为第一导电类型且其宽度为所述第一柱状掺杂区的一半，所述第四柱状掺杂区为第二导电类型且其宽度等于所述第二柱状掺杂区的宽度。
6.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，其中所述的接触金属插塞包括衬有一层势垒层的钨插塞，其中所述势垒层为Ti/TiN或者Co/TiN或者Ta/TiN。
7.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，还包括至少一个用于栅连接的沟槽栅，其通过一个沟槽式栅接触区而连接至栅金属层，其中所述沟槽式栅接触区填充有所述接触金属插塞。
8.根据权利要求1所述的超结沟槽金属氧化半导体场效应管，其中每个深沟槽都填充有一个衬有电介质层的屏蔽电极，其中所述屏蔽电极通过一个沟槽式源接触区连接至源金属，其中所述沟槽式源接触区填充有所述接触金属插塞。
9.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，其中每个深沟槽中只填充有电介质层。
10.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，其中所述栅极氧化层沿沟槽栅底部的厚度小于或者等于其沿沟槽栅侧壁的厚度。
11.根据权利要求1所述的超结沟槽金属氧化物半导体场效应管，其中所述栅极氧化层沿沟槽栅底部的厚度大于其沿沟槽栅侧壁的厚度。
12.一种超结沟槽金属氧化物半导体场效应管单元的制造方法，包括：
在所述第一导电类型的衬底的上表面生长第一导电类型的外延层；
在所述外延层的上表面形成一层硬模；
在所述硬模的上表面提供一层用于定义深沟槽的掩模，随后刻蚀所述硬模和所述外延层，形成一对深沟槽；
进行第一导电类型的掺杂剂的有角度的离子注入并进行该掺杂剂离子的扩散，形成位于所述外延层中的具有柱状结构的第一柱状掺杂区；
进行第二导电类型的掺杂剂的有角度的离子注入并进行该掺杂剂离子的扩散，形成位于所述外延层中的具有柱状结构的第二柱状掺杂区，并且其靠近所述深沟槽的侧壁，平行且围绕所述第一柱状掺杂区；
移除所述硬模；
形成一层电介质层，其衬于所述深沟槽的内表面且覆盖所述外延层的上表面；
将所述电介质层从所述外延层的上表面移除；
提供一层用于定义沟槽栅的掩模，并刻蚀所述第一柱状掺杂区形成至少一个栅沟槽；
在所述栅沟槽内表面形成一层牺牲氧化层并通过移除该牺牲氧化层来消除在刻蚀过程中引入的损伤；
在所述栅沟槽的内表面形成一层栅极氧化层；
淀积一层掺杂的多晶硅层，使其靠近所述的栅极氧化层以填充所述的栅沟槽；
通过化学机械抛光(Chemical Mechanical Polishing)或者等离子体刻蚀的步骤回刻所述掺杂的多晶硅层；
在所述外延层的上表面提供一层体区掩模；
进行所述第二导电类型的掺杂剂的离子注入和扩散，以形成体区；
移除所述体区掩模，并在所述外延层的上表面提供一层源区掩模；
进行所述第一导电类型的掺杂剂的离子注入和扩散，以在所述体区的上方形成源区；
移除所述源区掩模，并在所述外延层的上表面淀积一层绝缘层作为接触绝缘层。
13.根据权利要求12所述的超结沟槽金属氧化物半导体场效应管的制造方法，还包括：
在所述接触绝缘层的上表面提供一层接触掩模，并先后进行干氧刻蚀和干硅刻蚀以形成多个接触孔洞；
进行所述第二导电类型的掺杂剂的离子扩散形成多个欧姆体接触区，其位于所述体区内并围绕每个所述接触孔洞的底部。
14.根据权利要求12所述的超结沟槽金属氧化物半导体场效应管的制造方法，其中形成所述电介质层的工序中，所述电介质层填充于所述深沟槽内部。
15.根据权利要求12所述的超结沟槽金属氧化物半导体场效应管的制造方法，其中形成所述电介质层的工序中，所述电介质层衬于所述深沟槽的内表面。
16.根据权利要求15所述的超结沟槽金属氧化物半导体场效应管的制造方法，其中在形成所述电介质层之后并且回刻所述电介质层之前，还包括：
在所述电介质层上淀积掺杂的多晶硅层以填充所述深沟槽；
将所述掺杂的多晶硅层位于所述外延层上表面的部分移除；
使所述掺杂的多晶硅层的上表面凹陷。
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