CN108564930A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明属于显示技术领域，涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。该移位寄存器包括输入电路模块、上拉电路模块、重置电路模块以及降噪电路模块，其中：输入电路模块与输入信号端和上拉节点连接，用于在输入信号的控制下拉高上拉节点信号；上拉电路模块与时钟信号端、输出信号端和上拉节点连接，用于输出移位信号以及将上拉节点信号二次拉高；重置电路模块与重置信号端、上拉节点、输出信号端和低电压信号端连接，用于将输出信号端和上拉节点置低；降噪电路模块与调制电压信号端、低电压信号端、输出信号端和上拉节点连接，用于对输出信号端和上拉节点持续置低。该移位寄存器能有效避免薄膜晶体管的阈值漂移，提供较好的降噪效果。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
在液晶显示器领域，将栅极驱动电路整合于液晶面板(Gate On Array，简称GOA)的电路已经得到广泛的应用，GOA电路将栅极驱动电路继承于阵列基板之上，取代传统的Gate IC，具有降低生产成本，减少生产工序等优点。
通常情况下，GOA电路为逐行扫描电路，当某一行输出完成之后，需要对信号进行重置。在重置完成后以后，为了避免噪声输出，还需要进行降噪。然而，降噪电路中的薄膜晶体管(Thin Film Transistor，简称TFT)的栅极在长期脉冲的影响下，阈值电压Vth会逐渐产生漂移。为了避免降噪电路中Vth偏移对GOA输出信号产生影响，因而需要较大的降噪电路的尺寸，以避免Vth漂移带来的影响。
发明内容
本发明所要解决的技术问题是针对现有技术中上述不足，提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，能有效避免移位寄存器中薄膜晶体管的阈值漂移，并提供较好的降噪效果。
解决本发明技术问题所采用的技术方案是该移位寄存器，包括输入电路模块、上拉电路模块、重置电路模块以及降噪电路模块，其中：
输入电路模块，与输入信号端和上拉节点连接，用于在输入信号的控制下拉高上拉节点信号；
上拉电路模块，与时钟信号端、输出信号端和所述上拉节点连接，用于输出移位信号以及将上拉节点信号二次拉高；
重置电路模块，与重置信号端、上拉节点、所述输出信号端和低电压信号端连接，用于将输出信号端和上拉节点置低；
降噪电路模块，与调制电压信号端、低电压信号端、所述输出信号端和所述上拉节点连接，用于对所述输出信号端和所述上拉节点持续置低。
优选的是，降噪电路模块包括第一降噪电路模块，所述第一降噪电路模块包括第一调制子电路模块、第一抑制子电路模块、第一降噪子电路模块和第一阈值补偿子电路模块，其中：
所述第一调制子电路模块，与第一调制电压信号端连接，用于产生驱动所述第一降噪子电路模块的第一下拉节点信号；
所述第一抑制子电路模块，与所述上拉节点、第一下拉节点和所述低电压信号端连接，用于在移位信号输出时将所述第一调制子电路模块停止工作；
所述第一降噪子电路模块，与所述第一下拉节点、上拉节点、所述低电压信号端和所述输出信号端连接，用于在移位信号输出完成后持续下拉输出信号及上拉节点信号；
所述第一阈值补偿子电路模块，与所述第一下拉节点、所述重置信号端和所述低电压信号端连接，用于对所述第一下拉节点进行升压。
优选的是，所述第一调制子电路模块包括第五晶体管，其栅极、第一极与第一调制电压信号端连接，第二极与第一下拉节点连接；
所述第一抑制子电路模块包括第七晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一下拉节点连接；
所述第一降噪子电路模块包括第十晶体管和第十六晶体管，其中：
所述第十晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接上拉节点；
所述第十六晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
所述第一阈值补偿子电路模块包括第十一晶体管和第二电容，其中：
所述第十一晶体管，其栅极连接第二极，第一极连接低电压信号端，第二极连接第一下拉节点；
所述第二电容，其一端连接第一下拉节点，另二端连接重置信号端。
优选的是，所述降噪电路模块还包括第二降噪电路模块，所述第一降噪电路模块和所述第二降噪电路模块交替工作；
所述第二降噪电路模块，包括第二调制子电路模块、第二抑制子电路模块、第二降噪子电路模块和第二阈值补偿子电路模块，其中：
所述第二调制子电路模块，与第二调制电压信号端连接，用于产生驱动所述第二降噪子电路模块的第二下拉节点信号；
所述第二抑制子电路模块，与所述上拉节点、第二下拉节点和所述低电压信号端连接，用于在移位信号输出时将所述第二调制子电路模块停止工作；
所述第二降噪子电路模块，与所述上拉节点、第二下拉节点、所述低电压信号端和所述输出信号端连接，用于在移位信号输出完成后持续下拉输出信号及上拉节点信号；
所述第二阈值补偿子电路模块，与所述第二下拉节点、所述重置信号端和所述低电压信号端连接，用于对所述第二下拉节点进行升压。
优选的是，所述第一调制子电路模块包括第五晶体管和第六晶体管，其中：所述第五晶体管，其栅极与第六晶体管的第二极连接，第一极与第一调制电压信号端连接，第二极与第一下拉节点连接；所述第六晶体管，其栅极与第一极连接，第一极与第一调制电压信号端连接，第二极与第一抑制子电路模块连接；
所述第一抑制子电路模块包括第七晶体管和第八晶体管，其中：所述第七晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一下拉节点连接；所述第八晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一调制子电路模块的第六晶体管的第二极连接；
所述第一降噪子电路模块包括第十晶体管和第十六晶体管，其中：所述第十晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接上拉节点；所述第十六晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
所述第一阈值补偿子电路模块包括第十一晶体管和第二电容，其中：所述第十一晶体管的栅极连接第二极，第一极连接低电压信号端，第二极连接第一下拉节点；所述第二电容的一端连接第一下拉节点，第二端连接重置信号端；
所述第二调制子电路模块包括第十二晶体管和第十三晶体管，其中：所述第十二晶体管，其栅极与第十三晶体管的第二极连接，第一极与第二调制电压信号端连接，第二极与第二下拉节点连接；所述第十三晶体管，其栅极与第一极连接，第一极与第二调制电压信号端连接，第二极与第二抑制子电路模块连接；
所述第二抑制子电路模块包括第十四晶体管和第十五晶体管，其中：所述第十四晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第二下拉节点连接；所述第十五晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第二调制子电路模块的第十三晶体管的第二极连接；
所述第二降噪子电路模块包括第九晶体管和第十七晶体管，其中：所述第九晶体管，其栅极连接第二下拉节点，第一极连接低电压信号端，第二极连接上拉节点；所述第十七晶体管，其栅极连接第二下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
所述第二阈值补偿子电路模块包括第十八晶体管和第三电容，其中：所述第十八晶体管的栅极连接第二极，第一极连接低电压信号端，第二极连接第二下拉节点；所述第三电容的一端连接第二下拉节点，第二端连接重置信号端；
第一调制电压信号与第二调制电压信号为长周期信号，第一调制电压信号与第二调制电压信号的波形相反。
优选的是，所述输入电路模块包括第一晶体管，其栅极与第一极连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接。
优选的是，所述上拉电路模块包括第三晶体管和第一电容，其中：第
所述第三晶体管，其栅极连接上拉节点，第一极连接时钟信号端，第二极连接输出信号端；
所述第一电容，其一端连接上拉节点，另一端连接输出信号端。
优选的是，所述重置电路模块包括第一重置子电路模块和第二重置子电路模块，所述第一重置子电路模块包括第二晶体管，所述第二重置子电路模块包括第四晶体管，其中：
所述第二晶体管，其栅极与重置信号端连接，第一极与低电压信号端连接，第二极与上拉节点连接；
所述第四晶体管，其栅极与重置信号端连接，第一极与低电压信号端连接，第二极与输出信号端连接。
一种上述的移位寄存器的驱动方法，包括上拉阶段、输出阶段、降噪初始阶段和降噪维持阶段，其中：
上拉阶段，输入信号有效，输入信号输出至上拉节点，上拉节点信号上升；
即输出阶段，时钟信号有效，输出信号端输出移位信号；
降噪初始阶段，重置信号有效，重置信号对上拉节点与输出信号端进行重置，同时重置信号对第一下拉节点信号进行拉高；
降噪维持阶段，第一下拉节点信号的电压降低，对输出信号端和上拉节点持续降噪。
一种栅极驱动电路，包括上述的移位寄存器，多个所述移位寄存器级联连接，其中：上一级所述移位寄存器的输出信号端连接该所述移位寄存器的输入电路模块，下一级所述移位寄存器的输出信号端的输出信号连接该所述移位寄存器的重置电路模块和降噪电路模块。
一种显示装置，包括上述的栅极驱动电路。
本发明的有益效果是：该移位寄存器中，下拉节点信号在降噪初始阶段形成较高电压，有利于输出信号端及上拉节点的降噪；
或者，进一步采用两组降噪电路模块，使降噪电路模块中的晶体管的高电平时间降为原来的一半，避免了其栅极长期受高电平信号作用造成严重的漂移。
附图说明
图1为本发明实施例1中移位寄存器的结构框图；
图2为本发明实施例1中移位寄存器的电路原理图；
图3为本发明实施例1中移位寄存器的工作时序图；
图4为本发明实施例2中移位寄存器的结构框图；
图5为本发明实施例2中移位寄存器的电路原理图；
图6A-图6D为本发明实施例2中移位寄存器在不同阶段的电路示意图；
图7为本发明实施例3中栅极驱动电路中多个移位寄存器的级联示意图；
附图标识中：
1-输入电路模块；
2-上拉电路模块；
3-重置电路模块；31-第一重置子电路模块；32-第二重置子电路模块；
4-降噪电路模块；41-第一调制子电路模块；42-第一抑制子电路模块；43-第一降噪子电路模块；44-第一阈值补偿子电路模块；45-第二调制子电路模块；46-第二抑制子电路模块；47-第二降噪子电路模块；48-第二阈值补偿子电路模块。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明移位寄存器及其驱动方法、栅极驱动电路和显示装置作进一步详细描述。
实施例1：
本实施例提供一种移位寄存器及其相应的驱动方法，能有效避免移位寄存器中薄膜晶体管的阈值漂移，并提供较好的降噪效果。
如图1所示，该移位寄存器包括输入电路模块1、上拉电路模块2,、重置电路模块3以及降噪电路模块4，其中：
输入电路模块1，与输入信号端和上拉节点连接，用于在输入信号的控制下拉高上拉节点信号，即为上拉节点充电；
上拉电路模块2，与时钟信号端、输出信号端和上拉节点连接，用于输出移位信号以及将上拉节点信号二次拉高，即将上拉节点二次拉高，同时完成该移位寄存器电路的输出过程；
重置电路模块3，与重置信号端、输出信号端、上拉节点和低电压信号端连接，用于将输出信号端和上拉节点置低；
降噪电路模块4，与调制电压信号端、低电压信号端、输出信号端和上拉节点连接，用于对输出信号端和上拉节点持续置低。
以下将结合图2的电路原理图对图1中各电路模块进行具体说明：
输入电路模块1包括第一晶体管M1，其栅极与第一极连接，第一极与输入信号端连接，第二极与上拉节点连接。
上拉电路模块2包括第三晶体管M3和第一电容C1，其中：第三晶体管M3，其栅极连接上拉节点，第一极连接时钟信号端，第二极连接输出信号端；第一电容C1，其一端连接上拉节点，另一端连接输出信号端。
重置电路模块3包括第一重置子电路模块31和第二重置子电路模块32。第一重置子电路模块31，与重置信号端、上拉节点、低电压信号端连接，用于在重置信号的控制下对上拉节点进行复位；第二重置子电路模块32，与重置信号端、输出信号端、低电压信号端连接，用于在重置信号的控制下对输出信号端进行复位。
第一重置子电路模块31包括第二晶体管M2，第二晶体管M2的栅极与重置信号端连接，第一极与低电压信号端连接，第二极与上拉节点连接；第二重置子电路模块32包括第四晶体管M4，第四晶体管M4的栅极与重置信号端连接，第一极与低电压信号端连接，第二极与输出信号端连接。
降噪电路模块4包括第一调制子电路模块41、第一抑制子电路模块42、第一降噪子电路模块43和第一阈值补偿子电路模块44，其中：
第一调制子电路模块41，与第一调制电压信号端连接，用于产生驱动第一降噪子电路模块的第一下拉节点信号(即降噪节点信号)。第一调制子电路模块41包括第五晶体管M5，其栅极、第一极与第一调制电压信号端连接，第二极与第一下拉节点连接；
第一抑制子电路模块42，与上拉节点、第一下拉节点和低电压信号端连接，用于在栅移位信号输出时将第一调制子电路模块暂时停止工作。第一抑制子电路模块42包括第七晶体管M7，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一下拉节点连接；
第一降噪子电路模块43，与第一下拉节点、上拉节点、低电压信号端和输出信号端连接，用于在栅移位信号输出完成后持续下拉栅输出信号端及上拉节点信号。第一降噪子电路模块43包括第十六晶体管M16和第十晶体管M10，其中：第十六晶体管M16，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接输出信号端；第十晶体管M10，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接上拉节点；
第一阈值补偿子电路模块44，与第一下拉节点、重置信号端和低电压信号端连接，用于对第一下拉节点进行升压。第一阈值补偿子电路模块44包括第十一晶体管M11和第二电容C2，第十一晶体管M11相当于一个分压晶体管。其中：第十一晶体管M11的栅极连接第二极，第一极连接低电压信号端，第二极连接第一下拉节点；第二电容C2的一端连接第一下拉节点，第二端连接重置信号端。重置信号即下一级移位寄存器的输出信号，即第二电容C2的第二端(即图2中显示的C2悬空端)与下一行的输出信号端相连，当下一行输出高电平时，对第一下拉节点(即降噪节点)进行上拉，提高第一降噪子电路模块的降噪能力；当下一行移位信号输出完成时，第一下拉节点电位随之下降，并维持一较低电位在第一下拉节点信号完成上拉后的阶段将第一下拉节点信号维持至一较低电位。
本实施例中的移位寄存器的时序图如图3所示，包括上拉阶段、输出阶段、降噪初始阶段和降噪维持阶段四个阶段，工作原理具体说明如下：
第一阶段，即上拉阶段，输入信号有效，输入信号输出至上拉节点，上拉节点信号电平上升。此时，输入信号INPUT有效(为高电平)，第一晶体管M1打开，输入信号INPUT输出至上拉节点，上拉节点信号PU电平上升，此时上拉节点信号PU被第一次拉高。
第二阶段，即输出阶段，时钟信号有效，输出信号端输出移位信号。此时，时钟信号CLK有效(为高电平)，由于第一电容C1的自举作用，上拉节点信号PU被二次拉高，第三晶体管M3打开，输出信号端输出高电平的移位信号OUT，即输出移位信号(即Gate)。
第三阶段，即重置阶段也即降噪初始阶段，重置信号有效，重置信号对上拉节点与输出信号端进行重置，同时重置信号对第一下拉节点信号进行拉高。此时，当本级的输出信号OUT(n)输出完成之后，作为下一级移位寄存器的输出信号OUT(n+1)作为重置信号RESET有效(为高电平)，第二晶体管M2、第四晶体管M4分别打开，RESET对上拉节点与输出信号端进行重置，上拉节点信号PU和输出信号OUT为低电平，停止输出Gate信号；与此同时，由于第二电容C2的自举作用，由RESET对第一下拉节点信号PD1进行拉高。
第四阶段，即降噪维持阶段，第一下拉节点信号的电压降低，对输出信号端和上拉节点持续降噪。为避免PU可能的噪声，需要第一下拉节点信号PD1打开降噪子电路模块对PU进行持续的拉低，第一下拉节点信号PD1有效。此时，第一晶体管M1关闭、第三晶体管M3关闭，调制电压信号VDD经打开的第五晶体管M5拉高第一下拉节点信号PD1，第十晶体管M10和第十六晶体管M16分别打开，由于OUT(n+1)输出仅能维持一个时钟周期，OUT(n+1)完成输出之后，重置信号RESET停止输出，第二晶体管M2和第四晶体管M4关断；由于上拉节点信号PU为低电平，第七晶体管M7关断，第二电容C2两端电压下降，第一下拉节点信号PD1不再受第二电容C2的自举效应影响，第一下拉节点信号PD1恢复正常值(即VDD信号的高电平值)，上拉节点和输出信号端的噪声持续释放。此时，第一下拉节点信号PD1的电压降低，但仍维持输出，对输出信号端和上拉节点持续降噪。
在上述移位寄存器中，下拉节点信号在降噪初始阶段形成较高电压，有利于输出信号端及上拉节点的降噪。
实施例2：
本实施例提供一种移位寄存器及其相应的驱动方法，能有效避免移位寄存器中薄膜晶体管的阈值漂移，并提供较好的降噪效果。
本实施例的移位寄存器与实施例1的区别在于，本实施例的移位寄存器中降噪电路模块包括具有相同结构的第一降噪电路模块和第二降噪电路模块，两组降噪电路模块功能相同，两组降噪电路模块交替工作，从而可使降噪电路模块中的晶体管(M9/M17或M16/M10)的高电平时间降为原来的一半，避免了其栅极长期受高电平信号作用造成严重的漂移。
如图4所示，该移位寄存器包括输入电路模块1、上拉电路模块2、重置电路模块3以及降噪电路模块4，其中：
输入电路模块1，与输入信号端和上拉节点连接，用于在输入信号的控制下拉高上拉节点信号，即为上拉节点充电；
上拉电路模块2，与时钟信号端、输出信号端和上拉节点连接，用于输出移位信号以及将上拉节点信号二次拉高，即将上拉节点二次拉高，同时完成该移位寄存器电路的输出过程；
重置电路模块3，与重置信号端、输出信号端、上拉节点和低电压信号端连接，用于将输出信号端和上拉节点置低；
降噪电路模块4，与调制电压信号端、低电压信号端、输出信号端和上拉节点连接，用于对输出信号端和上拉节点持续置低。
以下将结合图5的电路原理图对图4中各电路模块进行具体说明：
输入电路模块1包括第一晶体管M1，其栅极与第一极连接，第一极与输入信号端连接，第二极与上拉节点连接。
上拉电路模块2包括第三晶体管M3和第一电容C1，其中：第三晶体管M3，其栅极连接上拉节点，第一极连接时钟信号端，第二极连接输出信号端；第一电容C1，其一端连接上拉节点，另一端连接输出信号端。
重置电路模块3包括第一重置子电路模块31和第二重置子电路模块32。第一重置子电路模块31，与重置信号端、上拉节点、低电压信号端连接，用于在重置信号的控制下对上拉节点进行复位；第二重置子电路模块32，与重置信号端、输出信号端、低电压信号端连接，用于在重置信号的控制下对输出信号端进行复位。
第一重置子电路模块31包括第二晶体管M2，第二晶体管M2的栅极与重置信号端连接，第一极与低电压信号端连接，第二极与上拉节点连接；第二重置子电路模块32包括第四晶体管M4，第四晶体管M4的栅极与重置信号端连接，第一极与低电压信号端连接，第二极与输出信号端连接。
降噪电路模块4，包括具有相同结构的第一降噪电路模块和第二降噪电路模块，两组降噪电路模块功能相同，两组降噪电路模块交替工作，周期为2s左右。
第一降噪电路模块包括第一调制子电路模块41、第一抑制子电路模块42、第一降噪子电路模块43和第一阈值补偿子电路模块44，其中：
第一调制子电路模块41，与第一调制电压信号端连接，用于产生驱动第一降噪子电路模块的第一下拉节点信号(即降噪节点信号)。第一调制子电路模块41包括第五晶体管M5和第六晶体管M6，其中：第五晶体管M5，其栅极与第六晶体管M6的第二极连接，第一极与第一调制电压信号端连接，第二极与第一下拉节点连接；第六晶体管M6，其栅极与第一极连接，第一极与第一调制电压信号端连接，第二极与第一抑制子电路模块42连接；
第一抑制子电路模块42，与上拉节点、第一下拉节点和低电压信号端连接，用于在移位信号输出时将第一调制子电路模块停止工作。第一抑制子电路模块42包括第七晶体管M7和第八晶体管M8，其中：第七晶体管M7，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一下拉节点连接；第八晶体管M8，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一调制子电路模块41的第六晶体管M6的第二极连接；
第一降噪子电路模块43，与第一下拉节点、上拉节点、低电压信号端和输出信号端连接，用于在移位信号输出完成后持续下拉输出信号及上拉节点信号。第一降噪子电路模块43包括第十晶体管M10第十六晶体管M16，其中：第十晶体管M10，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接上拉节点；第十六晶体管M16，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
第一阈值补偿子电路模块44，与第一下拉节点、重置信号端和低电压信号端连接，用于对第一下拉节点进行升压。第一阈值补偿子电路模块44包括第十一晶体管M11和第二电容C2，第十一晶体管M11相当于一个分压晶体管。其中：第十一晶体管M11的栅极连接第二极，第一极连接低电压信号端，第二极连接第一下拉节点；第二电容C2的一端连接第一下拉节点，第二端连接重置信号端。重置信号即下一级移位寄存器的输出信号，即第二电容C2的第二端(即图5中显示的C2悬空端)与下一行的输出信号端相连，当下一行输出高电平时，对第一下拉节点(即降噪节点)进行上拉，提高第一降噪子电路模块的降噪能力；当下一行移位信号输出完成时，第一下拉节点电位随之下降，并维持一较低电位。
第二降噪电路模块包括第二调制子电路模块45、第二抑制子电路模块46、第二降噪子电路模47块和第二阈值补偿子电路模块48，其中：
第二调制子电路模块45，与第二调制电压信号端连接，用于产生驱动第二降噪子电路模块的第二下拉节点信号(即降噪节点信号)。第二调制子电路模块45包括第十二晶体管M12和第十三晶体管M13，其中：第十二晶体管M12，其栅极与第十三晶体管M13的第二极连接，第一极与第二调制电压信号端连接，第二极与第二下拉节点连接；第十三晶体管M13，其栅极与第一极连接，第一极与第二调制电压信号端连接，第二极与第二抑制子电路模块46连接；
第二抑制子电路模块46，与上拉节点、第二下拉节点和低电压信号端连接，用于在移位信号输出时将第二调制子电路模块停止工作。第二抑制子电路模块46包括第十四晶体管M14和第十五晶体管M15，其中：第十四晶体管M14，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第二下拉节点连接；第十五晶体管M15，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第二调制子电路模块45的第十三晶体管M13的第二极连接；
第二降噪子电路模块47，与上拉节点、第二下拉节点、低电压信号端和输出信号端连接，用于在移位信号输出完成后持续下拉输出信号及上拉节点信号。第二降噪子电路模块47包括第九晶体管M9和第十七晶体管M17，其中：第九晶体管M9，其栅极连接第二下拉节点，第一极连接低电压信号端，第二极连接上拉节点；第十七晶体管M17，其栅极连接第二下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
第二阈值补偿子电路模块48，与第二下拉节点、重置信号端和低电压信号端连接，用于对第二下拉节点进行升压。第二阈值补偿子电路模块48包括第十八晶体管M18和第三电容C3，其中：第十八晶体管M18的栅极连接第二极，第一极连接低电压信号端，第二极连接第二下拉节点；第三电容C3的一端连接第二下拉节点，第二端连接重置信号端。第二端(即图5中显示的C3悬空端)与下一行的输出信号端相连，当下一行输出高电平时，对第二下拉节点(即降噪节点)进行上拉，提高第二降噪子电路模块的降噪能力；当下一行移位信号输出完成时，第二下拉节点电位随之下降，并维持一较低电位。
其中，一组降噪电路模块的电压信号由第一调制电压信号VDDA提供，另一组降噪电路模块的电压信号由第二调制电压信号VDDB提供。VDDA与VDDB为长周期信号(时长2s)，VDDA与VDDB信号波形相反。两组降噪电路模块的输出信号分别为第一下拉节点信号PD1、第二下拉节点信号PD2。PD1由VDDA信号经过M5和M6转换产生，PD1为长周期信号，第二下拉节点信号由VDDB信号经过M12和M13转换产生，当PD1为高电平时，PD2为低电平。采用两组降噪电路模块，可以减小移位寄存器中晶体管(M9、M10与M16、M17)的阈值电压Vth漂移。
在第一下拉节点与低电压信号线之间设置第十一晶体管M11，第一下拉节点与OUT(n+1)之间设置第二电容C2；在第二下拉节点与低电压信号线之间设置第十八晶体管M18，第二下拉节点与OUT(n+1)之间设置一个第三电容C3，对降噪电路模块中的晶体管进行阈值补偿。
优选的是，该移位寄存器中的晶体管为薄膜晶体管，在型号选用上，所有晶体管均为N型晶体管，或者所有晶体管均为P型晶体管，或者部分为P型晶体管、部分为N型晶体管，只要将晶体管的相应端正确连接即可。在本实施例提供的移位寄存器中，所有晶体管均以N型晶体管为例进行说明，可以想到的是采用P型晶体管代替N型晶体管，则需对信号极性反转，连接方式仍保持不变，这里不再详述。
本实施例中的移位寄存器，通过优化降噪电路模块，在降噪初始阶段使用阈值补偿子电路模块作为附加电路升压，降噪维持阶段维持低电压。该移位寄存器能够减轻降噪电路模块中晶体管的阈值电压Vth漂移，因而移位寄存器的降噪电路模块尺寸可以适当减小，有利于显示产品的窄边框化，同时不增加生产工序和生产成本。
本实施例中的移位寄存器的时序图仍参考图3，包括上拉阶段、输出阶段、降噪初始阶段和降噪维持阶段四个阶段，工作原理具体说明如下：
第一阶段，即上拉阶段，输入信号有效，输入信号输出至上拉节点，上拉节点信号电平上升。如图6A所示，输入信号INPUT有效(为高电平)，第一晶体管M1打开，输入信号INPUT输出至上拉节点，上拉节点信号PU电平上升，此时上拉节点信号PU被第一次拉高。
第二阶段，即输出阶段，时钟信号有效，输出信号端输出移位信号。如图6B所示，时钟信号CLK有效(为高电平)，由于第一电容C1的自举作用，上拉节点信号PU被二次拉高，第三晶体管M3打开，输出信号端输出高电平的移位信号OUT，即输出Gate电平。
第三阶段，即重置阶段也即降噪初始阶段，重置信号有效，重置信号对上拉节点与输出信号端进行重置，同时重置信号对第一下拉节点信号或第二下拉节点信号进行拉高。如图6C所示，当本级的输出信号OUT(n)输出完成之后，作为下一级移位寄存器的输出信号OUT(n+1)作为重置信号RESET有效(为高电平)，第二晶体管M2、第四晶体管M4分别打开，RESET对上拉节点与输出信号端进行重置，上拉节点信号PU和输出信号OUT为低电平，停止输出Gate信号；与此同时，由于第二电容C2或第三电容C3的自举作用，由RESET对第一下拉节点信号PD1或第二下拉节点信号PD2进行拉高。
第四阶段，即降噪维持阶段，第一下拉节点信号或第二下拉节点信号的电压降低，对输出信号端和上拉节点持续降噪。如图6D所示，为避免上拉节点信号PU可能的噪声，需要第一下拉节点信号PD1或第二下拉节点信号PD2打开降噪子电路模块对上拉节点信号PU进行持续的拉低，第一下拉节点信号PD1或第二下拉节点信号PD2有效(任意时刻只能任一下拉节点信号为高电平)。以第一降噪电路模块工作作为示例，第一晶体管M1关闭、第三晶体管M3关闭，VDDA经打开的第六晶体管M6和第五晶体管M5拉高第一下拉节点信号PD1，第十晶体管M10和第十六晶体管M16分别打开，由于OUT(n+1)输出仅能维持一个时钟周期，OUT(n+1)完成输出之后，重置信号RESET停止输出，第二晶体管M2和第四晶体管M4关断；由于上拉节点信号PU为低电平，第七晶体管M7和第八晶体管M8关断，第二电容C2两端电压下降，第一下拉节点信号PD1不再受第二电容C2的自举效应影响，第一下拉节点信号PD1恢复正常值(即VDDA的高电平值)，上拉节点和输出信号端的噪声持续释放；同理，第九晶体管M9和第十七晶体管M17分别打开，由于OUT(n+1)输出仅能维持一个时钟周期，OUT(n+1)完成输出之后，重置信号RESET停止输出，第二下拉节点信号PD2不再受第三电容C3的自举效应影响，第二下拉节点信号PD2恢复正常值(即VDDB的高电平值)。此时，第一下拉节点信号PD1或第二下拉节点信号PD2的电压降低，但仍维持输出，对输出信号端和上拉节点持续降噪。
在上述移位寄存器中，下拉节点信号在降噪初始阶段形成较高电压，有利于输出信号端及上拉节点的降噪。第五晶体管M5、第十一晶体管M11(第十二晶体管M12、第十八晶体管M18同样)各相当于一个单向导通的电阻，电阻会产生压降，当第三阶段完成以后，由于第五晶体管M5、第十一晶体管M11(第十二晶体管M12、第十八晶体管M18同样)的共同作用，第一下拉节点信号PD1或第二下拉节点信号PD2电压相对下降。由于PD1、PD2第四阶段以后电压相对较低，第九晶体管M9、第十晶体管M10和第十六晶体管M16、第十七晶体管M17的栅极偏压相对较低，阈值电压Vth漂移程度下降。
通常情况下，降噪电路模块主要在一帧初始阶段起作用，因而后续阶段不需要较高电压，因而本实施例的移位寄存器完全能够满足降噪要求。
该移位寄存器可为多个，且设置为级联连接，特别适用于大尺寸液晶显示装置的栅极驱动电路。
实施例3：
本实施例提供一种栅极驱动电路，包括实施例1或实施例2中的移位寄存器。
该栅极驱动电路中，多个移位寄存器级联连接，如图7所示，上一级移位寄存器的输出信号端连接该移位寄存器的输入电路模块，下一级移位寄存器的输出信号端的输出信号连接该移位寄存器的重置电路模块和降噪电路模块。
也就是说，该栅极驱动电路中的移位寄存器，某一级的输入信号INPUT是上一级的输出信号OUT，重置信号RESET是下一级的输出信号OUT。
实施例4：
本实施例提供一种显示装置，该显示装置包括实施例3中的栅极驱动电路。
该显示装置可以为：台式电脑、平板电脑、笔记本电脑、手机、PDA、GPS、车载显示、投影显示、摄像机、数码相机、电子手表、计算器、电子仪器、仪表、液晶面板、电子纸、电视机、显示器、数码相框、导航仪等任何具有显示功能的产品或部件，可应用于公共显示和虚幻显示等多个领域。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (11)

1.一种移位寄存器，其特征在于，包括输入电路模块、上拉电路模块、重置电路模块以及降噪电路模块，其中：
输入电路模块，与输入信号端和上拉节点连接，用于在输入信号的控制下拉高上拉节点信号；
上拉电路模块，与时钟信号端、输出信号端和所述上拉节点连接，用于输出移位信号以及将上拉节点信号二次拉高；
重置电路模块，与重置信号端、上拉节点、所述输出信号端和低电压信号端连接，用于将输出信号端和上拉节点置低；
降噪电路模块，与调制电压信号端、低电压信号端、所述输出信号端和所述上拉节点连接，用于对所述输出信号端和所述上拉节点持续置低。
2.根据权利要求1所述的移位寄存器，其特征在于，降噪电路模块包括第一降噪电路模块，所述第一降噪电路模块包括第一调制子电路模块、第一抑制子电路模块、第一降噪子电路模块和第一阈值补偿子电路模块，其中：
所述第一调制子电路模块，与第一调制电压信号端连接，用于产生驱动所述第一降噪子电路模块的第一下拉节点信号；
所述第一抑制子电路模块，与所述上拉节点、第一下拉节点和所述低电压信号端连接，用于在移位信号输出时将所述第一调制子电路模块停止工作；
所述第一降噪子电路模块，与所述第一下拉节点、上拉节点、所述低电压信号端和所述输出信号端连接，用于在移位信号输出完成后持续下拉输出信号及上拉节点信号；
所述第一阈值补偿子电路模块，与所述第一下拉节点、所述重置信号端和所述低电压信号端连接，用于对所述第一下拉节点进行升压。
3.根据权利要求2所述的移位寄存器，其特征在于，
所述第一调制子电路模块包括第五晶体管，其栅极、第一极与第一调制电压信号端连接，第二极与第一下拉节点连接；
所述第一抑制子电路模块包括第七晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一下拉节点连接；
所述第一降噪子电路模块包括第十晶体管和第十六晶体管，其中：
所述第十晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接上拉节点；
所述第十六晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
所述第一阈值补偿子电路模块包括第十一晶体管和第二电容，其中：
所述第十一晶体管，其栅极连接第二极，第一极连接低电压信号端，第二极连接第一下拉节点；
所述第二电容，其一端连接第一下拉节点，另二端连接重置信号端。
4.根据权利要求2所述的移位寄存器，其特征在于，所述降噪电路模块还包括第二降噪电路模块，所述第一降噪电路模块和所述第二降噪电路模块交替工作；
所述第二降噪电路模块，包括第二调制子电路模块、第二抑制子电路模块、第二降噪子电路模块和第二阈值补偿子电路模块，其中：
所述第二调制子电路模块，与第二调制电压信号端连接，用于产生驱动所述第二降噪子电路模块的第二下拉节点信号；
所述第二抑制子电路模块，与所述上拉节点、第二下拉节点和所述低电压信号端连接，用于在移位信号输出时将所述第二调制子电路模块停止工作；
所述第二降噪子电路模块，与所述上拉节点、第二下拉节点、所述低电压信号端和所述输出信号端连接，用于在移位信号输出完成后持续下拉输出信号及上拉节点信号；
所述第二阈值补偿子电路模块，与所述第二下拉节点、所述重置信号端和所述低电压信号端连接，用于对所述第二下拉节点进行升压。
5.根据权利要求4所述的移位寄存器，其特征在于，
所述第一调制子电路模块包括第五晶体管和第六晶体管，其中：所述第五晶体管，其栅极与第六晶体管的第二极连接，第一极与第一调制电压信号端连接，第二极与第一下拉节点连接；所述第六晶体管，其栅极与第一极连接，第一极与第一调制电压信号端连接，第二极与第一抑制子电路模块连接；
所述第一抑制子电路模块包括第七晶体管和第八晶体管，其中：所述第七晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一下拉节点连接；所述第八晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第一调制子电路模块的第六晶体管的第二极连接；
所述第一降噪子电路模块包括第十晶体管和第十六晶体管，其中：所述第十晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接上拉节点；所述第十六晶体管，其栅极连接第一下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
所述第一阈值补偿子电路模块包括第十一晶体管和第二电容，其中：所述第十一晶体管的栅极连接第二极，第一极连接低电压信号端，第二极连接第一下拉节点；所述第二电容的一端连接第一下拉节点，第二端连接重置信号端；
所述第二调制子电路模块包括第十二晶体管和第十三晶体管，其中：所述第十二晶体管，其栅极与第十三晶体管的第二极连接，第一极与第二调制电压信号端连接，第二极与第二下拉节点连接；所述第十三晶体管，其栅极与第一极连接，第一极与第二调制电压信号端连接，第二极与第二抑制子电路模块连接；
所述第二抑制子电路模块包括第十四晶体管和第十五晶体管，其中：所述第十四晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第二下拉节点连接；所述第十五晶体管，其栅极与上拉节点连接，第一极与低电压信号端连接，第二极与第二调制子电路模块的第十三晶体管的第二极连接；
所述第二降噪子电路模块包括第九晶体管和第十七晶体管，其中：所述第九晶体管，其栅极连接第二下拉节点，第一极连接低电压信号端，第二极连接上拉节点；所述第十七晶体管，其栅极连接第二下拉节点，第一极连接低电压信号端，第二极连接输出信号端；
所述第二阈值补偿子电路模块包括第十八晶体管和第三电容，其中：所述第十八晶体管的栅极连接第二极，第一极连接低电压信号端，第二极连接第二下拉节点；所述第三电容的一端连接第二下拉节点，第二端连接重置信号端；
第一调制电压信号与第二调制电压信号为长周期信号，第一调制电压信号与第二调制电压信号的波形相反。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输入电路模块包括第一晶体管，其栅极与第一极连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述上拉电路模块包括第三晶体管和第一电容，其中：第
所述第三晶体管，其栅极连接上拉节点，第一极连接时钟信号端，第二极连接输出信号端；
所述第一电容，其一端连接上拉节点，另一端连接输出信号端。
8.根据权利要求1所述的移位寄存器，其特征在于，所述重置电路模块包括第一重置子电路模块和第二重置子电路模块，所述第一重置子电路模块包括第二晶体管，所述第二重置子电路模块包括第四晶体管，其中：
所述第二晶体管，其栅极与重置信号端连接，第一极与低电压信号端连接，第二极与上拉节点连接；
所述第四晶体管，其栅极与重置信号端连接，第一极与低电压信号端连接，第二极与输出信号端连接。
9.一种权利要求2-8任一项所述的移位寄存器的驱动方法，其特征在于，包括上拉阶段、输出阶段、降噪初始阶段和降噪维持阶段，其中：
上拉阶段，输入信号有效，输入信号输出至上拉节点，上拉节点信号上升；
即输出阶段，时钟信号有效，输出信号端输出移位信号；
降噪初始阶段，重置信号有效，重置信号对上拉节点与输出信号端进行重置，同时重置信号对第一下拉节点信号进行拉高；
降噪维持阶段，第一下拉节点信号的电压降低，对输出信号端和上拉节点持续降噪。
10.一种栅极驱动电路，其特征在于，包括权利要求1-8任一项所述的移位寄存器，多个所述移位寄存器级联连接，其中：上一级所述移位寄存器的输出信号端连接该所述移位寄存器的输入电路模块，下一级所述移位寄存器的输出信号端的输出信号连接该所述移位寄存器的重置电路模块和降噪电路模块。
11.一种显示装置，其特征在于，包括权利要求10所述的栅极驱动电路。
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