CN108806611B - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路和耦合电路。消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到上拉节点；输出电路被配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端；耦合电路与上拉控制节点电连接，且被配置为响应于消隐上拉信号对上拉控制节点进行耦合上拉。该移位寄存器单元可以对上拉控制节点进行耦合上拉，从而使得对上拉节点的充电更充分，以避免发生输出异常。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。

背景技术

在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。

目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路和耦合电路。所述消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；所述显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到所述上拉节点；所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述耦合电路与所述上拉控制节点电连接，且被配置为响应于所述消隐上拉信号对所述上拉控制节点进行耦合上拉。

例如，在本公开一实施例提供的移位寄存器单元中，所述耦合电路包括第一电容，所述第一电容的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第一电容的第二极和所述上拉控制节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述耦合电路包括第一电容和第一晶体管。所述第一晶体管的栅极和所述上拉控制节点连接，所述第一晶体管的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第一晶体管的第二极和所述第一电容的第一极连接，所述第一电容的第二极和所述上拉控制节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路包括：充电子电路，被配置为响应于第二时钟信号将所述消隐输入信号输入到所述上拉控制节点；存储子电路，被配置为存储所述充电子电路输入的所述消隐输入信号；隔离子电路，被配置为在所述上拉控制节点的电平和第三时钟信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

例如，在本公开一实施例提供的移位寄存器单元中，所述充电子电路包括第二晶体管，所述第二晶体管的栅极和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第一极和消隐输入信号端连接以接收所述消隐输入信号，所述第二晶体管的第二极和所述上拉控制节点连接；所述存储子电路包括第二电容，所述第二电容的第一极和所述上拉控制节点连接，所述第二电容的第二极和第一电压端连接以接收第一电压；所述隔离子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述上拉控制节点连接，所述第三晶体管的第一极和第三时钟信号端连接以接收所述第三时钟信号作为所述消隐上拉信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接，所述第四晶体管的栅极和所述第三时钟信号端连接以接收所述第三时钟信号，所述第四晶体管的第二极和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示输入电路包括第五晶体管；所述第五晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第五晶体管的第一极和显示输入信号端连接以接收所述显示上拉信号，所述第五晶体管的第二极和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出端包括移位信号输出端和像素信号输出端，所述移位信号输出端和所述像素信号输出端输出所述复合输出信号，所述输出电路包括第六晶体管、第七晶体管和第三电容；所述第六晶体管的栅极和所述上拉节点连接，所述第六晶体管的第一极和第四时钟信号端连接以接收第四时钟信号作为所述复合输出信号，所述第六晶体管的第二极和所述移位信号输出端连接；所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和所述第四时钟信号端连接以接收所述第四时钟信号作为所述复合输出信号，所述第七晶体管的第二极和所述像素信号输出端连接；所述第三电容的第一极和所述上拉节点连接，所述第三电容的第二极和所述第六晶体管的第二极连接。

例如，本公开一实施例提供的移位寄存器单元还包括下拉电路和下拉控制电路。所述下拉控制电路被配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点、所述移位信号输出端和所述像素信号输出端进行降噪。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉控制电路包括第八晶体管、第九晶体管和第十晶体管；所述第八晶体管的栅极和第一极连接且被配置为和第七电压端连接以接收第七电压，所述第八晶体管的第二极和所述下拉节点连接；所述第九晶体管的栅极和第一极连接且被配置为和第八电压端连接以接收第八电压，所述第九晶体管的第二极和所述下拉节点连接；所述第十晶体管的栅极和所述上拉节点连接，所述第十晶体管的第一极和所述下拉节点连接，所述第十晶体管的第二极和第四电压端连接以接收第四电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述上拉节点连接，所述第十一晶体管的第二极和第三电压端连接以接收第三电压；所述第十二晶体管的栅极和所述下拉节点连接，所述第十二晶体管的第一极和所述移位信号输出端连接，所述第十二晶体管的第二极和第五电压端连接以接收第五电压；所述第十三晶体管的栅极和所述下拉节点连接，所述第十三晶体管的第一极和所述像素信号输出端连接，所述第十三晶体管的第二极和第六电压端连接以接收第六电压。

例如，本公开一实施例提供的移位寄存器单元还包括显示复位电路，所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示复位电路包括第十四晶体管；所述第十四晶体管的栅极和显示复位信号端连接以接收所述显示复位信号，所述第十四晶体管的第一极和所述上拉节点连接，所述第十四晶体管的第二极和第二电压端连接以接收第二电压。

例如，本公开一实施例提供的移位寄存器单元还包括全局复位电路，所述全局复位电路被配置为响应于全局复位信号对所述上拉控制节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述全局复位电路包括第十五晶体管；所述第十五晶体管的栅极和全局复位信号端连接以接收所述全局复位信号，所述第十五晶体管的第一极和所述上拉控制节点连接，所述第十五晶体管的第二极和第一电压端连接以接收第一电压。

本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的任一移位寄存器单元。

例如，本公开一实施例提供的栅极驱动电路还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线。第2n-1级移位寄存器单元和所述第一子时钟信号线连接以接收第一时钟信号，第2n-1级移位寄存器单元和所述第三子时钟信号线连接以接收第四时钟信号；第2n级移位寄存器单元和所述第二子时钟信号线连接以接收第一时钟信号，第2n级移位寄存器单元和所述第四子时钟信号线连接以接收第四时钟信号；n为大于0的整数。

例如，本公开一实施例提供的栅极驱动电路还包括第五子时钟信号线、第六子时钟信号线和第七子时钟信号线。第2n-1级移位寄存器单元和所述第五子时钟信号线连接以接收第二时钟信号，第2n-1级移位寄存器单元和所述第六子时钟信号线连接以接收第三时钟信号；第2n级移位寄存器单元和所述第六子时钟信号线连接以接收第二时钟信号，第2n级移位寄存器单元和所述第五子时钟信号线连接以接收第三时钟信号；每一级移位寄存器单元和所述第七子时钟信号线连接以接收全局复位信号；n为大于0的整数。

本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一栅极驱动电路。

本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：

在一帧的消隐时段，使得所述耦合电路响应于所述消隐上拉信号对所述上拉控制节点进行耦合上拉，所述消隐输入电路将所述消隐上拉信号输入到所述上拉节点，所述输出电路在所述上拉节点的电平的控制下输出所述复合输出信号。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一实施例提供的一种移位寄存器单元的示意图；

图2为本公开一实施例提供的一种消隐输入电路的示意图；

图3为本公开一实施例提供的另一种移位寄存器单元的示意图；

图4为本公开一实施例提供的一种移位寄存器单元的电路图；

图5为本公开一实施例提供的另一种移位寄存器单元的电路图；

图6为本公开一实施例提供的再一种移位寄存器单元的电路图；

图7为本公开一实施例提供的再一种移位寄存器单元的电路图；

图8为本公开一实施例提供的再一种移位寄存器单元的电路图；

图9为本公开一实施例提供的又一种移位寄存器单元的电路图；

图10为本公开一实施例提供的一种栅极驱动电路的示意图；

图11为本公开一实施例提供的一种对应于图10所示的栅极驱动电路工作时的信号时序图；

图12为图4所示的移位寄存器单元在不包括第一电容的情形下的信号仿真图；

图13为图4所示的移位寄存器单元的信号仿真图；

图14为图6所示的移位寄存器单元的信号仿真图；以及

图15为本公开一实施例提供的一种显示装置的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段(Display)提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段(Blank)提供用于感测晶体管的感测驱动信号。

在一种移位寄存器单元中，由于晶体管可能存在阈值电压漂移(例如，负向漂移)，从而导致上拉控制节点可能会发生漏电。例如在一帧的消隐时段中，在上拉控制节点发生漏电时，对上拉节点的充电不充分，从而可能导致该移位寄存器单元无法正常输出用于感测晶体管的感测驱动信号。

针对上述问题，本公开的至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路和耦合电路。消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到上拉节点；输出电路被配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端；耦合电路与上拉控制节点电连接，且被配置为响应于消隐上拉信号对上拉控制节点进行耦合上拉。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。

本公开的实施例提供的移位寄存器单元，在上拉控制节点为高电平时，可以对上拉控制节点进行耦合上拉，从而在一帧的消隐时段中对上拉节点的充电更充分，以避免发生输出异常。

需要说明的是，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出显示输出信号，该显示输出信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出消隐输出信号，该消隐输出信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

下面结合附图对本公开的实施例及其示例进行详细说明。

本公开的至少一个实施例提供一种移位寄存器单元10，如图1所示，该移位寄存器单元10包括消隐输入电路100、显示输入电路200、输出电路300和耦合电路400。消隐输入电路100、显示输入电路200以及输出电路300通过上拉节点Q相连接。

该消隐输入电路100被配置为将消隐输入信号输入到上拉控制节点H并在一帧的消隐时段将消隐上拉信号输入到上拉节点Q。

在一些实施例中，消隐输入电路100可以和消隐输入信号端STU1以及第二时钟信号端CLKB连接，从而可以在第二时钟信号端CLKB输入的第二时钟信号的控制下，将消隐输入信号端STU1输入的消隐输入信号输入到上拉控制节点H。消隐输入电路100还可以和第三时钟信号端CLKC连接，从而在一帧的消隐时段将第三时钟信号端CLKC输入的第三时钟信号作为消隐上拉信号输入到上拉节点Q，从而将上拉节点Q上拉至高电平。

例如，消隐输入电路100可以在一帧的消隐时段接收消隐输入信号并存储消隐输入信号，并在下一帧的消隐时段根据消隐输入信号向上拉节点Q输出消隐上拉信号，从而将上拉节点Q上拉至高电平。

例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，除了第一级移位寄存器单元外，其余各级移位寄存器单元的消隐输入信号端STU1可以和上一级移位寄存器单元的输出端OUTPUT电连接。例如，在输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT的情形下，可以和移位信号输出端CR连接。

该显示输入电路200被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到上拉节点Q。例如，在一些实施例中，显示输入电路200可以和第一时钟信号端CLKA连接以接收第一时钟信号，显示输入电路200还可以和显示输入信号端STU2连接以接收显示上拉信号。例如，显示输入电路200在一帧的显示时段中，在第一时钟信号的控制下可以将显示上拉信号输入到上拉节点Q，从而将上拉节点Q上拉至高电平。

例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，除了第一级移位寄存器单元外，其余各级移位寄存器单元的显示输入信号端STU2可以和上一级移位寄存器单元的输出端OUTPUT电连接。例如，在输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT的情形下，可以和移位信号输出端CR连接。

需要说明的是，在本公开的实施例中，显示输入电路200还可以采用其他配置方式，只要可以实现相应的功能即可，本公开的实施例对此不作限定。

该输出电路300被配置为在上拉节点Q的电平的控制下，将复合输出信号输出至输出端OUTPUT。例如，在一些实施例中，输出电路300可以和第四时钟信号端CLKD连接以接收第四时钟信号并作为复合输出信号。例如，复合输出信号可以包括显示输出信号和消隐输出信号，在一帧的显示时段中，输出电路300在上拉节点Q的电平的控制下将显示输出信号输出至输出端OUTPUT，例如在一些实施例中，输出端OUTPUT可以包括移位信号输出端CR和像素信号输出端OUT，从移位信号输出端CR输出的显示输出信号可以用于上下级移位寄存器单元的扫描移位，而从像素信号输出端OUT输出的显示输出信号可以用于驱动显示面板中的子像素单元进行扫描显示。在一帧的消隐时段中，输出电路300在上拉节点Q的电平的控制下将消隐输出信号输出至输出端OUTPUT，该消隐输出信号可以用于驱动感测晶体管。

该耦合电路400与上拉控制节点H电连接，且被配置为响应于消隐上拉信号对上拉控制节点H进行耦合上拉。例如，在一些实施例中，耦合电路400可以和第三时钟信号端CLKC连接，将第三时钟信号端CLKC输入的第三时钟信号作为消隐上拉信号。例如，在一帧的消隐时段消隐输入电路100对上拉控制节点H进行充电，使得上拉控制节点H的电位被上拉至高电平；然后在下一帧的消隐时段中耦合电路400可以响应于消隐上拉信号对上拉控制节点H进行耦合上拉，可以避免上拉控制节点H发生漏电，从而使得在该帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。

在本公开的实施例提供的移位寄存器单元10中，通过设置耦合电路400，可以在上拉控制节点H为高电平时，对上拉控制节点H进一步耦合上拉，从而在一帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。

在本公开的实施例的一个示例中，如图2所示，消隐输入电路100包括充电子电路110、存储子电路120以及隔离子电路130。

该充电子电路110被配置为响应于第二时钟信号将消隐输入信号输入到上拉控制节点H。例如，充电子电路110和消隐输入信号端STU1连接以接收消隐输入信号，充电子电路110和第二时钟信号端CLKB连接以接收第二时钟信号。例如，充电子电路110可以在第二时钟信号的控制下而开启从而将消隐输入信号输入到上拉控制节点H。

该存储子电路120被配置为存储充电子电路110输入的消隐输入信号。例如，在一帧的消隐时段中，上拉控制节点H被输入的消隐输入信号充电至高电平，存储子电路120可以存储该消隐输入信号，从而使得上拉控制节点H的高电平可以一直保持至下一帧的消隐时段。

该隔离子电路130被配置为在上拉控制节点H的电平和第三时钟信号的控制下，将消隐上拉信号输入到上拉节点Q。例如，在一些实施例中，隔离子电路130和第三时钟信号端CLKC连接以接收第三时钟信号，同时还将第三时钟信号作为消隐上拉信号。

例如，在一帧的消隐时段中，隔离子电路130在上拉控制节点H的电平和第三时钟信号的控制下导通，从而可以将消隐上拉信号输入到上拉节点Q。又例如，在一些实施例中，隔离子电路130设置在上拉节点Q和上拉控制节点H之间，用于防止上拉节点Q与上拉控制节点H的相互影响。例如，在不需要输出消隐上拉信号时，隔离子电路130可以断开上拉节点Q与上拉控制节点H之间的连接。

根据本公开的实施例提供的移位寄存器单元10，可以实现在不同时段通过消隐输入电路100和显示输入电路200分别控制上拉节点Q的电平，从而实现消隐输入电路100和显示输入电路200共用同一个输出电路300实现复合输出信号的输出。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括下拉控制电路500，下拉控制电路500被配置为在上拉节点Q的电平的控制下，对下拉节点QB的电平进行控制。例如，在一个示例中，下拉控制电路500和第七电压端CLKM以及第四电压端VSS4连接。需要说明的是，在本公开的实施例中第四电压端VSS4例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。

例如，当上拉节点Q处于高电平时，下拉控制电路500可以通过第四电压端VSS4将下拉节点QB下拉至低电平。又例如，当上拉节点Q的电位处于低电平时，下拉控制电路500可以利用第七电压端CLKM输入的第七电压(例如为高电平)对下拉节点QB进行充电，以将下拉节点QB上拉至高电平。

在另一个示例中，下拉控制电路500还可以和第八电压端CLKN连接以接收第八电压(例如为高电平)，例如，第七电压端CLKM和第八电压端CLKN可以被配置为交替输入高电平，即第七电压端CLKM输入高电平时，第八电压端CLKN输入低电平，而第七电压端CLKM输入低电平时，第八电压端CLKN输入高电平。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括下拉电路600，下拉电路600被配置为在下拉节点QB的电平的控制下，对上拉节点Q和输出端OUTPUT进行降噪。例如，在输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT的情形下，下拉电路600可以对移位信号输出端CR和像素信号输出端OUT同时进行降噪。

例如，下拉电路600和第三电压端VSS3、第五电压端VSS5以及第六电压端VSS6连接，下拉电路600在下拉节点QB的电平的控制下导通时，可以通过第三电压端VSS3、第五电压端VSS5以及第六电压端VSS6分别对上拉节点Q、移位信号输出端CR以及像素信号输出端OUT进行下拉，从而实现降噪。需要说明的是，在本公开的实施例中的第三电压端VSS3、第五电压端VSS5以及第六电压端VSS6例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括显示复位电路700，显示复位电路700被配置为响应于显示复位信号对上拉节点Q进行复位。例如，在一个示例中，显示复位电路700可以和显示复位信号端STD连接以接收显示复位信号，同时和第二电压端VSS2连接以接收低电平的第二电压。例如，在一帧的显示时段中，显示复位电路700可以响应于显示复位信号而开启，从而可以通过第二电压端VSS2对上拉节点Q进行复位。例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，除了最后一级移位寄存器单元外，其余各级移位寄存器单元的显示复位信号端STD可以和下一级移位寄存器单元的输出端OUTPUT(例如移位信号输出端CR)电连接。需要说明的是，在本公开的实施例中的第二电压端VSS2例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括全局复位电路800，全局复位电路800被配置为响应于全局复位信号对上拉控制节点H进行复位。例如，在一个示例中，全局复位电路800和全局复位信号端TRST连接以接收全局复位信号，同时和第一电压端VSS1连接以接收低电平的第一电平。例如，在多个移位寄存器单元10级联形成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的全局复位电路800响应于全局复位信号而开启，通过第一电压端VSS1对上拉控制节点H进行复位，从而实现对各级移位寄存器单元10的全局复位。需要说明的是，在本公开的实施例中的第一电压端VSS1例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。

需要说明的是，在本公开的实施例中，例如，第一电压端VSS1、第二电压端VSS2、第三电压端VSS3、第四电压端VSS4、第五电压端VSS5以及第六电压端VSS6输入的低电平信号可以相同，即可以将上述六个电压端连接到同一根信号线以接收相同的低电平信号；又例如，上述六个电压端中的两个、三个或更多个可以连接到同一根信号线以接收相同的低电平信号；又例如，上述六个电压端可以分别连接到不同的信号线以分别接收不同的低电平信号。本公开的实施例对第一电压端VSS1、第二电压端VSS2、第三电压端VSS3、第四电压端VSS4、第五电压端VSS5以及第六电压端VSS6的设置方式不作限定。

本领域技术人员可以理解，尽管图3中的移位寄存器单元10示出了下拉控制电路500、下拉电路600、显示复位电路700以及全局复位电路800，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

在本公开的实施例的一个示例中，图3中所示的移位寄存器单元10可以实现为图4所示的电路结构。如图4所示，该移位寄存器单元10包括：第二至第十五晶体管M2-M15、第一电容C1、第二电容C2以及第三电容C3。输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT，移位信号输出端CR和像素信号输出端OUT均可以输出复合输出信号。需要说明的是，在图4中所示的晶体管均以N型晶体管为例进行说明。

如图4所示，消隐输入电路100中的充电子电路110可以实现为第二晶体管M2，第二晶体管M2的栅极和第二时钟信号端CLKB连接以接收第二时钟信号，第二晶体管M2的第一极和消隐输入信号端STU1连接以接收消隐输入信号，第二晶体管M2的第二极和上拉控制节点H连接。例如，当第二时钟信号为高电平的导通信号时，第二晶体管M2在第二时钟信号的控制下导通，从而可以将消隐输入信号输入到上拉控制节点H以对其进行充电。

如图4所示，消隐输入电路100中的存储子电路120可以实现为第二电容C2，第二电容C2的第一极和上拉控制节点H连接，第二电容C2的第二极和第一电压端VSS1连接以接收第一电压。通过设置第二电容C2可以保持上拉控制节点H的电位，例如，在一帧的消隐时段中，充电子电路110将上拉控制节点H充电至高电位，第二电容C2可以将上拉控制节点H的高电位保持至下一帧的消隐时段。需要说明的是，在本公开的实施例中，第二电容C2的第二极除了可以和第一电压端VSS1连接外，还可以与其他电压端连接，例如第二电容C2的第二极接地，本公开的实施例对此不作限定。

如图4所示，消隐输入电路100中的隔离子电路130可以实现为第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极和上拉控制节点H连接，第三晶体管M3的第一极和第三时钟信号端CLKC连接以接收第三时钟信号并作为消隐上拉信号，第三晶体管M3的第二极和第四晶体管M4的第一极连接，第四晶体管M4的栅极和第三时钟信号端CLKC连接以接收第三时钟信号，第四晶体管M4的第二极和上拉节点Q连接。例如，在一帧的消隐时段中，第三晶体管M3在上拉控制节点H的控制下导通，当第三时钟信号为高电平时，第四晶体管M4在第三时钟信号的控制下导通，从而第三时钟信号作为消隐上拉信号通过第三晶体管M3和第四晶体管M4对上拉节点Q进行充电。

如图4所示，显示输入电路200可以实现为第五晶体管M5，第五晶体管M5的栅极和第一时钟信号端CLKA连接以接收第一时钟信号，第五晶体管M5的第一极和显示输入信号端STU2连接以接收显示上拉信号，第五晶体管M5的第二极和上拉节点Q连接。例如，在一帧的显示时段中，第五晶体管M5在第一时钟信号的控制下导通，从而利用显示上拉信号对上拉节点Q进行充电。

如图4所示，输出电路300可以实现为包括第六晶体管M6、第七晶体管M7和第三电容C3。第六晶体管M6的栅极和上拉节点Q连接，第六晶体管M6的第一极和第四时钟信号端CLKD连接以接收第四时钟信号作为复合输出信号，第六晶体管M6的第二极和移位信号输出端CR连接；第七晶体管M7的栅极和上拉节点Q连接，第七晶体管M7的第一极和第四时钟信号端CLKD连接以接收第四时钟信号作为复合输出信号，第七晶体管M7的第二极和像素信号输出端OUT连接；第三电容C3的第一极和上拉节点Q连接，第三电容C3的第二极和第六晶体管M6的第二极连接。例如，在上拉节点Q的电位为高电平时，第六晶体管M6和第七晶体管M7导通，从而可以将第四时钟信号作为复合输出信号输出至移位信号输出端CR和像素信号输出端OUT。

如图4所示，下拉控制电路500可以实现为包括第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极和第一极连接且被配置为和第七电压端CLKM连接以接收第七电压，第八晶体管M8的第二极和下拉节点QB连接；第九晶体管M9的栅极和第一极连接且被配置为和第八电压端CLKN连接以接收第八电压，第九晶体管M9的第二极和下拉节点QB连接；第十晶体管M10的栅极和上拉节点Q连接，第十晶体管M10的第一极和下拉节点QB连接，第十晶体管M10的第二极和第四电压端VSS4连接以接收第四电压。

例如，第七电压端CLKM和第八电压端CLKN可以被配置为交替输入高电平，即第七电压端CLKM输入高电平时，第八电压端CLKN输入低电平，而第七电压端CLKM输入低电平时，第八电压端CLKN输入高电平，即第八晶体管M8和第九晶体管M9中只有一个晶体管处于导通状态，这样可以避免晶体管长期导通引起的性能漂移。当第八晶体管M8或第九晶体管M9导通时，第七电压或第八电压可以对下拉节点QB进行充电，从而将下拉节点QB上拉至高电平。当上拉节点Q的电位为高电平时，第十晶体管M10导通，例如在晶体管的设计上，可以将第十晶体管M10与第八晶体管M8(或第九晶体管M9)配置为(例如对二者的尺寸比、阈值电压等配置)在M10和M8(M9)均导通时，下拉节点QB的电平可以被下拉至低电平，该低电平可以使得第十一晶体管M11、第十二晶体管M12以及第十三晶体管M13保持关闭。

如图4所示，下拉电路600可以实现为包括第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十一晶体管M11的栅极和下拉节点QB连接，第十一晶体管M11的第一极和上拉节点Q连接，第十一晶体管M11的第二极和第三电压端VSS3连接以接收第三电压；第十二晶体管M12的栅极和下拉节点QB连接，第十二晶体管M12的第一极和移位信号输出端CR连接，第十二晶体管M12的第二极和第五电压端VSS5连接以接收第五电压；第十三晶体管M13的栅极和下拉节点QB连接，第十三晶体管M13的第一极和像素信号输出端OUT连接，第十三晶体管M13的第二极和第六电压端VSS6连接以接收第六电压。

例如，当下拉节点QB的电位为高电平时，第十一晶体管M11、第十二晶体管M12以及第十三晶体管M13导通，从而可以利用第三电压、第五电压以及第六电压分别对上拉节点Q、移位信号输出端CR以及像素信号输出端OUT进行下拉，以降低噪声。

如图4所示，显示复位电路700可以实现为第十四晶体管M14。第十四晶体管M14的栅极和显示复位信号端STD连接以接收显示复位信号，第十四晶体管M14的第一极和上拉节点Q连接，第十四晶体管M14的第二极和第二电压端VSS2连接以接收第二电压。例如，当显示复位信号为高电平时，第十四晶体管M14导通，从而可以利用第二电压端VSS2对上拉节点Q进行复位。

如图4所示，全局复位电路800可以实现为第十五晶体管M15。第十五晶体管M15的栅极和全局复位信号端TRST连接以接收全局复位信号，第十五晶体管M15的第一极和上拉控制节点H连接，第十五晶体管M15的第二极和第一电压端VSS1连接以接收第一电压。例如，当全局复位信号为高电平时，第十五晶体管M15导通，从而可以利用第一电压端VSS1对上拉控制节点H进行复位。

在一个示例中，如图4所示，耦合电路400可以实现为第一电容C1，第一电容C1的第一极和第三时钟信号端CLKC电连接以接收第三时钟信号作为消隐上拉信号，第一电容C1的第二极和上拉控制节点H连接。例如，在上拉控制节点H为高电平时，第三晶体管M3导通，同时在第三时钟信号为高电平时，第四晶体管M4导通，从而高电平的第三时钟信号作为消隐上拉信号通过第三晶体管M3和第四晶体管M4输入到上拉节点Q，以对上拉节点Q进行充电。同时，在第三时钟信号为高电平时，该高电平可以通过第一电容C1对上拉控制节点H进一步耦合上拉，从而使得第三晶体管M3的导通更充分，消隐上拉信号对上拉节点Q的充电更充分，以避免发生输出异常。

在另一个示例中，如图5所示，第一电容C1的第一极还可以和第十电压端VDD连接以接收第十电压，例如第十电压为直流高电平。需要说明的是，图5中所示的移位寄存器单元和图4中所示的移位寄存器单元相同的部分可以参考上述描述，这里不再赘述。

在又一个示例中，如图6所示，耦合电路400可以实现为包括第一晶体管M1和第一电容C1。第一晶体管M1的栅极和上拉控制节点H连接，第一晶体管M1的第一极和第三时钟信号端CLKC连接以接收第三时钟信号作为消隐上拉信号，第一晶体管M1的第二极和第一电容C1的第一极连接，第一电容C1的第二极和上拉控制节点H连接。例如，在上拉控制节点H为高电平时，第一晶体管M1导通，从而第三时钟信号端CLKC提供的第三时钟信号可以施加至第一电容C1的第一极。当第三时钟信号为高电平时，该高电平可以通过第一电容C1对上拉控制节点H进一步耦合上拉，从而使得第三晶体管M3导通的更充分，消隐上拉信号对上拉节点Q的充电更充分，以避免发生输出异常。

需要说明的是，图6中所示的移位寄存器单元和图4中所示的移位寄存器单元相同的部分可以参考上述描述，这里不再赘述。

在另一个示例提供的移位寄存器单元10中，如图7所示，该移位寄存器单元10和图6中所示的移位寄存器单元10相比还可以包括第二十晶体管M20。该第二十晶体管M20的栅极和全局复位信号端TRST连接以接收全局复位信号，第二十晶体管M20的第一极和上拉节点Q连接，第二十晶体管M20的第二极和第一电压端VSS1连接以接收第一电压。例如，在多个图7中的移位寄存器单元10级联形成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第十五晶体管M15和第二十晶体管M20响应于全局复位信号而开启，通过第一电压端VSS1对上拉控制节点H和上拉节点Q同时进行复位，从而实现对各级移位寄存器单元10的全局复位。

需要说明的是，在图7中第二十晶体管M20的第二极和第一电压端VSS1连接，本公开的实施例包括但不限于此，例如，第二十晶体管M20的第二极还可以和第二电压端VSS2、第三电压端VSS3、第四电压端VSS4、第五电压端VSS5以及第六电压端VSS6中的任意一个连接，以接收直流低电平信号。

下面结合图12、图13以及图14所示的信号仿真图对图4和图6所示的示例进行进一步说明，图12为图4所示的移位寄存器单元10在不包括第一电容C1的情形下(即不设置耦合电路400的情形下)的信号仿真图，图13为图4所示的移位寄存器单元10(耦合电路400包括第一电容C1)的信号仿真图，图14为图6所示的移位寄存器单元10(耦合电路400包括第一电容C1和第一晶体管M1)的信号仿真图。

在设置耦合电路400的情形下，从图13和图14可以看出，当上拉控制节点H为高电平、且第三时钟信号端CLKC提供的第三时钟信号为高电平时，上拉控制节点H的电平被进一步耦合上拉，使得对上拉节点Q的充电更充分(即上拉节点Q的电位更高)，从而可以避免发生输出异常。

另外，如图13所示，在耦合电路400仅包括第一电容C1而不包括第一晶体管M1的情形下，当上拉控制节点H变为低电平、且第三时钟信号端CLKC提供的第三时钟信号为高电平时，该高电平会通过第一电容C1对上拉控制节点H耦合上拉(如图13中的虚线椭圆所示)，从而在上拉控制节点H上引入了噪声。

如图14所示，在耦合电路400包括第一电容C1和第一晶体管M1的情形下，当上拉控制节点H变为低电平时，会使得第一晶体管M1关闭，所以即使此时第三时钟信号端CLKC提供的第三时钟信号为高电平，该高电平也不能通过第一电容C1对上拉控制节点H耦合上拉(参考图6所示的移位寄存器单元)，即不会在上拉控制节点H上引入噪声。

如图8所示，本公开的另一个实施例还提供一种移位寄存器单元10，图8中所示的移位寄存器单元10和图6中所示的移位寄存器单元10相比，输出电路300还可以包括第十六晶体管M16，相应地，下拉电路600还可以包括第十七晶体管M17。

如图8所示，第十六晶体管M16的栅极和上拉节点Q连接，第十六晶体管M16的第一极和第五时钟信号端CLKE连接以接收第五时钟信号，第十六晶体管M16的第二极和另一个像素信号输出端OUT2连接。例如，当上拉节点Q的电位为高电平时，第十六晶体管M16导通，从而将第五时钟信号输出至像素信号输出端OUT2。例如，在一个示例中，第五时钟信号端CLKE输入的第五时钟信号可以配置为和第四时钟信号端CLKD输入的第四时钟信号相同；又例如，在另一个示例中，第五时钟信号可以与第四时钟信号不同，从而使得像素信号输出端OUT和OUT2分别可以输出不同的信号，以提高驱动能力。

如图8所示，第十七晶体管M17的栅极和下拉节点QB连接，第十七晶体管M17的第一极和像素信号输出端OUT2连接，第十七晶体管M17的第二极和第六电压端VSS6连接。例如，当下拉节点QB的电位为高电平时，第十七晶体管M17导通，从而可以利用第六电压端VSS6对像素信号输出端OUT2进行降噪。需要说明的是，第十七晶体管M17的第二极还可以配置为和其它信号端连接，只要可以实现对像素信号输出端OUT2下拉降噪即可，本公开的实施例对此不作限定。

尽管以上仅示出了移位寄存器单元包括两个、三个输出端的示例，本领域技术人员可以理解，根据本公开的描述，可以根据实际情况设置更多个输出端，上述示例不应构成对本公开保护范围的限制。

如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第二电容C2维持上拉控制节点H处的电位，利用第三电容C3维持上拉节点Q处的电位。第二电容C2和/或第三电容C3可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者第二电容C2和/或第三电容C3也可以通过各个器件之间的寄生电容实现。第二电容C2和/或第三电容C3的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到上拉控制节点H或上拉节点Q的电平即可。

当上拉节点Q和/或上拉控制节点H的电位维持在高电平时，存在一些晶体管(例如第二晶体管M2、第十五晶体管M15、第四晶体管M4、第五晶体管M5、第十一晶体管M11以及第十四晶体管M14)的第一极连接上拉节点Q或上拉控制节点H，而第二极连接低电平信号。即使当这些晶体管的栅极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元10中对于上拉节点Q和/或上拉控制节点H的电位维持的效果变差。

例如，如图6所示，以上拉控制节点H为例，第二晶体管M2的第一极和消隐输入信号端STU1连接，第二极和上拉控制节点H连接。当上拉控制节点H处于高电平，而消隐输入信号端STU1输入的信号为低电平时，上拉控制节点H可能会通过第二晶体管M2漏电。

针对上述问题，如图9所示，在本公开的一个实施例中提供了一种用于防漏电的移位寄存器单元10。该移位寄存器单元10与图6中的移位寄存器单元10的区别在于增加了第二防漏电晶体管M2_b、第四防漏电晶体管M4_b、第五防漏电晶体管M5_b、第十一防漏电晶体管M11_b、第十四防漏电晶体管M14_b、第十五防漏电晶体管M15_b、第十八晶体管M18以及第十九晶体管M19。下面以第二防漏电晶体管M2_b为例对防漏电的工作原理进行说明。

第二防漏电晶体管M2_b的栅极和第二时钟信号端CLKB连接，第二防漏电晶体管M2_b的第一极和第十八晶体管M18的第二极连接，第二防漏电晶体管M2_b的第二极和上拉控制节点H连接。第十八晶体管M18的栅极和上拉控制节点H连接，第十八晶体管M18的第一极和第九电压端VA连接以接收高电平的第九电压。当上拉控制节点H处于高电平时，第十八晶体管M18在上拉控制节点H的电平的控制下导通，从而可以将第九电压端VA输入的高电平信号输入到第二防漏电晶体管M2_b的第一极，使得第二防漏电晶体管M2_b的第一极和第二极都处于高电平，从而可以防止上拉控制节点H处的电荷通过第二防漏电晶体管M2_b漏电。此时，由于第二防漏电晶体管M2_b的栅极和第二晶体管M2的栅极连接，所以第二晶体管M2和第二防漏电晶体管M2_b的结合可以实现与前述第二晶体管M2相同的效果，同时具有防漏电的效果。

类似地，第十五防漏电晶体管M15_b结合第十八晶体管M18可以防止上拉控制节点H处的电荷通过第十五防漏电晶体管M15_b和第十五晶体管M15漏电。类似地，第四防漏电晶体管M4_b、第五防漏电晶体管M5_b、第十一防漏电晶体管M11_b以及第十四防漏电晶体管M14_b可以分别结合第十九晶体管M19实现防漏电结构，从而可以防止上拉节点Q处的电荷发生漏电。防止上拉节点Q发生漏电的工作原理和上述防止上拉控制节点H发生漏电的工作原理相同，这里不再赘述。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。

另外，需要说明的是，本公开的实施例中提供的移位寄存器单元10中采用的晶体管均是以N型晶体管为例进行说明的，本公开的实施例包括但不限于此，例如移位寄存器单元10中的至少部分晶体管也可以采用P型晶体管。

本公开的一个实施例提供一种栅极驱动电路20，如图10所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。需要说明的是，图10中仅示意性的示出了栅极驱动电路20的前四级移位寄存器单元(A1、A2、A3和A4)。

如图10所示，栅极驱动电路20还包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2、第三子时钟信号线CLK_3和第四子时钟信号线CLK_4。在移位寄存器单元和第一时钟信号端CLKA以及第四时钟信号端CLKD连接的情形下，第2n-1级移位寄存器单元和第一子时钟信号线CLK_1连接以接收第一时钟信号，例如，通过第一时钟信号端CLKA和第一子时钟信号线CLK_1连接；第2n-1级移位寄存器单元和第三子时钟信号线CLK_3连接以接收第四时钟信号，例如，通过第四时钟信号端CLKD和第三子时钟信号线CLK_3连接。第2n级移位寄存器单元和第二子时钟信号线CLK_2连接以接收第一时钟信号，例如，通过第一时钟信号端CLKA和第二子时钟信号线CLK_2连接；第2n级移位寄存器单元和第四子时钟信号线CLK_4连接以接收第四时钟信号，例如，通过第四时钟信号端CLKD和第四子时钟信号线CLK_4连接；n为大于0的整数。

如图10所示，栅极驱动电路20还可以包括第五子时钟信号线CLK_5、第六子时钟信号线CLK_6和第七子时钟信号线CLK_7。在移位寄存器单元和第二时钟信号端CLKB、第三时钟信号端CLKC以及全局复位信号端TRST连接的情形下，第2n-1级移位寄存器单元和第五子时钟信号线CLK_5连接以接收第二时钟信号，例如，通过第二时钟信号端CLKB和第五子时钟信号线CLK_5连接；第2n-1级移位寄存器单元和第六子时钟信号线CLK_6连接以接收第三时钟信号，例如，通过第三时钟信号端CLKC和第六子时钟信号线CLK_6连接。第2n级移位寄存器单元和第六子时钟信号线CLK_6连接以接收第二时钟信号，例如，通过第二时钟信号端CLKB和第六子时钟信号线CLK_6连接；第2n级移位寄存器单元和第五子时钟信号线CLK_5连接以接收第三时钟信号，例如，通过第二时钟信号端CLKB和第五子时钟信号线CLK_5连接。每一级移位寄存器单元和第七子时钟信号线CLK_7连接以接收全局复位信号，例如，通过全局复位信号端TRST和第七子时钟信号线CLK_7连接；n为大于0的整数。

如图10所示，除了第一级移位寄存器单元外，其余各级移位寄存器单元的消隐输入信号端STU1以及显示输入信号端STU2和上一级移位寄存器单元的移位信号输出端CR连接；除最后一级移位寄存器单元外，其余各级移位寄存器单元的显示复位信号端STD和下一级移位寄存器单元的移位信号输出端CR连接。

图11示出了图10所示的栅极驱动电路20工作时的信号时序图。在图11中，H<1>和H<2>分别表示栅极驱动电路20中第一级和第二级移位寄存器单元中的上拉控制节点H，Q<1>和Q<2>分别表示栅极驱动电路20中第一级和第二级移位寄存器单元中的上拉节点Q。OUT<1>(CR<1>)和OUT<2>(CR<2>)分别表示栅极驱动电路20中的第一级和第二级移位寄存器单元中的像素信号输出端OUT(移位信号输出端CR)。1F、2F、3F和4F分别表示第一帧、第二帧、第三帧以及第四帧。Display表示一帧中的显示时段，Blank表示一帧中的消隐时段。需要说明的是，图11中的STU1和STU2分别表示第一级移位寄存器单元中的消隐输入信号端和显示输入信号端，STD表示最后一级移位寄存器单元中的显示复位信号端。

另外，需要说明的是，如图11所示，在第一帧1F、第二帧2F、第三帧3F以及第四帧4F中，是以第七电压端CLKM输入低电平而第八电压端CLKN输入高电平为例进行示意的，但本公开的实施例不限于此。如上所述，第七电压端CLKM和第八电压端CLKN可以被配置为交替输入高电平，即在有的帧中也可以使得第七电压端CLKM输入高电平而第八电压端CLKN输入低电平。图11所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

下面结合图11中的信号时序图，对图10中所示的栅极驱动电路20的工作原理进行说明，例如，图10中所示的栅极驱动电路20中的移位寄存器单元可以采用图6中所示的移位寄存器单元。

在第一帧1F开始前，第七子时钟信号线CLK_7提供高电平，由于每一级移位寄存器单元的全局复位信号端TRST均和第七子时钟信号线CLK_7连接，所以使得每一级移位寄存器单元中的第十五晶体管M15导通，从而可以对每一级移位寄存器单元中的上拉控制节点H进行复位，以实现全局复位。

由于第七电压端CLKM输入高电平，第八晶体管M8导通，使得下拉节点QB被充电至高电平。下拉节点QB的高电平使得第十一晶体管M11导通，从而将上拉节点Q下拉至低电平。

在第一帧1F的显示时段Display中，对第一级的移位寄存器单元的工作过程描述如下。

在第一阶段1中，第一级移位寄存器单元的显示输入信号端STU2输入高电平，同时由于第一时钟信号端CLKA(与第一子时钟信号线CLK_1连接)输入高电平，第五晶体管M5导通，所以显示输入信号端STU2输入的高电平可以通过第五晶体管M5对上拉节点Q<1>进行充电，使得上拉节点Q<1>被上拉至高电平并被第三电容C3保持。第六晶体管M6和第七晶体管M7在上拉节点Q<1>的控制下导通，但由于第四时钟信号端CLKD(与第三子时钟信号线CLK3连接)在此阶段输入低电平信号，所以移位信号输出端CR<1>和像素信号输出端OUT<1>均输出低电平信号。在此阶段，完成对上拉节点Q<1>的预充电。

在第二阶段2中，第四时钟信号端CLKD输入高电平信号，上拉节点Q<1>的电位由于自举效应而进一步被拉高，所以第六晶体管M6和第七晶体管M7保持导通，从而移位信号输出端CR<1>和像素信号输出端OUT<1>均输出高电平信号。例如，从移位信号输出端CR<1>输出的高电平信号可以用于上下级移位寄存器单元的扫描移位，而从像素信号输出端OUT<1>输出的高电平信号可以用于驱动显示面板中的子像素单元进行显示。

在第三阶段3中，由于第一级移位寄存器单元的显示复位信号端STD和第二级移位寄存器单元的移位信号输出端CR<2>连接，此时第二级移位寄存器单元的移位信号输出端CR<2>输出高电平，所以第一极移位寄存器单元的显示复位信号端STD输入高电平，第十四晶体管M14导通，上拉节点Q<1>被下拉至低电平，完成对上拉节点Q<1>的复位。由于上拉节点Q<1>为低电平，第十晶体管M10关闭，同时第八电压端CLKN输入的高电平可以对下拉节点QB进行充电，下拉节点QB被充电至高电平，所以第十一晶体管M11导通，以进一步对上拉节点Q<1>进行降噪。同时第十二晶体管M12和第十三晶体管M13也导通，移位信号输出端CR<1>和像素信号输出端OUT<1>被下拉至低电平，完成复位。

第一级移位寄存器单元驱动显示面板中第一行的子像素完成显示后，依次类推，第二级、第三级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。

在第一帧1F的消隐时段Blank中，对第一级的移位寄存器单元的工作过程描述如下。

在第四阶段4中，第一级移位寄存器单元的消隐输入信号端STU1输入高电平，同时由于第二时钟信号端CLKB(与第五子时钟信号线CLK_5连接)输入高电平，第二晶体管M2导通，所以消隐输入信号端STU1输入的高电平可以通过第二晶体管M2对上拉控制节点H<1>进行充电，使得上拉控制节点H<1>被上拉至高电平并被第二电容C2保持。由于第八电压端CLKN此时输入高电平，下拉节点QB被该高电平充电至高电平，所以第十一晶体管M11导通，使得上拉节点Q<1>被下拉至低电平。另外，在此阶段第三时钟信号端CLKC(与第六子时钟信号线CLK_6连接)输入低电平，所以第四晶体管M4保持关闭状态，第四晶体管M4隔离了上拉控制节点H<1>对上拉节点Q<1>的影响，使得上拉节点Q<1>保持为低电平。在此阶段，完成对上拉控制节点H的预充电。

在第二帧2F的显示时段Display中，栅极驱动电路20重复和第一帧1F的显示时段Display相同的操作，这里不再赘述。

在第二帧2F的消隐时段Blank中，对栅极驱动电路20的工作过程描述如下。

在第五阶段5中，对于第一级移位寄存器单元，上拉控制节点H<1>由于第二电容C2的存储而保持高电平，第三晶体管M3导通。第三时钟信号端CLKC(与第六子时钟信号线CLK_6连接)输入高电平，使得第四晶体管M4导通，所以第三时钟信号端CLKC输入的高电平可以通过第三晶体管M3和第四晶体管M4对上拉节点Q<1>进行充电，将上拉节点Q<1>上拉至高电平。同时由于上拉控制节点H<1>为高电平，第一晶体管M1导通，第三时钟信号端CLKC输入的高电平可以通过第一电容C1对上拉控制节点H<1>进行耦合上拉，使得上拉控制节点H<1>的电位被进一步拉高。通过对上拉控制节点H<1>的耦合上拉，可以使得第三晶体管M3导通的更充分，从而第三时钟信号端CLKC输入的高电平对上拉节点Q的充电更充分。

由于上拉节点Q为高电平，第六晶体管M6和第七晶体管M7导通，第四时钟信号端CLKD(与第三子时钟信号线CLK_3连接)输入的高电平可以输出至移位信号输出端CR<1>和像素信号输出端OUT<1>。例如，移位信号输出端CR<1>输出的信号可以用于上下级移位寄存器单元的扫描移位，像素信号输出端OUT输出的信号可以用于驱动显示面板中子像素单元中的感测晶体管，以实现外部补偿。

同时，在第五阶段5中，由于第二级移位寄存器单元的第二时钟信号端CLKB与第六子时钟信号线CLK6连接，第二级移位寄存器单元的消隐输入信号端STU1与第一级移位寄存器单元的移位信号输出端CR<1>连接，所以第二级移位寄存器单元中的第二晶体管M2导通，从而使得第二级移位寄存器单元中的上拉控制节点H<2>被上拉至高电平并保持。

在第六阶段6中，对于第一级移位寄存器单元，由于第四时钟信号端CLKD(和第三子时钟信号线CLK_3连接)从高电平变为低电平，所以移位信号输出端CR<1>输出的信号从高电平变为低电平，通过第三电容C3的耦合作用，上拉节点Q<1>的电位被拉低。当上拉节点Q<1>变为低电平时，第八电压端CLKN输入的高电平将下拉节点QB充电至高电平，下拉节点QB的高电平使得第十一晶体管M11导通，进一步拉低上拉节点Q<1>的电平，以完成上拉节点Q<1>的复位。

在第三帧3F的显示时段Display中，栅极驱动电路20重复和第一帧1F的显示时段Display相同的操作，这里不再赘述。

在第三帧3F的消隐时段Blank中，对栅极驱动电路20的工作过程描述如下。

在第七阶段7中，对于第一级移位寄存器单元，第二时钟信号端CLKB(与第五子时钟信号线CLK_5连接)输入高电平，第二晶体管M2导通，但由于在此阶段消隐输入信号端STU1为低电平，所以上拉控制节点H可以通过第二晶体管M2放电至低电平，完成复位。

在第七阶段7中对第二级移位寄存器单元的操作可以参考在第五阶段7中对第一级移位寄存器单元的对应操作，这里不再赘述。

至此，第三帧3F的驱动时序结束。后续在第四帧、第五帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。

如上所述，通过设置耦合电路400可以在上拉控制节点H为高电平时，对上拉控制节点H进一步耦合上拉，从而在一帧的消隐时段中对上拉节点Q的充电更充分，以避免发生输出异常。

本公开的实施例还提供一种显示装置1，如图15所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号至像素阵列；栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路20通过栅线GL与子像素单元410电连接。

需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。

本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，该驱动方法包括：在一帧的消隐时段，使得耦合电路400响应于消隐上拉信号对上拉控制节点H进行耦合上拉，消隐输入电路100将消隐上拉信号输入到上拉节点Q，输出电路在300上拉节点Q的电平的控制下输出复合输出信号。

本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，该驱动方法包括如下操作。

在第一帧的显示时段，包括：显示输入电路200响应于第一时钟信号将显示上拉信号输入到上拉节点Q，输出电路300在上拉节点Q的电平的控制下输出第一输出信号。

在第一帧的消隐时段，包括：消隐输入电路100将消隐输入信号输入到上拉控制节点H。

在第二帧的消隐时段，包括：耦合电路400响应于消隐上拉信号对上拉控制节点H进行耦合上拉，消隐输入电路100将消隐上拉信号输入到上拉节点Q，输出电路300在上拉节点Q的电平的控制下输出第二输出信号。复合输出信号包括第一输出信号和第二输出信号。

需要说明的是，关于本公开的实施例提供的驱动方法的详细描述和技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的工作原理的描述，这里不再赘述。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路和耦合电路；其中，

所述消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；

所述显示输入电路被配置为响应于第一时钟信号在一帧的显示时段将显示上拉信号输入到所述上拉节点；

所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；

所述耦合电路与所述上拉控制节点电连接，且被配置为响应于所述消隐上拉信号对所述上拉控制节点进行耦合上拉；

所述耦合电路包括第一电容和第一晶体管；

所述第一晶体管的栅极和所述上拉控制节点连接，所述第一晶体管的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第一晶体管的第二极和所述第一电容的第一极连接，所述第一电容的第二极和所述上拉控制节点连接。

2.根据权利要求1所述的移位寄存器单元，其中，所述消隐输入电路包括：

充电子电路，被配置为响应于第二时钟信号将所述消隐输入信号输入到所述上拉控制节点；

存储子电路，被配置为存储所述充电子电路输入的所述消隐输入信号；

隔离子电路，被配置为在所述上拉控制节点的电平和第三时钟信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

3.根据权利要求2所述的移位寄存器单元，其中，

所述充电子电路包括第二晶体管，所述第二晶体管的栅极和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第一极和消隐输入信号端连接以接收所述消隐输入信号，所述第二晶体管的第二极和所述上拉控制节点连接；

所述存储子电路包括第二电容，所述第二电容的第一极和所述上拉控制节点连接，所述第二电容的第二极和第一电压端连接以接收第一电压；

所述隔离子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述上拉控制节点连接，所述第三晶体管的第一极和所述第三时钟信号端连接以接收所述第三时钟信号作为所述消隐上拉信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接，所述第四晶体管的栅极和所述第三时钟信号端连接以接收所述第三时钟信号，所述第四晶体管的第二极和所述上拉节点连接。

4.根据权利要求1-3任一所述的移位寄存器单元，其中，所述显示输入电路包括第五晶体管；

所述第五晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第五晶体管的第一极和显示输入信号端连接以接收所述显示上拉信号，所述第五晶体管的第二极和所述上拉节点连接。

5.根据权利要求1-3任一所述的移位寄存器单元，其中，所述输出端包括移位信号输出端和像素信号输出端，所述移位信号输出端和所述像素信号输出端输出所述复合输出信号，所述输出电路包括第六晶体管、第七晶体管和第三电容；

所述第六晶体管的栅极和所述上拉节点连接，所述第六晶体管的第一极和第四时钟信号端连接以接收第四时钟信号作为所述复合输出信号，所述第六晶体管的第二极和所述移位信号输出端连接；

所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和所述第四时钟信号端连接以接收所述第四时钟信号作为所述复合输出信号，所述第七晶体管的第二极和所述像素信号输出端连接；

所述第三电容的第一极和所述上拉节点连接，所述第三电容的第二极和所述第六晶体管的第二极连接。

6.根据权利要求5所述的移位寄存器单元，还包括下拉电路和下拉控制电路；其中，

所述下拉控制电路被配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；

所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点、所述移位信号输出端和所述像素信号输出端进行降噪。

7.根据权利要求6所述的移位寄存器单元，其中，所述下拉控制电路包括第八晶体管、第九晶体管和第十晶体管；

所述第八晶体管的栅极和第一极连接且被配置为和第七电压端连接以接收第七电压，所述第八晶体管的第二极和所述下拉节点连接；

所述第九晶体管的栅极和第一极连接且被配置为和第八电压端连接以接收第八电压，所述第九晶体管的第二极和所述下拉节点连接；

所述第十晶体管的栅极和所述上拉节点连接，所述第十晶体管的第一极和所述下拉节点连接，所述第十晶体管的第二极和第四电压端连接以接收第四电压。

8.根据权利要求6所述的移位寄存器单元，其中，所述下拉电路包括第十一晶体管、第十二晶体管和第十三晶体管；

所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述上拉节点连接，所述第十一晶体管的第二极和第三电压端连接以接收第三电压；

所述第十二晶体管的栅极和所述下拉节点连接，所述第十二晶体管的第一极和所述移位信号输出端连接，所述第十二晶体管的第二极和第五电压端连接以接收第五电压；

所述第十三晶体管的栅极和所述下拉节点连接，所述第十三晶体管的第一极和所述像素信号输出端连接，所述第十三晶体管的第二极和第六电压端连接以接收第六电压。

9.根据权利要求1-3任一所述的移位寄存器单元，还包括显示复位电路，其中，所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位。

10.根据权利要求9所述的移位寄存器单元，其中，所述显示复位电路包括第十四晶体管；

所述第十四晶体管的栅极和显示复位信号端连接以接收所述显示复位信号，所述第十四晶体管的第一极和所述上拉节点连接，所述第十四晶体管的第二极和第二电压端连接以接收第二电压。

11.根据权利要求1或2所述的移位寄存器单元，还包括全局复位电路，其中，所述全局复位电路被配置为响应于全局复位信号对所述上拉控制节点进行复位。

12.根据权利要求11所述的移位寄存器单元，其中，所述全局复位电路包括第十五晶体管；

所述第十五晶体管的栅极和全局复位信号端连接以接收所述全局复位信号，所述第十五晶体管的第一极和所述上拉控制节点连接，所述第十五晶体管的第二极和第一电压端连接以接收第一电压。

13.一种栅极驱动电路，包括多个级联的如权利要求1-12任一所述的移位寄存器单元。

14.根据权利要求13所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；其中，

第2n-1级移位寄存器单元和所述第一子时钟信号线连接以接收第一时钟信号，第2n-1级移位寄存器单元和所述第三子时钟信号线连接以接收第四时钟信号；

第2n级移位寄存器单元的和所述第二子时钟信号线连接以接收第一时钟信号，第2n级移位寄存器单元的和所述第四子时钟信号线连接以接收第四时钟信号；

n为大于0的整数。

15.根据权利要求14所述的栅极驱动电路，还包括第五子时钟信号线、第六子时钟信号线和第七子时钟信号线；其中，

第2n-1级移位寄存器单元和所述第五子时钟信号线连接以接收第二时钟信号，第2n-1级移位寄存器单元和所述第六子时钟信号线连接以接收第三时钟信号；

第2n级移位寄存器单元和所述第六子时钟信号线连接以接收第二时钟信号，第2n级移位寄存器单元和所述第五子时钟信号线连接以接收第三时钟信号；

每一级移位寄存器单元和所述第七子时钟信号线连接以接收全局复位信号；

n为大于0的整数。

16.一种显示装置，包括如权利要求13-15任一所述的栅极驱动电路。

17.一种如权利要求1-12任一所述的移位寄存器单元的驱动方法，包括：

在一帧的消隐时段，使得所述耦合电路响应于所述消隐上拉信号对所述上拉控制节点进行耦合上拉，所述消隐输入电路将所述消隐上拉信号输入到所述上拉节点，所述输出电路在所述上拉节点的电平的控制下输出所述复合输出信号。

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