CN104635396A - 一种像素结构、阵列基板、显示面板及像素驱动方法 - Google Patents

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Abstract

本发明公开了一种像素结构、阵列基板、液晶面板及像素驱动方法，以解决现有技术的像素结构中，由于漏电流较大所导致的液晶面板在显示时闪烁、残像等问题。所述像素结构，包括数据线和像素电极，所述像素结构还包括串联于所述像素电极与所述数据线之间的第一薄膜晶体管、连接电极和第二薄膜晶体管；其中，所述连接电极的上方或下方设置有公共电极，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的漏极均与所述连接电极电性连接，所述第二薄膜晶体管的源极与所述数据线电性连接，所述第一薄膜晶体管的漏极与所述像素电极电性连接，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极和栅线电性连接。

Description

一种像素结构、阵列基板、显示面板及像素驱动方法
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种像素结构、阵列基板、显示面板及像素驱动方法。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)由于重量轻、厚度薄、功耗低、辐射低和画面柔和等特点而得到了快速发展。TFT-LCD显示器的液晶面板上的每一液晶像素点都是由集成在其后的薄膜晶体管来驱动，从而可以做到高速度、高亮度、高对比度地显示。
现有技术TFT-LCD显示器的液晶面板中，每个像素结构均包括数据线、栅线和像素电极，所述数据线和所述栅线的交叉部分处形成有薄膜晶体管，薄膜晶体管的栅极连接所述栅线，薄膜晶体管的源极连接所述数据线，薄膜晶体管的漏极连接所述像素电极。
现有技术的像素结构和公共电极所构成的结构的等效电路如图1所示，像素电极包括栅线gate和数据线data，将公共电极视为地GND，薄膜晶体管M1所连接的像素电极和公共电极之间形成存储电容Cls，同时还存在液晶电容Cs，当薄膜晶体管M1反向偏置的时候，由于自由电子的存在，自由电子附着在薄膜晶体管M1的有源层上，从而导致薄膜晶体管M1的漏极和薄膜晶体管M1的源极会流过微小的漏电流(即关态电流Ioff)。在像素结构设计时漏电流过大会引起一些问题，例如如果漏电流过大，对像素电压的保持特性带来一定的影响，当薄膜晶体管M1的栅极关闭的时候保持电压损失过快，超过2个灰阶的时候，会引起液晶面板中像素闪烁的现象；另一方面，如果漏电流过大，导致像素放电时残留的直流分量增加而引起电荷残留，从而导致液晶面板在显示时产生残像。
发明内容
本发明的目的是提供一种像素结构、阵列基板和显示面板，以解决现有技术的像素结构中，由于漏电流较大所导致的液晶面板在显示时闪烁、残像等问题。
本发明的目的是通过以下技术方案实现的：
本发明实施例提供一种像素结构，包括数据线和像素电极，所述像素结构还包括串联于所述像素电极与所述数据线之间的第一薄膜晶体管、连接电极和第二薄膜晶体管；其中，所述连接电极的上方或下方设置有公共电极，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的漏极均与所述连接电极电性连接，所述第二薄膜晶体管的源极与所述数据线电性连接，所述第一薄膜晶体管的漏极与所述像素电极电性连接，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极和栅线电性连接。本实施例中，所述像素结构中串联的所述第一薄膜晶体管、所述连接电极和所述第二薄膜晶体管能够减小漏电流，且所述连接电极和所述公共电极之间形成一过渡电容，能有效减少所述像素电极和所述连接电极之间的压差，即减少所述像素电极与所述第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持所述像素电极的电压。
优选的，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极均与同一条所述栅线电性连接。本实施例中，由同一条所述栅线同时控制各个所述薄膜晶体管的栅极打开或关断，控制方式容易实现。
优选的，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极分别与不同的所述栅线一一对应的电性连接。本实施例中，由不同的所述栅线分别控制所述第一薄膜晶体管和所述第二薄膜晶体管，两个薄膜晶体管可以由两条栅线配合时序控制，实现降低漏电流改善充电效率，并减小各个薄膜晶体管关闭时引起的像素电压的波动。
优选的，所述连接电极与所述第一薄膜晶体管的漏极和源极、所述第二薄膜晶体管的漏极和源极、所述数据线位于同一层。本发明实施例中，所述连接电极可以设置于源漏极金属层，不需要单独增加制备工艺。
优选的，所述第一薄膜晶体管和第二薄膜晶体管的沟道宽长比相等。
优选的，所述第一薄膜晶体管和所述第二薄膜晶体管均为N型薄膜晶体管或均为P型薄膜晶体管。所述第一薄膜晶体管和所述第二薄膜晶体管为同类型的薄膜晶体管，有利于节省制备工艺。
本发明实施例有益效果如下：所述像素结构中串联的所述第一薄膜晶体管、所述连接电极和所述第二薄膜晶体管能够减小漏电流，且所述连接电极和所述公共电极之间形成一过渡电容，能有效减少所述像素电极和所述连接电极之间的压差，即减少所述像素电极与所述第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持所述像素电极的电压。
本发明实施例提供一种阵列基板，包括如上实施例提供的所述像素结构。
本发明实施例有益效果如下：所述像素结构中串联的所述第一薄膜晶体管、所述连接电极和所述第二薄膜晶体管能够减小漏电流，且所述连接电极和所述公共电极之间形成一过渡电容，能有效减少所述像素电极和所述连接电极之间的压差，即减少所述像素电极与所述第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持所述像素电极的电压。
本发明实施例提供一种显示面板，包括如上实施例提供的所述阵列基板。
本发明实施例有益效果如下：所述像素结构中串联的所述第一薄膜晶体管、所述连接电极和所述第二薄膜晶体管能够减小漏电流，且所述连接电极和所述公共电极之间形成一过渡电容，能有效减少所述像素电极和所述连接电极之间的压差，即减少所述像素电极与所述第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持所述像素电极的电压。
本发明实施例提供一种像素驱动方法，所述像素的采用如上实施例提供的像素结构，且第一薄膜晶体管和第二薄膜晶体管的栅极分别与不同的栅线连接；方法包括：
由第一薄膜晶体管的栅极连接的栅线提供第一栅极驱动信号，由第二薄膜晶体管的栅极连接的栅线提供第二栅极驱动信号；其中，所述第一栅极驱动信号落后于所述第二栅极驱动信号。
本实施例中，由不同的所述栅线分别控制所述第一薄膜晶体管和所述第二薄膜晶体管，两个薄膜晶体管可以由两条栅线配合时序控制，实现降低漏电流改善充电效率，并减小各个薄膜晶体管关闭时引起的像素电压的波动。
优选的，所述第一栅极驱动信号和所述第二栅极驱动信号的相位差为90度。
本发明实施例有益效果如下：所述像素结构中串联的所述第一薄膜晶体管、所述连接电极和所述第二薄膜晶体管能够减小漏电流，且所述连接电极和所述公共电极之间形成一过渡电容，能有效减少所述像素电极和所述连接电极之间的压差，即减少所述像素电极与所述第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持所述像素电极的电压。
附图说明
图1现有技术像素结构中薄膜晶体管连接电路等效电路图；
图2为本发明实施例提供的第一种像素结构的示意图；
图3为图2所示像素结构中薄膜晶体管连接电路等效电路图；
图4为本发明实施例提供的第二种像素结构的示意图；
图5为图4所示像素结构中薄膜晶体管连接电路等效电路图；
图6为驱动采用图4所示像素结构的像素的信号时序图。
具体实施方式
下面结合说明书附图对本发明实施例的实现过程进行详细说明。需要注意的是，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
现有技术的像素结构中，由于漏电流较大会导致的液晶面板在显示时闪烁、残像等问题，本发明旨在提供一种像素结构，从而减小漏电流以解决该问题。基于此种目的，本发明实施例提供一种像素结构，包括数据线和像素电极，像素结构还包括串联于像素电极与数据线之间的第一薄膜晶体管、连接电极和第二薄膜晶体管；连接电极的上方或下方设置有公共电极，第一薄膜晶体管和第二薄膜晶体管的栅极和栅线电性连接。本实施例中，像素结构中串联的第一薄膜晶体管、连接电极和第二薄膜晶体管能够减小漏电流，且连接电极和公共电极之间形成一过渡电容，能有效减少像素电极和连接电极之间的压差，即减少像素电极与第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持像素电极的电压。
实施例一
如图2所示，本发明实施例提供的第一种像素结构的示意图。该像素结构，包括像素电极1和数据线2，串联于像素电极1与数据线2之间的第一薄膜晶体管3、连接电极4和第二薄膜晶体管5；连接电极4的上方或下方设置有公共电极6，第一薄膜晶体管3和第二薄膜晶体管5的栅极均与栅线7电性连接。串联的第一薄膜晶体管3、连接电极4和第二薄膜晶体管5能够减小漏电流，且连接电极4和公共电极6之间形成一过渡电容C1(如图3所示)，能有效减少像素电极1和连接电极4之间的压差，即减少像素电极1与第二薄膜晶体管5之间的压差，在减小漏电流的基础上能够保持像素电极1的电压，从而减少显示面板的在显示时闪烁、残像等问题。
具体连接方式可以参考如下说明：第一薄膜晶体管3的源极和第二薄膜晶体管5的漏极均与连接电极4电性连接，第二薄膜晶体管5的源极与数据线2电性连接，第一薄膜晶体管3的漏极与像素电极1电性连接。本实施例中，像素电极1与第二薄膜晶体管5的漏极之间的压差小，能有效减小漏电流和保持像素电极1的电压。
在本实施例中，第一薄膜晶体管3和第二薄膜晶体管5的栅极均与同一条栅线7电性连接。本实施例中，由栅线7同时控制第一薄膜晶体管3和第二薄膜晶体管5的栅极进行打开或关断，控制方式容易实现。
本实施例提供的像素结构中薄膜晶体管连接电路等效示意图如图3所示，包括串联的薄膜晶体管M1(即图2所示的第一薄膜晶体管3)和薄膜晶体管M2(即图2所示的第二薄膜晶体管5)，薄膜晶体管M1和薄膜晶体管M2均由栅线gate1(即图2所示的栅线7)控制。连接电极4和公共电极6形成过渡过电容C1，该过渡电容C1能够有效减少像素电极1和连接电极4之间的压差，即减少像素电极1与晶体管M2之间的压差，在减小漏电流的基础上能够保持像素电极1的电压。其不足之处在于，由于薄膜晶体管M1和薄膜晶体管M2均由栅线gate1控制，薄膜晶体管M1和薄膜晶体管M2同时开启，其充电过程如下：数据线gate向过渡电容C1充电，过渡电容C1向存储电容Cls充电，且电流须经过薄膜晶体管M1和薄膜晶体管M2的有源层才能到达存储电容Cls，因此充电效率有所下降。
优选的，连接电极4与第一薄膜晶体管3的漏极和源极、第二薄膜晶体管5的漏极和源极、数据线2位于同一层。本发明实施例中，连接电极4可以设置于源漏极金属层，不需要单独增加制备工艺。
优选的，第一薄膜晶体管3和第二薄膜晶体管5的沟道宽长比相等。相同沟道宽长比的第一薄膜晶体管3和第二薄膜晶体5管的控制更容易调整。
需要说明的是，本实施例中的第一薄膜晶体管3和第二薄膜晶体管5可以均为N型薄膜晶体管，也可以均为P型薄膜晶体管，或者其一为N型薄膜晶体管，另一为P型薄膜晶体管。从简化制备工艺方面考量，优选第一薄膜晶体管3和第二薄膜晶体管5均为N型薄膜晶体管或者均为P型薄膜晶体管。
本发明实施例有益效果如下：像素结构中串联的第一薄膜晶体管、连接电极和第二薄膜晶体管能够减小漏电流，且连接电极和公共电极之间形成一过渡电容，能有效减少像素电极和连接电极之间的压差，即减少像素电极与第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持像素电极的电压。
实施例二
如图4所示，本发明实施例提供的第一种像素结构的示意图。该像素结构，包括像素电极1和数据线2，串联于像素电极1与数据线2之间的第一薄膜晶体管3、连接电极4和第二薄膜晶体管5；连接电极4的上方或下方设置有公共电极6，第一薄膜晶体管3的栅极与栅线7电性连接，和第二薄膜晶体管5的栅极均与栅线8电性连接。串联的第一薄膜晶体管3、连接电极4和第二薄膜晶体管5能够减小漏电流，且连接电极4和公共电极6之间形成一过渡电容，能有效减少像素电极1和连接电极4之间的压差，即减少像素电极1与第二薄膜晶体管5之间的压差，在减小漏电流的基础上能够保持像素电极1的电压，从而减少显示面板的在显示时闪烁、残像等问题。
具体连接方式可以参考如下说明：第一薄膜晶体管3的源极和第二薄膜晶体管5的漏极均与连接电极4电性连接，第二薄膜晶体管5的源极与数据线2电性连接，第一薄膜晶体管3的漏极与像素电极1电性连接。本实施例中，像素电极1与第二薄膜晶体管5的漏极之间的压差小，能有效减小漏电流和保持像素电极1的电压。
在本实施例中，第一薄膜晶体管3和第二薄膜晶体管5的栅极分别与不同的栅线一一对应的电性连接(例如第一薄膜晶体管3的栅极与栅线7电性连接，第二薄膜晶体管的栅极与栅线8电性连接)。本实施例中，由不同的栅线分别控制第一薄膜晶体管3和第二薄膜晶体管5，两个薄膜晶体管可以由两条栅线配合时序控制，实现降低漏电流改善充电效率，并减小各个薄膜晶体管关闭时引起的像素电压的波动。
本实施例提供的像素结构中薄膜晶体管连接电路等效示意图如图5所示，包括串联的薄膜晶体管M1(即图4所示的第一薄膜晶体管3)和薄膜晶体管M2(即图4所示的第二薄膜晶体管5)，薄膜晶体管M1由栅线gae1(即图4所示的栅线7)控制，薄膜晶体管M2由栅线gate2(即图4所示的栅线8)控制。连接电极4和公共电极6形成过渡过电容C1，该过渡电容C1能够有效减少像素电极1和连接电极4之间的压差，即减少像素电极1与晶体管M2之间的压差，在减小漏电流的基础上能够保持像素电极1的电压。相比于图2所示的像素结构，由不同栅线分别控制薄膜晶体管M1和薄膜晶体管M2，可以使薄膜晶体管M2先打开，数线线data先给过渡电容C1充电，而后再打开薄膜晶体管M1，过渡电容C1向存储电容Cls充电，能够提高充电效率。
优选的，连接电极4与第一薄膜晶体管3的漏极和源极、第二薄膜晶体管5的漏极和源极、数据线2位于同一层。本发明实施例中，连接电极4可以设置于源漏极金属层，不需要单独增加制备工艺。
优选的，第一薄膜晶体管3和第二薄膜晶体管5的沟道宽长比相等。相同沟道宽长比的第一薄膜晶体管3和第二薄膜晶体管的控制更容易调整。
需要说明的是，本实施例中的第一薄膜晶体管3和第二薄膜晶体管5可以均为N型薄膜晶体管，也可以均为P型薄膜晶体管，或者其一为N型薄膜晶体管，另一为P型薄膜晶体管。从简化制备工艺方面考量，优选第一薄膜晶体管3和第二薄膜晶体管5均为N型薄膜晶体管或者均为P型薄膜晶体管。
本发明实施例有益效果如下：像素结构中串联的第一薄膜晶体管、连接电极和第二薄膜晶体管能够减小漏电流，且连接电极和公共电极之间形成一过渡电容，能有效减少像素电极和连接电极之间的压差，即减少像素电极与第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持像素电极的电压。
此外，对于实施例一和实施例二提供的像素结构，其示意图仅是为了说明，具体的薄膜晶体管的栅极、源极和漏极的图形或尺寸可以在此基础上变型，其仍在本发明保护范围内。图3和图5中的液晶电容Cs对漏电流的影响非常小，在实施例中不再进行说明。
实施例三
本发明实施例提供一种阵列基板，包括如上实施例提供的像素结构。
本发明实施例有益效果如下：像素结构中串联的第一薄膜晶体管、连接电极和第二薄膜晶体管能够减小漏电流，且连接电极和公共电极之间形成一过渡电容，能有效减少像素电极和连接电极之间的压差，即减少像素电极与第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持像素电极的电压。
实施例四
本发明实施例提供一种显示面板，包括如上实施例提供的阵列基板。
本发明实施例有益效果如下：像素结构中串联的第一薄膜晶体管、连接电极和第二薄膜晶体管能够减小漏电流，且连接电极和公共电极之间形成一过渡电容，能有效减少像素电极和连接电极之间的压差，即减少像素电极与第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持像素电极的电压。
实施例五
对于实施例一提供的像素结构，由于第一薄膜晶体管3和第二薄膜晶体管5均由栅线7控制，因此控制方法简单，在此不再赘述。对于实施例二提供的像素结构，可以由栅线7和栅线8提供相同的信号，此时的控制方法与实施例一相同。
实施例二提供的像素结构也可以由栅线7和栅线8提供不同的信号，基于该种情况，提供像素驱动方法如下，包括：
由第一薄膜晶体管的栅极连接的栅线提供第一栅极驱动信号，由第二薄膜晶体管的栅极连接的栅线提供第二栅极驱动信号；其中，第一栅极驱动信号落后于第二栅极驱动信号。
本实施例中，由不同的栅线分别控制第一薄膜晶体管和第二薄膜晶体管，两个薄膜晶体管可以由两条栅线配合时序控制，实现降低漏电流改善充电效率，并减小各个薄膜晶体管关闭时引起的像素电压的波动。
优选的，第一栅极驱动信号和第二栅极驱动信号的相位差为90度。
参见图6所示的信号时序图，结合图5所示等效电路说明如下：
第一时刻t1，第一栅极驱动信号gate1为低电平信号，薄膜晶体管M1关闭；第二栅极驱动信号gate2为高电平信号，薄膜晶体管M2打开；数据线data为过渡电容C1充电。
第二时刻t2，第一栅极驱动信号gate1为高电平信号，薄膜晶体管M1打开；第二栅极驱动信号gate2为高电平信号，薄膜晶体管M2打开；数据线data为过渡电容C1充电，过渡电容C1为存储电容Cls充电。
第三时刻t3，第一栅极驱动信号gate1为高电平信号，薄膜晶体管M1打开；第二栅极驱动信号gate2为低电平信号，薄膜晶体管M2关闭；过渡电容C1为存储电容Cls充电。
第四时刻t4，第一栅极驱动信号gate1为低电平信号，薄膜晶体管M1关闭；第二栅极驱动信号gate2为低电平信号，薄膜晶体管M2关闭；过渡电容C1向数据线data缓慢漏电，同时由于过渡电容的存在，存储电容Cls向过渡电容C1缓慢漏电，不会造成漏电流过大并能够较好的保持像素电极的电压。
本发明实施例有益效果如下：像素结构中串联的第一薄膜晶体管、连接电极和第二薄膜晶体管能够减小漏电流，且连接电极和公共电极之间形成一过渡电容，能有效减少像素电极和连接电极之间的压差，即减少像素电极与第二薄膜晶体管之间的压差，在减小漏电流的基础上能够保持像素电极的电压。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种像素结构，包括数据线和像素电极，其特征在于，所述像素结构还包括串联于所述像素电极与所述数据线之间的第一薄膜晶体管、连接电极和第二薄膜晶体管；其中，所述连接电极的上方或下方设置有公共电极，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的漏极均与所述连接电极电性连接，所述第二薄膜晶体管的源极与所述数据线电性连接，所述第一薄膜晶体管的漏极与所述像素电极电性连接，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极和栅线电性连接。
2.如权利要求1所述的像素结构，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极均与同一条所述栅线电性连接。
3.如权利要求1所述的像素结构，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管的栅极分别与不同的所述栅线一一对应的电性连接。
4.如权利要求1至3任一项所述的像素结构，其特征在于，所述连接电极与所述第一薄膜晶体管的漏极和源极、所述第二薄膜晶体管的漏极和源极、所述数据线位于同一层。
5.如权利要求1至3任一项所述的像素结构，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管的沟道宽长比相等。
6.如权利要求5所述的像素结构，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管均为N型薄膜晶体管或均为P型薄膜晶体管。
7.一种阵列基板，其特征在于，包括如权利要求1至6任一项所述的像素结构。
8.一种显示面板，其特征在于，包括如权利要求7所述的阵列基板。
9.一种像素驱动方法，所述像素采用如权利要求3所述的像素结构，其特征在于，包括：
由第一薄膜晶体管的栅极连接的栅线提供第一栅极驱动信号，由第二薄膜晶体管的栅极连接的栅线提供第二栅极驱动信号；其中，所述第一栅极驱动信号落后于所述第二栅极驱动信号。
10.如权利要求9所述的方法，其特征在于，所述第一栅极驱动信号和所述第二栅极驱动信号的相位差为90度。
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