CN105761758A - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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CN105761758A
CN105761758A CN201610331065.3A CN201610331065A CN105761758A CN 105761758 A CN105761758 A CN 105761758A CN 201610331065 A CN201610331065 A CN 201610331065A CN 105761758 A CN105761758 A CN 105761758A
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Ordos Yuansheng Optoelectronics Co Ltd
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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：第一上拉节点控制单元；第二上拉节点控制单元，在输入阶段和输出阶段在第一上拉节点的控制下控制第二上拉节点的电位为第一电平，在复位阶段控制维持第二上拉节点的电位，在输出截止保持阶段控制第二上拉节点的电位为第二电平；第三上拉节点控制单元，用于在输入阶段控制第三上拉节点的电位为第一电平，在输出阶段控制第三上拉节点的电位自举拉升，在复位阶段和输出截止保持阶段控制第三上拉节点和所述第二上拉节点连接；下拉节点控制单元；第一输出单元；以及，第二输出单元。本发明可以提高栅极驱动信号输出的稳定性，并能增加抗噪声能力。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
随着液晶面板行业的发展，业内的竞争也越来越激烈，而GOA(GateOnArray，阵列基板行驱动)电路作为显示装置中主要的驱动电路，GOA电路的各项性能的好坏直接影响到液晶显示的优良。因此，GOA电路的驱动性能的提升与改善，也成为液晶面板行业竞争的关键技术。在GOA电路中噪声的降低和稳定性的提升永远是GOA电路设计考虑的重点，而现有的GOA电路的噪声高并稳定性低。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器单元的噪声高并稳定性低的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括栅极驱动信号输出端，所述移位寄存器单元还包括：
第一上拉节点控制单元，分别与输入端、复位端和第一上拉节点连接；
第二上拉节点控制单元，分别与下拉节点、所述第一上拉节点和第二上拉节点连接，用于在输入阶段和输出阶段在所述第一上拉节点的控制下控制所述第二上拉节点的电位为第一电平，在复位阶段控制维持所述第二上拉节点的电位为第一电平，在输出截止保持阶段在所述下拉节点的控制下控制所述第二上拉节点的电位为第二电平；第三上拉节点控制单元，分别与所述第二上拉节点和第三上拉节点连接，用于在输入阶段控制所述第三上拉节点与第二上拉节点连接，从而控制所述第三上拉节点的电位为第一电平，在输出阶段控制所述第三上拉节点的电位自举拉升，在复位阶段和输出截止保持阶段控制所述第三上拉节点和所述第二上拉节点连接；
下拉节点控制单元，与下拉节点连接，用于在输入阶段、输出阶段和复位阶段控制所述下拉节点的电位为第二电平，在输出截止保持阶段控制所述下拉节点的电位为第一电平；
第一输出单元，分别与所述第三上拉节点和所述栅极驱动信号输出端连接，用于在所述第三上拉节点的控制下，控制在输入阶段和复位阶段所述栅极驱动信号输出端输出第二电平，而在输出阶段所述栅极驱动信号输出端输出第一电平；以及，
第二输出单元，分别与所述下拉节点和所述栅极驱动信号输出端连接，用于在所述下拉节点的控制下，在输出截止保持阶段控制所述栅极驱动信号输出端输出第二电平。
实施时，所述下拉节点控制单元包括：
第一下拉节点控制模块，与所述下拉节点连接，还与所述第一上拉节点、所述第二上拉节点或所述第三上拉节点连接，用于当所述第一上拉节点的电位、所述第二上拉节点的电位或所述第三上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平；
第二下拉节点控制模块，分别与所述栅极驱动信号输出端和所述下拉节点连接，用于在所述栅极驱动信号输出端输出第一电平时控制所述下拉节点的电位为第二电平；以及，
第三下拉节点控制模块，与所述下拉节点连接，用于在输出截止保持阶段控制所述下拉节点的电位为第一电平。
实施时，所述第一下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述第一上拉节点、所述第二上拉节点或所述第三上拉节点连接，第一极与所述下拉节点连接，第二极与第二电平输出端连接；
所述第二下拉节点控制模块包括：第二下拉节点控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第二电平输出端连接；
所述第三下拉节点控制模块包括：第三下拉节点控制晶体管，栅极和第一极都与第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，下拉节点维持电容，第一端与所述下拉节点连接，第二端与所述第二电平输出端连接。
实施时，所述第二上拉节点控制单元包括：
第一上拉控制晶体管，栅极与所述第一上拉节点连接，第二极与所述第二上拉节点连接；
第二上拉控制晶体管，栅极和第一极都与第一电平输出端连接，第二极与所述第一上拉控制晶体管的第一极连接；
第三上拉控制晶体管，栅极与所述下拉节点连接，第一极与所述第二上拉节点连接，第二极与第二电平输出端连接；以及，
上拉维持电容，第一端与所述第二上拉节点连接，第二端与第二电平输出端连接。
实施时，所述第一输出单元包括：第一输出晶体管，栅极与所述第三上拉节点连接，第一极与第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接。
实施时，所述第三上拉节点控制模块包括：第四上拉控制晶体管，栅极与第一电平输出端连接，第一极与所述第三上拉节点连接，第二极与所述第二上拉节点连接。
实施时，所述第二输出单元包括：第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与第二电平输出端连接。
实施时，所述第一上拉节点控制单元包括：
输入模块，分别与所述输入端、所述第一上拉节点和第一扫描电压信号输出端连接，用于当由所述输入端输入第一电平时控制所述第一上拉节点与所述第一扫描电压信号输出端连接；以及，
复位模块，分别与所述复位端、所述第一上拉节点和第二扫描电压信号输出端连接，用于当由所述复位端输入第一电平时控制所述第一上拉节点与所述第二扫描电压信号输出端连接；
所述输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，所述复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
当正向扫描时，所述第一扫描电压信号输出端输出第一电平，所述第二扫描电压信号输出端输出第二电平；
当反向扫描时，所述第一扫描电压信号输出端输出第二电平，所述第二扫描电压信号输出端输出第一电平。
实施时，所述输入模块包括：输入晶体管，栅极与所述输入端连接，第一极与所述第一扫描电压信号输出端连接，第二极与所述第一上拉节点连接；
所述复位模块包括：复位晶体管，栅极与所述复位端连接，第一极与所述第一上拉节点连接，第二极与所述第二扫描电压信号输出端连接。
本发明还提供了一种移位寄存器单元的驱动方法，包括：
在每一显示周期的输入阶段，第二上拉节点控制单元在第一上拉节点的控制下控制第二上拉节点的电位为第一电平，第三上拉节点控制单元控制第三上拉节点与所述第二上拉节点连接，从而控制所述第三上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第二电平；
在每一显示周期的输出阶段，第二上拉节点控制单元在所述第一上拉节点的控制下控制所述第二上拉节点的电位为第一电平，第三上拉节点控制单元控制所述第三上拉节点的电位自举拉升，下拉节点控制单元控制所述下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第一电平；
在每一显示周期的复位阶段，第二上拉节点控制单元控制维持所述第二上拉节点的电位为第一电平，第三上拉节点控制单元控制所述第三上拉节点和所述第二上拉节点连接，下拉节点控制单元控制所述下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第二电平；
在每一显示周期的输出截止保持阶段，第二上拉节点控制单元在所述下拉节点的控制下控制所述第二上拉节点的电位为第二电平，第三上拉节点控制单元控制所述第三上拉节点和所述第二上拉节点连接，下拉节点控制单元控制所述下拉节点的电位为第一电平，第二输出单元在所述下拉节点的控制下，在输出截止保持阶段控制所述栅极驱动信号输出端输出第二电平。
实施时，在每一显示周期的输入阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第一上拉节点、所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平；
在每一显示周期的输出阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第一上拉节点、所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平，第二下拉节点控制模块在所述栅极驱动信号输出端输出的栅极驱动信号的控制下，进一步控制所述下拉节点的电位为第二电平；
在每一显示周期的复位阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平。
实施时，本发明所述的移位寄存器单元的驱动方法还包括：在每一显示周期的输入阶段，第一上拉节点控制单元控制所述第一上拉节点的电位为第一电平；
在每一显示周期的复位阶段，第一上拉节点控制单元控制所述第一上拉节点的电位为第二电平。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明还提供了一种显示装置，其特征在于，包括上述的栅极驱动电路。
与现有技术星币，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置通过采用第二上拉节点控制单元和第三上拉节点控制单元保证第三上拉节点的电位在输入阶段、输出阶段和复位阶段维持为第一电平，以提高栅极驱动信号输出的稳定性，并通过下拉节点在输入阶段、输出阶段和复位阶段控制所述下拉节点的电位为第二电平，以增加抗噪声能力。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2A是本发明另一实施例所述的移位寄存器单元的结构图；
图2B是本发明又一实施例所述的移位寄存器单元的结构图；
图2C是本发明再一实施例所述的移位寄存器单元的结构图；
图3A是本发明另一实施例所述的移位寄存器单元的结构图；
图3B是本发明又一实施例所述的移位寄存器单元的结构图；
图3C是本发明再一实施例所述的移位寄存器单元的结构图；
图4是本发明实施例所述的移位寄存器单元的结构图；
图5是本发明所述的移位寄存器单元的第一具体实施例的电路图；
图6是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
图7是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图8是本发明所述的移位寄存器单元的第三具体实施例的电路图；
图9是本发明实施例所述的移位寄存器单元的驱动方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的移位寄存器单元，包括栅极驱动信号输出端OUT，所述移位寄存器单元还包括：
第一上拉节点控制单元11，分别与输入端INPUT、复位端RESET和第一上拉节点PU1连接；
第二上拉节点控制单元12，分别与下拉节点PD、所述第一上拉节点PU1和第二上拉节点PU2连接，用于在输入阶段和输出阶段在所述第一上拉节点PU1的控制下控制所述第二上拉节点PU2的电位为第一电平，在复位阶段控制维持所述第二上拉节点PU2的电位为第一电平，在输出截止保持阶段在所述下拉节点PD的控制下控制所述第二上拉节点PU2的电位为第二电平；
第三上拉节点控制单元13，分别与所述第二上拉节点PU2和第三上拉节点PU3连接，用于在输入阶段控制所述第三上拉节点PU3与第二上拉节点PU2连接，从而控制所述第三上拉节点PU3的电位为第一电平，在输出阶段控制所述第三上拉节点PU3的电位自举拉升，在复位阶段和输出截止保持阶段控制所述第三上拉节点PU3和所述第二上拉节点PU2连接；
下拉节点控制单元14，与下拉节点PD连接，用于在输入阶段、输出阶段和复位阶段控制所述下拉节点PD的电位为第二电平，在输出截止保持阶段控制所述下拉节点PD的电位为第一电平；
第一输出单元15，分别与所述第三上拉节点PU3和所述栅极驱动信号输出端OUT连接，用于在所述第三上拉节点PU3的控制下，控制在输入阶段和复位阶段所述栅极驱动信号输出端OUT输出第二电平，而在输出阶段所述栅极驱动信号输出端OUT输出第一电平；以及，
第二输出单元16，分别与所述下拉节点PD和所述栅极驱动信号输出端OUT连接，用于在所述下拉节点PD的控制下，在输出截止保持阶段控制所述栅极驱动信号输出端OUT输出第二电平。
本发明实施例所述的移位寄存器单元通过采用第二上拉节点控制单元和第三上拉节点控制单元保证第三上拉节点的电位在输入阶段、输出阶段和复位阶段维持为第一电平，以提高栅极驱动信号输出的稳定性，并通过下拉节点在输入阶段、输出阶段和复位阶段控制所述下拉节点的电位为第二电平，以增加抗噪声能力。
具体的，所述下拉节点控制单元包括：
第一下拉节点控制模块，与所述下拉节点连接，还与所述第一上拉节点、所述第二上拉节点或所述第三上拉节点连接，用于当所述第一上拉节点的电位、所述第二上拉节点的电位或所述第三上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平；
第二下拉节点控制模块，分别与所述栅极驱动信号输出端和所述下拉节点连接，用于在所述栅极驱动信号输出端输出第一电平时控制所述下拉节点的电位为第二电平；以及，
第三下拉节点控制模块，与所述下拉节点连接，用于在输出截止保持阶段控制所述下拉节点的电位为第一电平；
第一下拉节点控制模块由第一上拉节点、第二上拉节点或第三上拉节点控制下拉节点的电位为第二电平，第二下拉节点控制模块由栅极驱动信号输出端控制下拉节点的电位为第二电平，以增强抗噪声能力。
在一具体的实施例中，如图2A所示，所述下拉节点控制单元14包括：
第一下拉节点控制模块141，与所述下拉节点PD连接，还与所述第一上拉节点PU1连接，用于当所述第一上拉节点PU1的电位为第一电平时控制所述下拉节点PD的电位为第二电平；
第二下拉节点控制模块142，分别与所述栅极驱动信号输出端OUT和所述下拉节点PD连接，用于在所述栅极驱动信号输出端OUT输出第一电平时控制所述下拉节点PD的电位为第二电平；以及，
第三下拉节点控制模块143，与所述下拉节点PD连接，用于在输出截止保持阶段控制所述下拉节点PD的电位为第一电平。
在另一具体的实施例中，如图2B所示，所述下拉节点控制单元14包括：
第一下拉节点控制模块141，与所述下拉节点PD连接，还与所述第二上拉节点PU2连接，用于当所述第二上拉节点PU2的电位为第一电平时控制所述下拉节点PD的电位为第二电平；
第二下拉节点控制模块142，分别与所述栅极驱动信号输出端OUT和所述下拉节点PD连接，用于在所述栅极驱动信号输出端OUT输出第一电平时控制所述下拉节点PD的电位为第二电平；以及，
第三下拉节点控制模块143，与所述下拉节点PD连接，用于在输出截止保持阶段控制所述下拉节点PD的电位为第一电平。
在又一具体的实施例中，所述下拉节点控制单元14包括：
第一下拉节点控制模块141，与所述下拉节点PD连接，还与所述第三上拉节点PU3连接，用于当所述第三上拉节点PU3的电位为第一电平时控制所述下拉节点PD的电位为第二电平；
第二下拉节点控制模块142，分别与所述栅极驱动信号输出端OUT和所述下拉节点PD连接，用于在所述栅极驱动信号输出端OUT输出第一电平时控制所述下拉节点PD的电位为第二电平；以及，
第三下拉节点控制模块143，与所述下拉节点PD连接，用于在输出截止保持阶段控制所述下拉节点PD的电位为第一电平。
本发明图2A、图2B、图2C所示的实施例的区别仅在于第一下拉节点控制模块142是与第一上拉节点PU1、第二上拉节点PU2还是第三上拉节点PU3连接。
具体的，所述第一下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述第一上拉节点、所述第二上拉节点或所述第三上拉节点连接，第一极与所述下拉节点连接，第二极与第二电平输出端连接；
所述第二下拉节点控制模块包括：第二下拉节点控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第二电平输出端连接；
所述第三下拉节点控制模块包括：第三下拉节点控制晶体管，栅极和第一极都与第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，下拉节点维持电容，第一端与所述下拉节点连接，第二端与所述第二电平输出端连接。
如图3A所示，第一下拉节点控制模块包括141：第一下拉节点控制晶体管M1，栅极与所述第一上拉节点PU1连接，第一极与所述下拉节点PD连接，第二极与第二电平输出端连接；
所述第二电平输出端输出第二电平V2。
在图3A所示的实施例中，M1是n型晶体管，此时第二电平V2可以为低电平VGL，当第一上拉节点PU1的电位为高电平时控制下拉节点PD接入低电平VGL。然而在实际操作时M1也可以为p型晶体管。
如图3B所示，第一下拉节点控制模块包括141：第一下拉节点控制晶体管M1，栅极与所述第二上拉节点PU2连接，第一极与所述下拉节点PD连接，第二极与第二电平输出端连接；
所述第二电平输出端输出第二电平V2。
在图3B所示的实施例中M1是n型晶体管，此时第二电平V2可以为低电平VGL，当第二上拉节点PU2的电位为高电平时控制下拉节点PD接入低电平VGL。然而在实际操作时M1也可以为p型晶体管。
如图3C所示，第一下拉节点控制模块包括141：第一下拉节点控制晶体管M1，栅极与所述第三上拉节点PU3连接，第一极与所述下拉节点PD连接，第二极与第二电平输出端连接；
所述第二电平输出端输出第二电平V2。
在图3C所示的实施例中M1是n型晶体管，此时第二电平V2可以为低电平VGL，当第三上拉节点PU3的电位为高电平时控制下拉节点PD接入低电平VGL。然而在实际操作时M1也可以为p型晶体管。
图3A、图3B、图3C所示的实施例的区别仅在于M1的栅极与第一上拉节点PU1、第二上拉节点PU2或第三上拉节点PU3连接。
具体的，所述第二上拉节点控制单元包括：
第一上拉控制晶体管，栅极与所述第一上拉节点连接，第二极与所述第二上拉节点连接；
第二上拉控制晶体管，栅极和第一极都与第一电平输出端连接，第二极与所述第一上拉控制晶体管的第一极连接；
第三上拉控制晶体管，栅极与所述下拉节点连接，第一极与所述第二上拉节点连接，第二极与第二电平输出端连接；以及，
上拉维持电容，第一端与所述第二上拉节点连接，第二端与第二电平输出端连接。
具体的，所述第一输出单元包括：第一输出晶体管，栅极与所述第三上拉节点连接，第一极与第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接。
在实际操作时，第一时钟信号可以比第二时钟信号推迟两个时钟周期。
具体的，所述第三上拉节点控制模块包括：第四上拉控制晶体管，栅极与第一电平输出端连接，第一极与所述第三上拉节点连接，第二极与所述第二上拉节点连接。
具体的，所述第二输出单元包括：第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与第二电平输出端连接。
具体的，如图4所示，所述第一上拉节点控制单元11包括：
输入模块111，分别与所述输入端INPUT、所述第一上拉节点PU1和第一扫描电压信号输出端CN连接，用于当由所述输入端INPUT输入第一电平时控制所述第一上拉节点PU1与所述第一扫描电压信号输出端CN连接；以及，
复位模块112，分别与所述复位端RESET、所述第一上拉节点PU1和第二扫描电压信号输出端CNB连接，用于当由所述复位端RESET输入第一电平时控制所述第一上拉节点PU1与所述第二扫描电压信号输出端CNB连接；
当正向扫描时，所述第一扫描电压信号输出端CN输出第一电平，所述第二扫描电压信号输出端CNB输出第二电平；
当反向扫描时，所述第一扫描电压信号输出端CN输出第二电平，所述第二扫描电压信号输出端CNB输出第一电平。
在图4所示的实施例中，CN输出的第一扫描电压信号和CNB输出的第二扫描电压信号为控制正向扫描或反向扫描的控制信号。
具体的，所述输入模块包括：输入晶体管，栅极与所述输入端连接，第一极与所述第一扫描电压信号输出端连接，第二极与所述第一上拉节点连接；
所述复位模块包括：复位晶体管，栅极与所述复位端连接，第一极与所述第一上拉节点连接，第二极与所述第二扫描电压信号输出端连接。
下面通过三个具体实施例来说明本发明所述的移位寄存器单元。
如图5所示，本发明所述的移位寄存器单元的第一具体实施例，包括栅极驱动信号输出端OUT，所述移位寄存器单元还包括第一上拉节点控制单元、第二上拉节点控制单元12、第三上拉节点控制单元13、下拉节点控制单元、第一输出单元15以及第二输出单元16；
所述下拉节点控制单元包括第一下拉节点控制模块141、第二下拉节点控制模块142和第三下拉节点控制模块143；
所述第一下拉节点控制模块141包括：第一下拉节点控制晶体管M1，栅极与所述第一上拉节点PU1连接，源极与所述下拉节点PD连接，漏极与低电平输出端连接；所述低电平输出端输出低电平VGL；
所述第二下拉节点控制模块142包括：第二下拉节点控制晶体管M2，栅极与所述栅极驱动信号输出端OUT连接，源极与所述下拉节点PD连接，漏极与低电平输出端连接；
所述第三下拉节点控制模块143包括：第三下拉节点控制晶体管M3，栅极和漏极都与第一时钟信号输入端连接，源极与所述下拉节点连接；以及，
下拉节点维持电容C0，第一端与所述下拉节点PD连接，第二端与所述低电平输出端连接；
由所述第一时钟信号输入端输入第一时钟信号CK1；
所述第一上拉节点控制单元包括输入模块111以及复位模块112；
所述输入模块111包括：输入晶体管MI，栅极与所述输入端INPUT连接，漏极与所述第一扫描电压信号输出端连接，源极与所述第一上拉节点连接；
所述第一扫描电压信号输出端输出第一扫描电压信号CN；
所述复位模块112包括：复位晶体管MR，栅极与所述复位端RESET连接，源极与所述第一上拉节点PU1连接，漏极与所述第二扫描电压信号输出端连接；
由所述第二扫描电压信号输出端输出第二扫描电压信号CNB；
所述第二上拉节点控制单元12包括：
第一上拉控制晶体管M4，栅极与所述第一上拉节点PU1连接，源极与所述第二上拉节点连接；
第二上拉控制晶体管M5，栅极和第一极都与高电平输出端连接，第二极与所述第一上拉控制晶体管的第一极连接；
第三上拉控制晶体管M6，栅极与所述下拉节点PD连接，源极与所述第二上拉节点PU2连接，漏极与低电平输出端连接；以及，
上拉维持电容C1，第一端与所述第二上拉节点PU2连接，第二端与低电平输出端连接；
所述高电平输出端输出高电平VGH；
所述第三上拉节点控制模块13包括：第四上拉控制晶体管M7，栅极与高电平输出端连接，漏极与所述第三上拉节点PU3连接，源极与所述第二上拉节点PU2连接；
所述第一输出单元15包括：第一输出晶体管M8，栅极与所述第三上拉节点PU3连接，漏极与第二时钟信号输入端连接，源极与所述栅极驱动信号输出端OUT连接；
由所述第二时钟信号输入端输入第二时钟信号CK2；
所述第二输出单元16包括：第二输出晶体管M9，栅极与所述下拉节点PD连接，源极与所述栅极驱动信号输出端连接，漏极与低电平输出端连接。
在图5所示的第一具体实施例中，所有的晶体管都为n型晶体管。
如图6所示，本发明所述的移位寄存器单元的第一具体实施例在工作时，
在正向扫描时，INPUT与相邻上一级移位寄存器单元的栅极驱动信号输出端OUT(N-1)连接，RESET与相邻下一级移位寄存器单元的栅极驱动信号输出端OUT(N+1)连接，CN为高电平，CNB为低电平；
在每一显示周期的输入阶段t1，由输入端INPUT接入的输入信号为高电平，由复位端RESET接入的复位信号为低电平，CK2为低电平，CK1为低电平，CN为高电平，CNB为低电平，MI打开，以使得PU1的电位为高电平，M4打开，M5打开，VGH通过M5和M4为C1充电，PU2的电位为高电平，M7导通，从而PU3的电位也为高电平，并由于PU1的电位为高电平从而打开M1，以将PD的电位拉低为VGL，此时M8打开，CK2接入OUT，则OUT输出低电平；
在每一显示周期的输出阶段t2，由输入端INPUT接入的输入信号为低电平，由复位端RESET接入的复位信号为低电平，CK2为高电平，CK1为低电平，MI关闭，PU1的电位和PU2的电位保持为高电平，M8保持打开，PU3的电位由于M8的自举拉升作用进一步升高，CK2接入OUT，OUT输出高电平，此时M1保持打开的同时M2打开，则PD的电位维持为低电平；M7在PU3的电位升高后由于栅源电压差翻转将自身关闭，有效保证了PU3的高电位；此外通过PU1控制M1打开而拉低PD的电位，同时通过OUT控制M2打开而拉低PD的电位，采用双重反馈明显增加了电路的抗噪声能力，使得栅极驱动信号输出更加平稳；
M8与其他晶体管相比制作尺寸较大，即M8自身有较大的寄生电容，故当M8的源极电压和M8的漏极电压发生变化时，M8的栅极电压可发生自举现象；
在每一显示周期的复位阶段t3，由输入端INPUT接入的输入信号为低电平，由复位端RESET接入的复位信号为高电平，CK2为低电平，CK1为低电平，MR打开，PU1的电位被拉低为低电平，M1和M4都关闭，PU2的电位保持高电平，PU3的电位随着CK2的电压的变化而回落，但PU3的电位仍保持为高电平，OUT输出的栅极驱动信号随着CK2电压的变化而变为低电平，PD的电位保持为低电平；
在每一显示周期的输出截止保持阶段t4，由输入端INPUT接入的输入信号为低电平，由复位端RESET接入的复位信号为高电平，CK2为低电平，CK1为高电平，MR关闭，PU1的电位保持为低电平，M3打开，CK1通过M3给C0充电，PD的电位升高，从而M9和M6打开，PU2的电位和PU3的电位由于M6打开而被拉低放电，M8关闭，同时VGL通过M9继续使得OUT输出的栅极驱动信号保持低电平；其中，C0有效保证了PD的高电位。
当本发明所述的移位寄存器单元的第一具体实施例在反向扫描时，需将CN设置为低电平，将CNB设置为高电平。
由图6可见，CK1比CK2推迟两个时钟周期。
本发明所述的移位寄存器单元的第一具体实施例通过使用11个NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)TFT(ThinFilmTransistor，薄膜晶体管)和两个电容组成11T2C电路，来驱动显示器的栅极；本发明所述的移位寄存器单元的第一具体实施例增加M4、M5和M7，有效保证了PU3的电位由于自举作用而产生的高电平；此外PU1、OUT通过M1、M2的双重反馈来拉低PD的电位，明显增加了电路的抗噪声能力，使得输出更加平稳；从而解决以往GOA电路噪声过大的技术问题。
本发明所述的移位寄存器单元的第二具体实施例的电路图如图7所示，本发明所述的移位寄存器单元的第三具体实施例的电路图如图8所示，本发明所述的移位寄存器单元的第二具体实施例与如图5所示的本发明所述的移位寄存器单元的第一具体实施例的区别仅在于：M1的栅极与PU2连接，即PU2通过M1来拉低PD的电位；本发明所述的移位寄存器单元的第三具体实施例与如图5所示的本发明所述的移位寄存器单元的第一具体实施例的区别仅在于：M1的栅极与PU3连接，即PU3通过M1来拉低PD的电位。
本发明实施例所述的移位寄存器单元具有输出噪声低、稳定性高的特点，可以大大提高显示面板的良率。
如图9所示，本发明实施例所述的移位寄存器单元的驱动方法，包括：
输入步骤S1：在每一显示周期的输入阶段，第二上拉节点控制单元在第一上拉节点的控制下控制第二上拉节点的电位为第一电平，第三上拉节点控制单元控制第三上拉节点与所述第二上拉节点连接，从而控制所述第三上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第二电平；
输出步骤S2：在每一显示周期的输出阶段，第二上拉节点控制单元在所述第一上拉节点的控制下控制所述第二上拉节点的电位为第一电平，第三上拉节点控制单元控制所述第三上拉节点的电位自举拉升，下拉节点控制单元控制所述下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第一电平；
复位步骤S3：在每一显示周期的复位阶段，第二上拉节点控制单元控制维持所述第二上拉节点的电位为第一电平，第三上拉节点控制单元控制所述第三上拉节点和所述第二上拉节点连接，下拉节点控制单元控制所述下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第二电平；
输出截止保持步骤S4：在每一显示周期的输出截止保持阶段，第二上拉节点控制单元在所述下拉节点的控制下控制所述第二上拉节点的电位为第二电平，第三上拉节点控制单元控制所述第三上拉节点和所述第二上拉节点连接，下拉节点控制单元控制所述栅极驱动信号输出端输出第一电平，第二输出单元在所述下拉节点的控制下，在输出截止保持阶段控制所述栅极驱动信号输出端输出第二电平。
本发明实施例所述的移位寄存器单元的驱动方法通过采用第二上拉节点控制单元和第三上拉节点控制单元保证第三上拉节点的电位在输入阶段、输出阶段和复位阶段维持为第一电平，以提高栅极驱动信号输出的稳定性，并通过下拉节点在输入阶段、输出阶段和复位阶段控制所述下拉节点的电位为第二电平，以增加抗噪声能力。
具体的，在一显示周期的输入阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第一上拉节点、所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平；
在每一显示周期的输出阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第一上拉节点、所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平，第二下拉节点控制模块在所述栅极驱动信号输出端输出的栅极驱动信号的控制下，进一步控制所述下拉节点的电位为第二电平；
在每一显示周期的复位阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平。
具体的，本发明所述的移位寄存器单元的驱动方法还包括：在每一显示周期的输入阶段，第一上拉节点控制单元控制所述第一上拉节点的电位为第一电平；
在每一显示周期的复位阶段，第一上拉节点控制单元控制所述第一上拉节点的电位为第二电平。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种移位寄存器单元，包括栅极驱动信号输出端，其特征在于，所述移位寄存器单元还包括：
第一上拉节点控制单元，分别与输入端、复位端和第一上拉节点连接；
第二上拉节点控制单元，分别与下拉节点、所述第一上拉节点和第二上拉节点连接，用于在输入阶段和输出阶段在所述第一上拉节点的控制下控制所述第二上拉节点的电位为第一电平，在复位阶段控制维持所述第二上拉节点的电位为第一电平，在输出截止保持阶段在所述下拉节点的控制下控制所述第二上拉节点的电位为第二电平；第三上拉节点控制单元，分别与所述第二上拉节点和第三上拉节点连接，用于在输入阶段控制所述第三上拉节点与第二上拉节点连接，从而控制所述第三上拉节点的电位为第一电平，在输出阶段控制所述第三上拉节点的电位自举拉升，在复位阶段和输出截止保持阶段控制所述第三上拉节点和所述第二上拉节点连接；
下拉节点控制单元，与下拉节点连接，用于在输入阶段、输出阶段和复位阶段控制所述下拉节点的电位为第二电平，在输出截止保持阶段控制所述下拉节点的电位为第一电平；
第一输出单元，分别与所述第三上拉节点和所述栅极驱动信号输出端连接，用于在所述第三上拉节点的控制下，控制在输入阶段和复位阶段所述栅极驱动信号输出端输出第二电平，而在输出阶段所述栅极驱动信号输出端输出第一电平；以及，
第二输出单元，分别与所述下拉节点和所述栅极驱动信号输出端连接，用于在所述下拉节点的控制下，在输出截止保持阶段控制所述栅极驱动信号输出端输出第二电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点控制单元包括：
第一下拉节点控制模块，与所述下拉节点连接，还与所述第一上拉节点、所述第二上拉节点或所述第三上拉节点连接，用于当所述第一上拉节点的电位、所述第二上拉节点的电位或所述第三上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平；
第二下拉节点控制模块，分别与所述栅极驱动信号输出端和所述下拉节点连接，用于在所述栅极驱动信号输出端输出第一电平时控制所述下拉节点的电位为第二电平；以及，
第三下拉节点控制模块，与所述下拉节点连接，用于在输出截止保持阶段控制所述下拉节点的电位为第一电平。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述第一上拉节点、所述第二上拉节点或所述第三上拉节点连接，第一极与所述下拉节点连接，第二极与第二电平输出端连接；
所述第二下拉节点控制模块包括：第二下拉节点控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第二电平输出端连接；
所述第三下拉节点控制模块包括：第三下拉节点控制晶体管，栅极和第一极都与第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，下拉节点维持电容，第一端与所述下拉节点连接，第二端与所述第二电平输出端连接。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉节点控制单元包括：
第一上拉控制晶体管，栅极与所述第一上拉节点连接，第二极与所述第二上拉节点连接；
第二上拉控制晶体管，栅极和第一极都与第一电平输出端连接，第二极与所述第一上拉控制晶体管的第一极连接；
第三上拉控制晶体管，栅极与所述下拉节点连接，第一极与所述第二上拉节点连接，第二极与第二电平输出端连接；以及，
上拉维持电容，第一端与所述第二上拉节点连接，第二端与第二电平输出端连接。
5.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述第一输出单元包括：第一输出晶体管，栅极与所述第三上拉节点连接，第一极与第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述第三上拉节点控制模块包括：第四上拉控制晶体管，栅极与第一电平输出端连接，第一极与所述第三上拉节点连接，第二极与所述第二上拉节点连接。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第二输出单元包括：第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与第二电平输出端连接。
8.如权利要求6所述的移位寄存器单元，其特征在于，所述第一上拉节点控制单元包括：
输入模块，分别与所述输入端、所述第一上拉节点和第一扫描电压信号输出端连接，用于当由所述输入端输入第一电平时控制所述第一上拉节点与所述第一扫描电压信号输出端连接；以及，
复位模块，分别与所述复位端、所述第一上拉节点和第二扫描电压信号输出端连接，用于当由所述复位端输入第一电平时控制所述第一上拉节点与所述第二扫描电压信号输出端连接；
所述输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，所述复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
当正向扫描时，所述第一扫描电压信号输出端输出第一电平，所述第二扫描电压信号输出端输出第二电平；
当反向扫描时，所述第一扫描电压信号输出端输出第二电平，所述第二扫描电压信号输出端输出第一电平。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述输入模块包括：输入晶体管，栅极与所述输入端连接，第一极与所述第一扫描电压信号输出端连接，第二极与所述第一上拉节点连接；
所述复位模块包括：复位晶体管，栅极与所述复位端连接，第一极与所述第一上拉节点连接，第二极与所述第二扫描电压信号输出端连接。
10.一种移位寄存器单元的驱动方法，其特征在于，包括：
在每一显示周期的输入阶段，第二上拉节点控制单元在第一上拉节点的控制下控制第二上拉节点的电位为第一电平，第三上拉节点控制单元控制第三上拉节点与所述第二上拉节点连接，从而控制所述第三上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制栅极驱动信号输出端输出第二电平；
在每一显示周期的输出阶段，第二上拉节点控制单元在所述第一上拉节点的控制下控制所述第二上拉节点的电位为第一电平，第三上拉节点控制单元控制所述第三上拉节点的电位自举拉升，下拉节点控制单元控制所述下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第一电平；
在每一显示周期的复位阶段，第二上拉节点控制单元控制维持所述第二上拉节点的电位为第一电平，第三上拉节点控制单元控制所述第三上拉节点和所述第二上拉节点连接，下拉节点控制单元控制所述下拉节点的电位为第二电平，第一输出单元在所述第三上拉节点的控制下控制所述栅极驱动信号输出端输出第二电平；
在每一显示周期的输出截止保持阶段，第二上拉节点控制单元在所述下拉节点的控制下控制所述第二上拉节点的电位为第二电平，第三上拉节点控制单元控制所述第三上拉节点和所述第二上拉节点连接，下拉节点控制单元控制所述下拉节点的电位为第一电平，第二输出单元在所述下拉节点的控制下，在输出截止保持阶段控制所述栅极驱动信号输出端输出第二电平。
11.如权利要求10所述的移位寄存器单元的驱动方法，其特征在于，在每一显示周期的输入阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第一上拉节点、所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平；
在每一显示周期的输出阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第一上拉节点、所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平，第二下拉节点控制模块在所述栅极驱动信号输出端输出的栅极驱动信号的控制下，进一步控制所述下拉节点的电位为第二电平；
在每一显示周期的复位阶段，所述下拉节点控制单元控制下拉节点的电位为第二电平步骤具体包括：第一下拉节点控制模块在所述第二上拉节点或所述第三上拉节点的控制下，控制所述下拉节点的电位为第二电平。
12.如权利要求10或11所述的移位寄存器单元的驱动方法，其特征在于，还包括：在每一显示周期的输入阶段，第一上拉节点控制单元控制所述第一上拉节点的电位为第一电平；
在每一显示周期的复位阶段，第一上拉节点控制单元控制所述第一上拉节点的电位为第二电平。
13.一种栅极驱动电路，其特征在于，包括多级如权利要求1至9中任一权利要求所述的移位寄存器单元。
14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。
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