CN109285505A - 一种移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

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Abstract

本申请公开了一种移位寄存器单元电路、栅极驱动电路和显示装置，提出了具有交叉耦合的正反馈增强管和自举电容的动态反相器设计，能够较好地抑制栅极驱动电路关键节点上的泄漏电流。相比于传统的栅极驱动电路，本申请的栅极驱动电路不存在直流通路，电路功耗更低；容许的薄膜晶体管阈值电压范围更大，更适合大尺寸平板显示器上集成的需要。

Description

一种移位寄存器单元、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
近年来，以液晶显示及有机发光显示为代表的平板显示技术迅速发展。平板显示技术正朝着大尺寸化、高分辨率的方向发展。在大尺寸平板显示器的开发过程中，面临着许多挑战。第一，由于薄膜晶体管(Thin Film Transistor,TFT)电学性能的分散性、扫描线及数据线上电阻-电容(RC)延迟(Delay)的限制、电压和电流网络的分配不均衡等多方因素，大尺寸面板的显示均匀性难以保证。第二，大尺寸面板的栅极驱动电路响应速度难以满足要求。这是因为面板尺寸的增加和分辨率变大，对应的栅极扫描线及数据线的扫描时间要求要减少到微秒级，而面板上负载电容和电阻的量又急剧地增加，这就给对面板***驱动电路提出了更为严苛的驱动要求。第三，大尺寸显示面板上的栅极驱动电路鲁棒性不佳，工作寿命相对较短。由于不同工艺条件以及不同生产批次之间的差异，薄膜晶体管的阈值电压具有较大的分散性，可以从耗尽型分布到增强型，这就要求大尺寸面板上的栅极驱动电路能容忍较大的工艺偏差，有较高的鲁棒性；另外薄膜晶体管的阈值电压也会随着工作时间发生漂移，削弱栅极驱动电路的性能，影响工作寿命。因此，需要设计一种能够满足平板显示装置加大面板尺寸的同时还能提高显示分辨率的驱动电路。
对于中小尺寸显示面板而言，集成栅极驱动电路的负载量较小，对TFT的器件性能要求较低。虽然非晶硅TFT的迁移率较低(一般小于1cm2(V.s)-1)、可靠性较差，但是非晶硅TFT已经足够满足一般的中小尺寸的集成栅极驱动电路的要求。但是，非晶硅TFT及传统的TFT集成电路结构难以满足大尺寸显示装置对驱动电路的要求。基于金属氧化物薄膜晶体管的行扫描电路被认为是最有希望应用于大尺寸显示面板的技术，因为金属氧化物薄膜晶体管迁移率高，可达10～50cm2(V.s)-1、泄漏电流小、制备工艺温度低、器件稳定性好以及大面积制备均匀性好等。目前，采用金属氧化物薄膜晶体管设计的集成栅极驱动电路主要存在两个问题。第一是金属氧化物薄膜晶体管常常为耗尽型器件，即阈值电压为负，这导致了电路中的低电平维持部分的关键节点容易发生漏电，导致电路失效。第二是金属氧化物薄膜晶体管的阈值电压会随着工作时间而漂移，对于长期受到正偏压应力的低电平维持管来说，其阈值电压可能正向漂移，而长期受到负偏压应力的驱动管和反相器的下拉管，其阈值电压可能负漂。阈值电压偏正的低电平维持管将难以导通，严重的情况下，栅极驱动电路会丧失低电平维持功能，导致输出波形在低电平维持部分串入时钟脉冲信号。反相器的下拉管阈值电压偏负，会使反相器的输出漏电，导致反相器无法输出高电平。为了能使电路在器件的阈值电压发生漂移时仍能正常工作，一般情况下，通过多个低电平设计或者STT(Series-Connected Two-Transistor)结构来抑制输入管、下拉管、低电平维持管在自举阶段的漏电。由于低电平维持管的栅极耦合到反相器的输出端，故而反相器的输出对电路的正常工作也至为关键。如果反相器的输出电位不够高甚至是漏电到低电位，那么电路将失去低电平维持功能，导致电路的失效。因此，在低电平维持阶段，器件的阈值电压发生漂移，反相器的输出仍能稳定维持在相对较高的水平有利于延长集成栅极驱动电路的寿命。
发明内容
本申请提供一种移位寄存器单元及由该移位寄存器单元组成的栅极驱动电路、和显示装置，在满足大尺寸高分辨率显示面板驱动的同时，能增强电路的鲁棒性和工作寿命。
根据第一方面，一种实施例中提供一种移位寄存器单元，包括输入模块(21)、反相器模块(22)、下拉模块(23)、输出模块(24)和低电平维持模块(25)；
还包括：
第一信号输入端，用于接收第一时钟信号(CLK)；
第二信号输入端，用于接收第二脉冲信号(RST)；
第三信号输入端，用于接收行扫描信号(OUTn-1)；
第四信号输入端,用于接收级联控制信号(COUTn-1)；
第一信号输出端，用于输出行扫描信号(OUTn)；
第二信号输出端，用于输出级联控制信号(COUTn)；
第一电位输入端，用于第一低电位(VSSL)的输入；
第二电位输入端，用于第二低电位(VSS)的输入；
第三电位输入端，用于第一高电位(VGH)的输入；
第一内部节点(Q)，是所述输入模块(21)和所述下拉模块(23)、所述输出模块(24)之间的连接节点；
第二内部节点(QB)，是所述反相器模块(22)和所述下拉模块(23)之间的连接节点；
所述输入模块(21)连接在第三信号输入端、第四信号输入端和第一内部节点(Q)之间，用于对所述第一内部节点(Q)进行预充电；
所述反相器模块(22)连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在所述第二内部节点(QB)产生与所述第一内部节点(Q)反相的电信号；
所述下拉模块(23)连接在第一内部节点(Q)、第二内部节点(QB)、第一电位输入端和第二信号输出端之间，用于将所述第一内部节点(Q)的电位降至第一电位(VSSL)；
所述输出模块(24)连接在第一信号输入端、第一内部节点(Q)、第一信号输出端和第二信号输出端之间，用于输出级联控制信号(COUTn)和输出行扫描信号(OUTn)；
所述低电平维持模块(25)连接在第二内部节点(QB)、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)。
根据第二方面，一种实施例中提供一种栅极驱动电路，包括第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第一启动信号线(STV1)、第一启动信号线(STV2)和第一低电位线(VSSL)、第二低电位线(VSS)、第三电位线(VGH)、行扫描信号线(OUTn)、级联控制信号线(COUTn)；
所述栅极驱动电路还包括N+1级级联的如权利要求8所述的移位寄存器单元，其中N为正整数；
每一级移位寄存器单元的第一电位输入端、第二电位输入端和第三电位输入端分别与第一低电位线(VSSL)、第二低电位线(VSS)和第三电位线(VGH)连接，用于第一低电位(VSSL)、第二低电位(VSS)和第一高电位(VGH)的输入；
所述第一时钟线(CK1)与第N级移位寄存器单元的第一信号输入端连接,用于为所述第N级移位寄存器单元传输时钟信号；第二时钟线(CK2)与第N+1级移位寄存器单元的第一信号输入端连接,用于为所述第N+1级移位寄存器单元传输时钟信号；第三时钟线(CK3)与第N+2级移位寄存器单元的第一信号输入端连接,用于为所述第N+2移位寄存器单元传输时钟信号；第四时钟线(CK4)与第N+3级移位寄存器单元的第一信号输入端连接,为所述第N+3移位寄存器单元传输时钟信号；
第一级的移位寄存器单元的第三信号输入端连接第二启动信号线(STV2)；第一级的移位寄存器单元的所述第四信号输入端连接第一启动信号线(STV1)；第一级的移位寄存器单元的所述第一信号输出端与下一级移位寄存器单元的第三信号输入端连接；第一级的移位寄存器单元的所述第二信号输出端与下一级移位寄存器单元的第四信号输入端连接；
所述第N+1级移位寄存器单元的所述第三信号输入端与前一级移位寄存器单元的第一信号输出端连接；所述第N+1级移位寄存器单元的所述第四信号输入端与前一级移位寄存器单元的第二信号输出端连接；
所述第N+1级移位寄存器单元的所述第二信号输入端与下一级移位寄存器单元的第二信号输出端连接。
根据第三方面，一种实施例中提供一种显示装置，包括:
面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；
还包括如第二方面所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号。
依据上述实施例的一种移位寄存器单元、栅极驱动电路和显示装置，通过采用的动态反相器结构，相比于二极管连接的静态反相器结构，不存在直流通路，驱动电路功耗会更低，满足显示屏的低功耗要求。采用该栅极驱动电路的显示装置在拥有大尺寸高分辨率显示面板的同时，还具有可靠性高、工作寿命长的特点。
附图说明
图1为一种移位寄存器单元结构示意图；
图2为一种实施例的移位寄存器单元的电路结构示意图；
图3为一种实施例的移位寄存器单元的反相器模块电路结构示意图；
图4为一种实施例的移位寄存器单元的反相器模块电路结构示意图；
图5为一种实施例的移位寄存器单元的反相器模块电路结构示意图；
图6为一种实施例的移位寄存器单元的反相器模块电路结构示意图；
图7为一种实施例的移位寄存器单元的反相器模块电路结构示意图；
图8为一种实施例的栅极驱动电路的工作时序图；
图9为一种实施例的栅极驱动电路级联连接示意图；
图10为一种实施例的栅极驱动电路级联工作时序示意图；
图11为一种实施例的栅极驱动电路内部节点QB电位比对示意图；
图12为一种实施例的栅极驱动电路的输出波形示意图；
图13为一种实施例的栅极驱动电路的输出波形比对示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
如背景技术部分所述，应该合理地设计反相器电路，使得TFT的阈值电压漂移时，集成栅极驱动电路仍能正常地工作。如图1所示，为一种移位寄存器单元结构示意图，该移位寄存器单元结构包括晶体管T110、晶体管T121、晶体管T122、晶体管T123、晶体管T124、晶体管T131、晶体管T132、晶体管T141、晶体管T142、晶体管T151、晶体管T152、第一电容Cb和第二电容Cs，VOUTn-1为前一级移位寄存器单元的行扫描信号，Carryn-1前一级移位寄存器单元的级联控制信号，Carryn+1后一级移位寄存器单元的级联控制信号，Carryn为本级移位寄存器单元的级联控制信号，VOUTn-1为前一级移位寄存器单元的行扫描信号，VOUT为本级移位寄存器单元的行扫描信号，VDD为高电位，VSSL为第一低电位，VSS为第二低电位，Q是第一内部节点，QB是第二内部节点，CLK为脉冲信号。晶体管T110的控制极与前一级移位寄存器单元的级联控制信号输出端连接，用于前一级移位寄存器单元的级联控制信号的输入。晶体管T110的第一极与前一级移位寄存器单元的行扫描信号输出端连接。晶体管T110的第二极与内部节点Q连接。晶体管T121的控制极与后一级移位寄存器单元的级联控制信号输出端连接，用于后一级级联控制信号的输入。晶体管T122的控制极与内部节点QB连接。晶体管T121和晶体管T122的第一极与内部节点Q连接。晶体管T121的第二极和晶体管T122的第二极连接。晶体管T123的控制极与后一级移位寄存器单元的行扫描信号输出端连接。晶体管T123的第一极和晶体管T121的第二极连接。晶体管T123的第二极与前一级移位寄存器单元的行扫描信号输出端连接。晶体管T124的控制极与内部节点QB连接。晶体管T124的第一极和晶体管T121的第二极连接。晶体管T124的第二极与本级移位寄存器单元的级联控制信号输出端连接。第二电容Cs连接在晶体管T124的第一极和第二极之间。晶体管T131的控制极和第一极短接，并与高电位VDD连接。晶体管T131的第二极与内部节点QB连接。晶体管T132的控制极与内部节点QB连接。晶体管T132的第一极与内部节点Q连接。晶体管T132的第二极与第二低电位VSS连接。晶体管T141和晶体管T142的控制极与内部节点Q连接。晶体管T141和晶体管T142的第一极与脉冲信号CK输入端连接。晶体管T141的第二极与本级移位寄存器单元的级联控制信号输出端相连。晶体管T142的第二极与本级移位寄存器单元的行扫描信号输出端相连。电容C b连接在晶体管T124的控制极和第二极之间。晶体管T151和晶体管T152的控制极与内部节点QB连接。晶体管T151的第一极与本级移位寄存器单元的级联控制信号输出端相连。体管T151的第二极与第一低电位VSSL连接。晶体管T152的第一极与本级移位寄存器单元的行扫描信号输出端相连。体管T152的第二极与第二低电位VSS连接。移位寄存器单元电路中的反相器连接成二极管形式，其输入信号为晶体管T132的驱动管栅极电位Q，输出信号为晶体管T132的驱动管栅极电位的反相信号QB，以该模式工作的电路结构为静态反相器。静态反相器的缺点是当下拉管工作时，导通的上拉管会影响输出端的电位，而且存在VDD到GND的直流通路，因此静态反相器的上拉管和下拉管的尺寸难以选取。
下面先对本申请所涉及到的一些术语作一个说明。
本申请中的晶体管可以是任何结构的晶体管，比如双极型晶体管(BJT)或者场效应晶体管(FET)。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的栅极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。显示装置中的晶体管通常为薄膜晶体管(TFT)，此时，晶体管的控制极指的是薄膜晶体管的源极。发光元件可以是有机发光二极管(Organic Light-Emitting Diode，OLED)、无极发光二极管和量子点发光二极管等，在其它实施例中，也可以是其它发光元件。发光元件的第一端可以是阴极或阳极，相应地，则发光元件的第二端为阳极或阴极。本领域技术人员应当理解：电流应从发光元件的阳极流向阴极，因此，基于电流的流向，可以确定发光元件的阳极和阴极。有效电平可以是高电平，也可以是低电平，可根据具体元器件的功能实现作适应性地置换。第一电位端、第二电位端和第三电位端是为驱动电路工作所提供的电源。在一种实施例中，第一电位端可以为低电位端VSS或地线，第二电位端可以为低电位端VSSL或地线，第三电位端可以为高电位端VH，在其它实施例中，也可以作适应性地置换。需要说明的是：对于像素电路而言，第一电位端(例如低电平端VSS或地线)和第三电位端(例如高电平端VH)并非本申请像素电路的一部分，为了使本领域技术人员更好地理解本申请的技术方案，而特别引入第一电位端和第二电位端予以描述。
需要说明的是，为了描述方便，也为了使本领域技术人员更清楚地理解本申请的技术方案，本申请文件中引入第一内部节点Q第二内部节点QB对电路结构相关部分进行标识，不能认定为电路中额外引入的端子。
为描述方便，高电平采用VGH表征，低电平采用VSS和VSSL表示。在本申请的实施例中，二极管接法指薄膜晶体管的第一极和控制极连接。
在本发明的实施例中，采用具有交叉耦合的正反馈增强管和自举电容的动态反相器设计，结合两套低电平设计和STT结构，在驱动电路的关键节点上的漏电能够被较好地抑制。
实施例一：
请参考图2，为一种实施例的移位寄存器单元的电路结构示意图，包括输入模块21、反相器模块22、下拉模块23、输出模块24和低电平维持模块25，输入模块21用于根据前一级移位寄存器单元输出的行扫描信号产生控制信号。输出模块24用于产生行扫描信号。下拉模块23用于扫描信号结束时关断输出模块24。低电平维持模块25用于维持行扫描信号的低电平。反相器模块22包括反相器，用于产生控制信号作用于下拉模块23和低电平维持模块25。反相器模块22一端连接到作为复位信号的第二脉冲信号RST输入端，一端连接到反相器的输出端，复位信号通过反相器模块22触发反相器输出高电平，增强反相器模块22上拉的驱动能力。移位寄存器单元还包括：
第一信号输入端，用于接收第一时钟信号CLK；
第二信号输入端，用于接收第二脉冲信号RST；
第三信号输入端，用于接收行扫描信号OUTn-1；
第四信号输入端,用于接收级联控制信号COUTn-1；
第一信号输出端，用于输出行扫描信号OUTn；
第二信号输出端，用于输出级联控制信号COUTn；
第一电位输入端，用于第一低电位VSSL的输入；
第二电位输入端，用于第二低电位VSS的输入；
第三电位输入端，用于第一高电位VGH的输入；
第一内部节点Q是输入模块21和下拉模块23、输出模块24之间的连接节点；第二内部节点QB是所述反相器模块22和下拉模块23之间的连接节点。
输入模块21连接在第三信号输入端、第四信号输入端和第一内部节点Q之间，用于对第一内部节点Q进行预充电。
反相器模块22连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在第二内部节点QB产生与第一内部节点Q反相的电信号。
下拉模块23连接在第一内部节点Q、第二内部节点QB、第一电位输入端和第二信号输出端之间，用于将第一内部节点Q的电位降至第一电位VSSL。
输出模块24连接在第一信号输入端、第一内部节点Q、第一信号输出端和第二信号输出端之间，用于输出级联控制信号COUTn和输出行扫描信号OUTn。
低电平维持模块25连接在第二内部节点QB、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)。
输入模块21包括第一晶体管T11，用于对第一内部节点Q进行预充电。第一晶体管T11的控制极与第四信号输入端连接。第一晶体管T11的第一极与第三信号输入端连接。第一晶体管T11的第二极与第一内部节点Q连接。
下拉模块23包括第二晶体管T31、第三晶体管T32和第四晶体管T33，用于将第一内部节点Q的电位降低至第一低电位VSSL。第二晶体管T31和第三晶体管T32的控制极与第二内部节点QB连接。第二晶体管T31的第一极与第一内部节点Q连接。第二晶体管T31的第二极与第三晶体管T32的第一极连接。第三晶体管T32的第二极与第一电位输入端连接。第四晶体管T33的控制极与第二信号输出端连接。第四晶体管T33的第一极和控制极短接。第四晶体管T33的第二极与第二晶体管T31的第二极连接。
输出模块24包括第五晶体管(T41)、第六晶体管T42和第一电容Cb，用于输出级联控制信号COUTn和输出行扫描信号OUTn。第五晶体管(T41)和第六晶体管T42的控制极与第一内部节点Q连接。第五晶体管(T41)和第六晶体管T42的第一极与第一信号输入端连接。第五晶体管(T41)的第二极与第二信号输出端连接。第六晶体管T42的第二极与第一信号输出端连接。第一电容Cb连接在第六晶体管T42的控制极和第二极之间。
低电平维持模块25包括第七晶体管T51和第八晶体管T52，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位VSS和第一电位VSSL。第七晶体管T51和第八晶体管T52的控制极与第二内部节点QB连接。第七晶体管T51第一极与第二信号输出端连接。第七晶体管T51第二极与第一电位输入端连接。第八晶体管T52第一极与第一信号输出端连接。第八晶体管T52第二极与第二电位输入端连接。
反相器模块22包括第十晶体管T21、第十一晶体管T22、第十二晶体管T23、第十三晶体管T24、第十四晶体管T25、第十五晶体管(T26)和第二电容Cs。第十晶体管T21和第十二晶体管T23的控制极与第四信号输入端连接。第十晶体管T21的第一电极与第二内部节点QB连接。第十晶体管T21的第二电极与第一电位输入端连接。第十二晶体管T23的第二电极与第二内部节点QB连接。第十二晶体管T23的第一电极和第十一晶体管T22的第二极连接。第十一晶体管T22的控制极与第二信号输入端连接。第十一晶体管T22的第一电极与第三电位输入端连接。第十三晶体管T24的控制极与第十一晶体管T22的第二极连接。第十三晶体管T24的第一极与第三电位输入端连接。第十三晶体管T24的第二极与第二内部节点QB连接。第二电容Cs连接在第十三晶体管T24的第一控制极和第二极之间。第十四晶体管T25的第一极和第十一晶体管T22的第二极连接。第十四晶体管T25的第二极与第三电位输入端连接。第十四晶体管T25的控制极与第二内部节点QB连接。第十五晶体管T26的控制极与第二信号输出端连接。第十五晶体管T26的第一极与第二内部节点QB连接。第十五晶体管T26的第二极与第一电位输入端连接。其中，第二信号输入端接收的第二脉冲信号RST是该移位寄存器单元的后一级移位寄存器单元输出的级联控制信号COUTn+1。
进一步，如图3所示，为一种实施例的移位寄存器单元的反相器模块电路结构示意图，第十四晶体管T25的控制极或可与第十一晶体管T22的第二极连接。
或，如图4所示，为一种实施例的移位寄存器单元的反相器模块电路结构示意图，反相器模块22还可以包括第十晶体管T21、第十三晶体管(T24)、第十四晶体管(T25)和第十五晶体管(T26)。第十三晶体管T24的控制极与第二信号输入端连接。第十三晶体管T24和第十四晶体管T25的第一极与第三电位输入端连接。第十三晶体管T24和第十四晶体管T25的第二极与第二内部节点QB连接。第十四晶体管T25的控制极和第二极短接。第十晶体管T21的控制极与第四信号输入端连接。第十晶体管T21的第一极与第二内部节点QB连接。第十晶体管T21的第二极与第一电位输入端连接。第十五晶体管T26的控制极与第二信号输出端连接。第十五晶体管T26的第一极与第二内部节点QB连接。第十五晶体管T26的第二极与第一电位输入端连接。其中，第二信号输入端接收的第二脉冲信号RST是时钟脉冲信号CKA，时钟信号CKA可以是该移位寄存器单元的下一级移位寄存器单元的第一信号输入端的时钟信号CLK。
或，如图5所示，为一种实施例的移位寄存器单元的反相器模块电路结构示意图，反相器模块22还可以包括第十晶体管T21、第十三晶体管T24和第十五晶体管(T26)。第十三晶体管T24是双控制极晶体管，包括第一控制极和第二控制极。第十晶体管T21的控制极与第四信号输入端连接。第十晶体管T21的第一极与第二内部节点QB连接。第十晶体管T21的第二极与第一电位输入端连接。第十三晶体管T24的第一控制极与第二信号输入端连接。第十三晶体管T24的第一极与第三电位输入端连接。第十三晶体管T24的第二控制极与第二极短接，并与第二内部节点QB连接。第十五晶体管T26的控制极与第二信号输出端连接。第十五晶体管T26的第一极与第二内部节点QB连接。第十五晶体管T26的第二极与第一电位输入端连接。其中，第二信号输入端接收的第二脉冲信号RST是时钟脉冲信号CKA，时钟信号CKA可以是该移位寄存器单元的下一级移位寄存器单元的第一信号输入端的时钟信号CLK。
或，如图6所示，为一种实施例的移位寄存器单元的反相器模块电路结构示意图，反相器模块22还可以包括第十晶体管T21、第十一晶体管T22、第十二晶体管T23、第十三晶体管T24、第十五晶体管(T26)和第二电容Cs；
第十晶体管T21和第十二晶体管T23的控制极与第四信号输入端连接。第十晶体管T21的第一电极与第二内部节点QB连接。第十晶体管T21的第二电极与第一电位输入端连接。第十二晶体管23的第二电极与第二内部节点QB连接。第十二晶体管T23的第一电极和第十一晶体管T22的第二极连接。第十一晶体管T22的控制极与第二信号输入端连接。第十一晶体管T22的第一电极与第三电位输入端连接。第十三晶体管T24是双控制极晶体管，包括第一控制极和第二控制极。第十三晶体管T24的第一控制极和第十一晶体管T22的第二极连接。第十三晶体管T24的第二控制极和第二电极连接，并与第二内部节点QB连接。第十三晶体管T24的第一电极与第三电位输入端连接。第十五晶体管T26的控制极与第二信号输出端连接。第十五晶体管T26的第一极与第二内部节点QB连接。第十五晶体管T26的第二极与第一电位输入端连接。第二电容Cs连接在第十三晶体管T24的第一控制极和第二极之间。其中，第二信号输入端接收的第二脉冲信号RST是该移位寄存器单元的后一级移位寄存器单元输出的级联控制信号COUTn+1。
或，如图7所示，为一种实施例的移位寄存器单元的反相器模块电路结构示意图，反相器模块22还可以包括第十晶体管T21、第十一晶体管T22、第十二晶体管T23、第十三晶体管T24、第十五晶体管(T26)和第二电容Cs。第十晶体管T21是双控制极晶体管，包括第一控制极和第二控制极。第十晶体管T21第一控制极和第十二晶体管T23的控制极与第四信号输入端连接。第十晶体管T21的第二控制极与第一内部节点Q连接。第十晶体管T21的第一电极与第二内部节点QB连接。第十晶体管T21的第二电极与第一电位输入端连接。第十二晶体管T23的第二电极与第二内部节点QB连接。第十二晶体管T23的第一电极和第十一晶体管T22的第二极连接。第十一晶体管T22的控制极与第二信号输入端连接。第十一晶体管T22的第一电极与第三电位输入端连接。第十三晶体管T24是双控制极晶体管，包括第一控制极和第二控制极。第十三晶体管T24的第一控制极和第十一晶体管T22的第二极连接。第十三晶体管T24的第二控制极和第二电极连接，并与第二内部节点QB连接。第十三晶体管T24的第一电极与第三电位输入端连接。第十五晶体管T26是双控制极晶体管，包括第一控制极和第二控制极。第十五晶体管T26的第一控制极与第二信号输出端连接。第十五晶体管T26的第二控制极与第一内部节点Q连接。第十五晶体管T26的第一电极与第二内部节点QB连接。第十晶体管T21的第二电极与第一电位输入端连接。第二电容Cs连接在第十三晶体管T24的第一控制极和第二极之间。其中，第二信号输入端接收的第二脉冲信号RST是该移位寄存器单元的后一级移位寄存器单元输出的级联控制信号COUTn+1。
综上所述的移位寄存器单元，其中，第二信号输入端用于接收第二时钟信号或该移位寄存器单元的下一级移位寄存器单元输出的级联控制信号COUTn。第三信号输入端与该移位寄存器单元前一级移位寄存器单元的行扫描信号输出端连接，用于接收该移位寄存器单元前一级移位寄存器单元输出的行扫描信号OUTn。第四信号输入端与该移位寄存器单元前一级移位寄存器单元的级联控制信号输出端连接，用于接收该移位寄存器单元前一级移位寄存器单元输出的级联控制信号COUTn。第一信号输出端与该移位寄存器单元的下一级移位寄存器单元的行扫描信号输入端连接，用于输出行扫描信号给该移位寄存器单元的下一级移位寄存器单元。第二信号输出端与该移位寄存器单元的下一级移位寄存器单元的级联控制信号输入端连接，用于输出级联控制信号COUTn给该移位寄存器单元的下一级移位寄存器单元。
请参考图8，为一种实施例的栅极驱动电路的工作时序图，是如图2所示的移位寄存器单元的工作时序。其中，CLK表示时钟信号，OUTn-1表示上一级移位寄存器单元输出的行扫描信号，COUTn-1表示上一级移位寄存器单元输出的级联控制信号，COUTn+1表示下一级移位寄存器单元输出的级联控制信号，Q表示第一节点电压，QB表示第二节点电压，OUTn表示本级移位寄存器单元输出的行扫描信号。在行扫描的一帧时间内包括预充电阶段、自举阶段、下拉阶段和低电平维持阶段。
预充电阶段包括T1至T2时刻，前一级移位寄存器单元电路的行扫描信号OUTn-1和级联控制信号COUTn-1变为高电平，第一内部节点Q被充电，电位被抬高。与此同时，前一级移位寄存器单元电路的级联控制信号COUTn-1将第一内部节点QB的电位拉低至低电平，控制与第一内部节点Q相连的下拉管T31和T32关断，加快第一内部节点Q的充电速度。上一级移位寄存器单元输出的级联控制信号COUTn-1的低电位低于上一级移位寄存器单元输出的行扫描信号OUTn-1的低电位。在接下来的自举阶段，第一内部节点Q悬空时，输入晶体管T11反偏，能抑制第一内部节点Q漏电。在此阶段，第二内部节点QB控制的下拉模块和低电平维持模块处于关闭状态。
自举阶段包括T2至T3时刻，第一时钟信号CLK变为高电平，由于第一内部节点Q为高电平，本级移位寄存器单元输出的行扫描线信号OUTn和级联控制信号COUTn的电位将会上升，第一内部节点Q的电位由于第一电容Cb的耦合作用也会随着上升。因此在自举阶段本级移位寄存器单元输出的行扫描线信号OUTn和级联控制信号COUTn将被快速地拉到满摆幅的高电平。
下拉阶段包括T3至T4时刻，第一时钟信号CLK变为低电平，下一级移位寄存器单元电路的级联控制信号COUTn+1变为高电平，因此晶体管T22被打开，将图2所示的内部节点QC充电到高电平。因此，上拉晶体管T24被打开，第二内部节点QB被充电、其电位被抬高。连接于第二内部节点QB的下拉晶体管T31和晶体管T32以及低电平维持部分的晶体管T51和晶体管T52导通，将第一内部节点Q以及本级移位寄存器单元输出的行扫描信号OUTn和级联控制信号COUTn拉到低电位。这里，第二电容Cs有两个作用：
1).当TFT的阈值电压偏正时，第二内部节点QB的电位的升高会使得第一内部节点Q自举到更高的电位，从而第二内部节点QB点的输出电位将被抬高；
2).第二电容Cs还能保持第二内部节点QB的电荷，抑制第二内部节点QB点的漏电。
当TFT的阈值电压偏负时，正反馈增强晶体管T25的栅极与第二内部节点QB相连，导通的晶体管T25管将上拉晶体管T24的栅极与高电位VGH相连，上拉晶体管T24会对第二内部节点QB点持续充电，维持第二内部节点QB点的高电位。另外，源漏极连接在QB和QC点的晶体管T23管，一是在反相器输出为低时，能对QC点进行下拉，关断上拉晶体管T24，阻断VGH到VSSL的直流通路，二是在反相器输出为高时，第二内部节点QB的高电位能抑制QC点通过晶体管T23的漏电，更稳定的维持内部节点QC的电位。
低电平维持阶段包括T4时刻之后，在低电平维持阶段，第二内部节点QB维持在稳定的高电位，由第二内部节点QB控制的晶体管T31、晶体管T32、晶体管T51、晶体管T52将第一内部节点Q和本级移位寄存器单元电路的行扫描信号OUTn和级联控制信号COUTn维持在低电平，同时晶体管T31、晶体管T31以及晶体管T33构成的STT结构抑制了第一内部节点Q悬空时，晶体管T31的漏电。
在本实施例中，如图2所示的移位寄存器单元电路中，第十四晶体管T25的控制极连接于反相器模块22的第二内部节点QB，当第二信号输入端输入的复位信号是下一级移位寄存器单元输出的级联控制信号COUTn+1变高时，反相器模块22的上拉管第十三晶体管T24打开，第二内部节点QB点电位逐渐升高，反馈管第十四晶体管T25逐渐打开，对上拉管第十三晶体管T24的控制极充电，使得第二内部节点QB电位进一步升高，这样形成一个正反馈增强结构，稳定了第二内部节点QB的高电位。在图3所示的反相器模块22中，第十四晶体管T25的控制极与第一极短接，构成一个二极管连接的形式，当第二信号输入端输入的复位信号是下一级移位寄存器单元输出的级联控制信号COUTn+1变高时，第十三晶体管T24和第十四晶体管T25同时打开，第十四晶体管T25的控制极维持高电位，使得第十三晶体管T24打开一直对第二内部节点QB点充电，保持反相器模块22在一帧时间内输出更高的电平。故图3所示的反相器模块22同样也可以达到拓宽阈值电压范围，延长电路工作寿命的目的。在图4所示的反相器模块22中，其中反相器模块22耦合于第二时钟信号CKA、高电平端VGH、低电平端VSSL、内部节点QB以及前一级栅极驱动单元电路的级联控制信号输出端COUTn-1之间，用于当第二时钟信号CKA为低电平，前一级栅极驱动单元电路的级联控制信号COUTn-1为高电平时，将第二内部节点QB的电位拉到低电位；当第二时钟信号CKA为高电平，上一级移位寄存器单元电路的级联控制信号COUTn-1为低电平时，将第二内部节点QB的电位充电到高电平。当第二内部节点QB为高电位时，具有负阈值电压的第十三晶体管T24打开，对第二内部节点QB充电，第二时钟信号CKA的高电平周期性的到来时，第十三晶体管T24被打开对第二内部节点QB充电。在图5所示的反相器模块22中，当第二时钟信号CKA的高电平周期性的到来时，第十三晶体管T24被打开对第二内部节点QB充电，其中第十三晶体管T24的第二控制极连接于第二内部节点QB，用于当第二内部节点QB变为高电平时，调控上拉管第十三晶体管T24的阈值电压偏负，使上拉管第十三晶体管T24更充分打开为第二内部节点QB充电。在图6所示的反相器模块22中，当前一级移位寄存器单元电路的级联控制信号COUTn-1为高电平且下一级移位寄存器单元电路的级联控制信号COUTn+1为低电平时，将内部节点QB的电位拉低至低电平；当前一级移位寄存器单元电路的级联控制信号COUTn-1为低电平且下一级移位寄存器单元电路的级联控制信号COUTn+1为高电平时，将内部节点QB的电位充电至高电平。其中反馈部分由反相器模块22的双栅晶体管T24的第二控制极完成，双栅晶体管T24的第二控制极连接于内部节点QB，用于当内部节点QB变为高电平时，调控上拉管T24的阈值电压偏负，使上拉管T24更充分打开为内部节点QB充电。
如图7所示的移位寄存器单元电路中，当前一级移位寄存器单元电路的级联控制信号COUTn-1和内部节点Q均为高电平且下一级移位寄存器单元电路的级联控制信号COUTn+1为低电平时，将内部节点QB的电位拉低至低电平；当前一级移位寄存器单元电路的级联控制信号COUTn-1和内部节点Q均为低电平且下一级移位寄存器单元电路的级联控制信号COUTn+1为高电平时，将内部节点QB的电位充电至高电平。在该实施例中，反相器模块22反馈部分由双栅晶体管T24的第二控制极完成，双栅晶体管T24的第二控制极连接于内部节点QB，用于当内部节点QB变为高电平时，调控上拉管T24的阈值电压偏负，使上拉管T24更充分打开为内部节点QB充电。双栅晶体管T21的第二控制极连接于内部节点Q，用于当内部节点Q为高电平时，调控晶体管T21的阈值电压偏负，将内部节点QB的电位更容易拉到低电平；当内部节点Q为低电平时，调控晶体管T21的阈值电压偏正，抑制晶体管T21对内部节点QB的漏电。其中，下拉模块23当本级移位寄存器单元电路的级联控制信号COUTn为高电平时，将内部节点QB维持在低电平VSSL，并且当内部节点QB为高电平时，将内部节点Q的电位拉低至低电位。反相器模块22晶体管T26是双栅晶体管。双栅晶体管T26的第二控制极连接于内部节点Q，用于当内部节点Q为高电平时，调控晶体管T26的阈值电压偏负，利于内部节点QB漏电到低电位；当内部节点Q为低电平时，调控晶体管T26的阈值电压偏正，抑制晶体管T26对内部节点QB的漏电。
本申请提出了动态反相器设计，它具有交叉耦合的正反馈增强管和自举电容，结合两套低电平设计和STT结构，在栅极驱动电路的关键节点上的漏电能够被较好地抑制。这种动态反相器设计的优势在于：
1)电路的功耗低。采用的动态反相器结构，相比于二极管连接的静态反相器结构，不存在直流通路，栅极驱动电路功耗会更低，满足显示屏的低功耗要求。
2)电路的鲁棒性强，容许较大的阈值电压范围。具体是当内部节点Q悬空时，与Q点相连的晶体管处于反偏状态，抑制Q点的漏电，在晶体管的阈值电压发生漂移时，行扫描信号输出端仍能保持完整波形。该移位寄存器单元组成的栅极驱动电路利用具有反馈结构和自举效应的反相器，增强了耦合于反相器输出端的低电平维持部分的性能，当晶体管的阈值电压偏正或者偏负时，低电平维持结构仍能发挥作用，保证了该集成栅极驱动电路的正常功能。该栅极驱动电路能在晶体管的阈值电压为-8V至+9V时可正常工作，增加了栅极驱动电路的鲁棒性和适用范围。
实施例二：
如图9所示，为一种实施例的栅极驱动电路级联连接示意图，包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第一启动信号线STV1、第一启动信号线STV2和第一低电位线VSSL、第二低电位线VSS、第三电位线VGH、行扫描信号线OUTn、级联控制信号线COUTn。该栅极驱动电路还包括N+1级级联的如实施例一中所述的移位寄存器单元，其中N为正整数。每一级移位寄存器单元的第一电位输入端、第二电位输入端和第三电位输入端分别与第一低电位线VSSL、第二低电位线VSS和第三电位线VGH连接，用于第一低电位VSSL、第二低电位VSS和第一高电位VGH的输入。第一时钟线CK1与第N级移位寄存器单元的第一信号输入端连接,用于为第N级移位寄存器单元传输时钟信号。第二时钟线CK2与第N+1级移位寄存器单元的第一信号输入端连接,用于为第N+1级移位寄存器单元传输时钟信号。第三时钟线CK3与第N+2级移位寄存器单元的第一信号输入端连接,用于为第N+2移位寄存器单元传输时钟信号。第四时钟线CK4与第N+3级移位寄存器单元的第一信号输入端连接,用于为第N+3移位寄存器单元传输时钟信号。
其中，图9所示的栅极驱动电路级联连接示意图，表示的是由N+3级的移位寄存器单元级联方式组成的栅极驱动电路，其中，前N级用来产生栅极驱动电路的行扫描信号，最后3级(第N+1级、第N+2级和第N+3级移位寄存单元)为dummy级，用来产生前一级需要的复位信号，即第二脉冲信号RST。第一级的移位寄存器单元的第三信号输入端连接第二启动信号线STV2。第一级的移位寄存器单元的第四信号输入端连接第一启动信号线STV1。第一级的移位寄存器单元的第一信号输出端与下一级移位寄存器单元的第三信号输入端连接。第一级的移位寄存器单元的第二信号输出端与下一级移位寄存器单元的第四信号输入端连接。第N+1级移位寄存器单元的第三信号输入端与前一级移位寄存器单元的第一信号输出端连接。第N+1级移位寄存器单元的第四信号输入端与前一级移位寄存器单元的第二信号输出端连接。第N+1级移位寄存器单元的第二信号输入端与下一级移位寄存器单元的第二信号输出端连接。其中，时钟信号CK1-CK4为四个占空比为25％的不交叠时钟信号，STV1和STV2为启动脉冲信号，VSS和VSSL为全局电源线。
如图10所示，为一种实施例的栅极驱动电路级联工作时序示意图，包括激励信号STV1、STV2，时钟信号CK1-CK4，低电平信号VSS和VSSL。O<1>-O<5>是该栅极驱动电路前五级移位寄存器单元电路输出的行扫描信号。O<n+1>-O<n+3>是栅极驱动电路最后三级移位寄存器单元(即dummy级)输出的复位信号。启动脉冲信号STV1和STV2耦合于第一级移位寄存器的输入端，用于当STV1和STV2信号均为高电平时对内部节点Q预充电，使该栅极驱动电路依次产生行扫描信号。与此同时，STV1信号耦合于该栅极驱动电路最后一级dummy级的复位端，用于当一帧结束，STV1信号为高电平时对最后一级dummy级复位并产生顺次产生下一帧行扫描信号的波形。
图11为一种实施例的栅极驱动电路内部节点QB电位比对示意图。在TFT的阈值电压发生漂移时，本申请实施例中栅极驱动电路在有/无T25晶体管和第二电容Cs时，反相器模块的输出端口上瞬态响应存在显著的区别。本实施例的反相器中正反馈增强管T25和第二电容Cs分别在晶体管的阈值电压偏负和偏正时发挥作用。当阈值电压偏负时，反相器模块的输出QB点高电位能达到17V，而没有正反馈增强管时，其电位只能达到9V。当阈值电压偏正时，第二电容Cs能将反相器模块的输出QB点电位抬高至20V，而没有自举电容的作用，其电位只能维持在8V，这会大大削弱低电平维持管的功能。
图12为一种实施例的栅极驱动电路的输出波形示意图，这里展示了160级栅极驱动电路的部分行扫描信号输出波形。从该仿真结果可以看出，当晶体管的阈值电压漂移-8V和+9V时，本实施例的栅极驱动电路仍能输出完整波形。这表明该栅极驱动电路能适应的阈值电压工作范围为-8V到+9V，而如图1所示的栅极驱动电路只能工作的阈值电压范围为-7.1V到+5V。
如图13所示，为一种实施例的栅极驱动电路的输出波形比对示意图，当存在阈值电压漂移时，本申请实施例中的栅极驱动电路和图1所示的栅极驱动电路的输出波形对比图，其中晶体管的尺寸和仿真条件均相同。从仿真结果可以看出，晶体管的阈值电压漂移-8V时，本实施例的电路输出波形没有变形，而图1所示的栅极驱动电路的输出波形已存在严重失真，证明本实施例的栅极驱动电路能承受更大范围的阈值电压漂移，这在很大程度上能延长电路的工作寿命。
如前所述，当晶体管的阈值电压发生漂移时，能否抑制驱动管的栅极Q点和反相器的输出QB点的电荷泄漏对集成栅极驱动电路的可靠性和稳定性尤为重要。
依上述实施例的栅极驱动电路，其主要特点在于：
1).反相器模块具有正反馈增强功能。当晶体管的阈值电压偏负时，正反馈增强管T25将反相器的上拉管的控制极维持在高电位，使得反相器的输出QB点直接连接到直流电源VDD，确保了QB点的输出高电位。
2).反相器模块具有自举功能。当晶体管的阈值电压偏正时，反相器的第二电容Cs在QB点升高时将将反相器的上拉管的控制极自举到更高的电位，使得QB点的高电位相应提高。
3).反相器模块不存在直流通路。该反相器工作在动态模式下，前一级的级联控制信号控制反相器的下拉管导通，输出低电位。下一级的级联控制信号控制反相器的上拉管导通，输出高电位，不会同时工作的上拉管和下拉管避免了直流通路。
4).Q点的预充电更充分。反相器的下拉管的控制信号不由Q点控制，而是由预充电信号控制，Q点预充的同时，反相器已输出低电平，利于Q点的预充电。
5).该集成栅极驱动电路的驱动能力和级联能力较强。输出驱动模块利用自举电容，使得输出的行扫描信号OUTn和级联控制信号COUTn都能满摆幅输出。
本申请还公开了一种显示装置，包括面板和如上所述的栅极驱动电路。面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线。如上所述的栅极驱动电路为栅极扫描线提供栅极驱动信号。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括输入模块(21)、反相器模块(22)、下拉模块(23)、输出模块(24)和低电平维持模块(25)；
还包括：
第一信号输入端，用于接收第一时钟信号(CLK)；
第二信号输入端，用于接收第二脉冲信号(RST)；
第三信号输入端，用于接收行扫描信号(OUTn-1)；
第四信号输入端,用于接收级联控制信号(COUTn-1)；
第一信号输出端，用于输出行扫描信号(OUTn)；
第二信号输出端，用于输出级联控制信号(COUTn)；
第一电位输入端，用于第一低电位(VSSL)的输入；
第二电位输入端，用于第二低电位(VSS)的输入；
第三电位输入端，用于第一高电位(VGH)的输入；
第一内部节点(Q)，是所述输入模块(21)和所述下拉模块(23)、所述输出模块(24)之间的连接节点；
第二内部节点(QB)，是所述反相器模块(22)和所述下拉模块(23)之间的连接节点；
所述输入模块(21)连接在第三信号输入端、第四信号输入端和第一内部节点(Q)之间，用于对所述第一内部节点(Q)进行预充电；
所述反相器模块(22)连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在所述第二内部节点(QB)产生与所述第一内部节点(Q)反相的电信号；
所述下拉模块(23)连接在第一内部节点(Q)、第二内部节点(QB)、第一电位输入端和第二信号输出端之间，用于将所述第一内部节点(Q)的电位降至第一电位(VSSL)；
所述输出模块(24)连接在第一信号输入端、第一内部节点(Q)、第一信号输出端和第二信号输出端之间，用于输出级联控制信号(COUTn)和输出行扫描信号(OUTn)；
所述低电平维持模块(25)连接在第二内部节点(QB)、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述反相器模块(22)包括第十晶体管(T21)、第十三晶体管(T24)、第十四晶体管(T25)和第十五晶体管(T26)；所述第十三晶体管(T24)的控制极与所述第二信号输入端连接；所述第十三晶体管(T24)和所述第十四晶体管(T25)的第一极与所述第三电位输入端连接；所述第十三晶体管(T24)和所述第十四晶体管(T25)的第二极与所述第二内部节点(QB)连接；所述第十四晶体管(T25)的控制极和第二极短接；所述第十晶体管(T21)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第一极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二极与所述第一电位输入端连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；
或，所述反相器模块(22)包括第十晶体管(T21)、第十三晶体管(T24)和第十五晶体管(T26)；所述第十晶体管(T21)的控制极与所述第四信号输入述第十晶体管(T21)的第二极与所述第一电位输入端连接；所述第十三晶体管(T24)是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管(T24)的第一控制极与所述第二信号输入端连接；所述第十三晶体管(T24)的第二控制极与第二极短接，并与第二内部节点(QB)连接；所述第十三晶体管(T24)的第一极与所述第三电位输入端连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；
或，所述反相器模块(22)包括第十晶体管(T21)、第十一晶体管(T22)、第十二晶体管(T23)、第十三晶体管(T24)和第十五晶体管(T26)；
所述第十晶体管(T21)和所述第十二晶体管(T23)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第一电极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二电极与所述第一电位输入端连接；所述第十二晶体管(T23)的第二电极与所述第二内部节点(QB)连接；所述第十二晶体管(T23)的第一电极和所述第十一晶体管(T22)的第二电极连接；所述第十一晶体管(T22)的控制极与所述第二信号输入端连接；所述第十一晶体管(T22)的第一电极与所述第三电位输入端连接；所述第十三晶体管(T24)是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管(T24)的第一控制极和所述第十一晶体管(T22)的第二极连接；所述第十三晶体管(T24)的第二控制极和第二电极连接，并与所述第二内部节点(QB)连接；所述第十三晶体管(T24)的第一电极与所述第三电位输入端连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；
或，所述反相器模块(22)包括第十晶体管(T21)、第十一晶体管(T22)、第十二晶体管(T23)、第十三晶体管(T24)、第十四晶体管(T25)和第十五晶体管(T26)；
所述第十晶体管(T21)和所述第十二晶体管(T23)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第一电极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二电极与所述第一电位输入端连接；所述第十二晶体管(T23)的第二电极与所述第二内部节点(QB)连接；所述第十二晶体管(T23)的第一电极和所述第十一晶体管(T22)的第二极连接；所述第十一晶体管(T22)的控制极与所述第二信号输入端连接；所述第十一晶体管(T22)的第一电极与所述第三电位输入端连接；所述第十三晶体管(T24)的控制极与所述第十一晶体管(T22)的第二极连接；所述第十三晶体管(T24)的第一极与所述第三电位输入端连接；所述第十三晶体管(T24)的第二极与所述第二内部节点(QB)连接；所述第十四晶体管(T25)的第一极和所述第十一晶体管(T22)的第二极连接；所述第十四晶体管(T25)的第二极与所述第三电位输入端连接；所述第十四晶体管(T25)的控制极与所述第二内部节点(QB)或所述第十一晶体管(T22)的第二极连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；
或，所述反相器模块(22)包括第十晶体管(T21)、第十一晶体管(T22)、第十二晶体管(T23)、第十三晶体管(T24)和第十五晶体管(T26)；
所述第十晶体管(T21)是双控制极晶体管，包括第一控制极和第二控制极；所述第十晶体管(T21)的第一控制极和所述第十二晶体管(T23)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第二控制极与所述第一内部节点(Q)连接；所述第十晶体管(T21)的第一电极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二电极与所述第一电位输入端连接；所述第十二晶体管(T23)的第二电极与所述第二内部节点(QB)连接；所述第十二晶体管(T23)的第一电极和所述第十一晶体管(T22)的第二极连接；所述第十一晶体管(T22)的控制极与所述第二信号输入端连接；所述第十一晶体管(T22)的第一电极与所述第三电位输入端连接；所述第十三晶体管(T24)是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管(T24)的第一控制极和所述第十一晶体管(T22)的第二极连接；所述第十三晶体管(T24)的第二控制极和第二电极连接，并与所述第二内部节点(QB)连接；所述第十三晶体管(T24)的第一电极与所述第三电位输入端连接；所述第十五晶体管(T26)是双控制极晶体管，包括第一控制极和第二控制极；所述第十五晶体管(T26)的第一控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第二控制极与所述第一内部节点(Q)连接；所述第十五晶体管(T26)的第一电极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二电极与所述第一电位输入端连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述反相器模块(22)还包括第二电容(Cs)连接在所述第十三晶体管(T24)的第一控制极和第二极之间。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块(21)包括第一晶体管(T11)，用于对所述第一内部节点(Q)进行预充电；
所述第一晶体管(T11)的控制极与所述第四信号输入端连接；所述第一晶体管(T11)的第一极与所述第三信号输入端连接；所述第一晶体管(T11)的第二极与所述第一内部节点(Q)连接。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块(23)包括第二晶体管(T31)、第三晶体管(T32)和第四晶体管(T33)，用于将所述第一内部节点(Q)的电位降至第一电位(VSSL)；
所述第二晶体管(T31)和第三晶体管(T32)的控制极与所述第二内部节点(QB)连接；所述第二晶体管(T31)的第一极与所述第一内部节点(Q)连接；所述第二晶体管(T31)的第二极与所述第三晶体管(T32)的第一极连接；所述第三晶体管(T32)的第二极与所述第一电位输入端连接；所述第四晶体管(T33)的控制极与所述第二信号输出端连接；所述第四晶体管(T33)的第一极和控制极短接；所述第四晶体管(T33)的第二极与所述第二晶体管(T31)的第二极连接。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述输出模块(24)包括第五晶体管(T41)、第六晶体管(T42)和第一电容(Cb)，用于输出级联控制信号(COUTn)和输出行扫描信号(OUTn)；
所述第五晶体管(T41)和所述第六晶体管(T42)的控制极与所述第一内部节点(Q)连接；所述第五晶体管(T41)和所述第六晶体管(T42)的第一极与所述第一信号输入端连接；所述第五晶体管(T41)的第二极与所述第二信号输出端连接；所述第六晶体管(T42)的第二极与所述第一信号输出端连接；所述第一电容(Cb)连接在所述第六晶体管(T42)的控制极和第二极之间。
7.如权利要求1所述的移位寄存器单元，其特征在于，所述低电平维持模块(25)包括第七晶体管(T51)和第八晶体管(T52)，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)；
所述第七晶体管(T51)和所述第八晶体管(T52)的控制极与所述第二内部节点(QB)连接；所述第七晶体管(T51)第一极与所述第二信号输出端连接；所述第七晶体管(T51)第二极与所述第一电位输入端连接；所述第八晶体管(T52)第一极与所述第一信号输出端连接；所述第八晶体管(T52)第二极与所述第二电位输入端连接。
8.如权利要求1至7任一项所述的移位寄存器单元，其特征在于，所述第二信号输入端用于接收第二时钟信号或所述移位寄存器单元的下一级移位寄存器单元输出的级联控制信号(COUTn)；
所述第三信号输入端与所述移位寄存器单元前一级移位寄存器单元的行扫描信号输出端连接，用于接收所述移位寄存器单元前一级移位寄存器单元输出的行扫描信号(OUTn)；
所述第四信号输入端与所述移位寄存器单元前一级移位寄存器单元的级联控制信号输出端连接，用于接收所述移位寄存器单元前一级移位寄存器单元输出的级联控制信号(COUTn)；
所述第一信号输出端与所述移位寄存器单元的下一级移位寄存器单元的行扫描信号输入端连接，用于输出行扫描信号给所述移位寄存器单元的下一级移位寄存器单元；
所述第二信号输出端与所述移位寄存器单元的下一级移位寄存器单元的级联控制信号输入端连接，用于输出级联控制信号给所述移位寄存器单元的下一级移位寄存器单元。
9.一种栅极驱动电路，其特征在于，包括第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第一启动信号线(STV1)、第一启动信号线(STV2)和第一低电位线(VSSL)、第二低电位线(VSS)、第三电位线(VGH)、行扫描信号线(OUTn)、级联控制信号线(COUTn)；
所述栅极驱动电路还包括N+1级级联的如权利要求8所述的移位寄存器单元，其中N为正整数；
每一级移位寄存器单元的第一电位输入端、第二电位输入端和第三电位输入端分别与第一低电位线(VSSL)、第二低电位线(VSS)和第三电位线(VGH)连接，用于第一低电位(VSSL)、第二低电位(VSS)和第一高电位(VGH)的输入；
所述第一时钟线(CK1)与第N级移位寄存器单元的第一信号输入端连接,用于为所述第N级移位寄存器单元传输时钟信号；第二时钟线(CK2)与第N+1级移位寄存器单元的第一信号输入端连接,用于为所述第N+1级移位寄存器单元传输时钟信号；第三时钟线(CK3)与第N+2级移位寄存器单元的第一信号输入端连接,用于为所述第N+2移位寄存器单元传输时钟信号；第四时钟线(CK4)与第N+3级移位寄存器单元的第一信号输入端连接,为所述第N+3移位寄存器单元传输时钟信号；
第一级的移位寄存器单元的第三信号输入端连接第二启动信号线(STV2)；第一级的移位寄存器单元的所述第四信号输入端连接第一启动信号线(STV1)；第一级的移位寄存器单元的所述第一信号输出端与下一级移位寄存器单元的第三信号输入端连接；第一级的移位寄存器单元的所述第二信号输出端与下一级移位寄存器单元的第四信号输入端连接；
所述第N+1级移位寄存器单元的所述第三信号输入端与前一级移位寄存器单元的第一信号输出端连接；所述第N+1级移位寄存器单元的所述第四信号输入端与前一级移位寄存器单元的第二信号输出端连接；
所述第N+1级移位寄存器单元的所述第二信号输入端与下一级移位寄存器单元的第二信号输出端连接。
10.一种显示装置，包括:
面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；其特征在于，还包括：
如权利要求9所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号。
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