CN108181570B - 芯片接地引脚连通性测试方法及装置、可读存储介质 - Google Patents

Abstract

一种芯片接地引脚连通性测试方法及装置、可读存储介质，所述测试方法包括：向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。上述方案能够提高芯片测试的覆盖度。

Description

芯片接地引脚连通性测试方法及装置、可读存储介质

技术领域

本发明涉及芯片测试领域，尤其涉及一种芯片接地引脚连通性测试方法及装置、可读存储介质。

背景技术

连通性测试，又称为开路和短路测试，用于测试集成电路(Integrated Circuit，IC)芯片外部的所有有效信号引脚是否与内部的电路完成基本的电性连接，包括是否存在某一信号引脚与其他信号引脚、电源引脚或者地引脚发生短路的现象，是否存在某一信号或接地引脚存在开路的现象等。

传统的芯片测试方法只测试所有输入/输出(I/O)引脚与VDD和任意接地引脚之间的连通性。当IC芯片存在两个或以上接地引脚时，传统的芯片测试方法是将两个接地引脚短接并统一连接至测试板上的地(GND)通道。

然而，在对存在两个甚至更多个接地引脚的IC芯片进行测试时，传统的芯片测试方法无法筛选出其中某个接地引脚连通性不良的不良芯片，更无法获知具体的哪一个接地引脚出现连通性不良的情况，测试覆盖率较低。

发明内容

本发明实施例解决的技术问题是如何提高芯片接地引脚连通性测试的覆盖率。

为解决上述技术问题，本发明实施例提供一种芯片接地引脚连通性测试方法，包括：向所述芯片的被测接地引脚输出驱动电流并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。

可选的，所述确定所述被测接地引脚是否连通性不良，包括：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常；当所述被测接地引脚上的电压小于所述第二电压时，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。

可选的，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。

可选的，所述向所述芯片的被测接地引脚输出驱动电流，包括：控制预设的驱动电路与所述被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。

可选的，所述驱动电路为恒流电流源。

可选的，在确定所述被测接地引脚连通性不良之后，还包括：输出报警信号，以指示所述被测接地引脚连通性不良。

可选的，所述输出报警信号，包括：输出包括所述被测接地引脚标识的报警信号。

本发明实施例还提供了一种芯片接地引脚连通性测试装置，包括：控制单元，用于向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；获取单元，用于获取所述被测接地引脚上的电压；判定单元，用于根据所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。

可选的，所述判定单元，用于：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常；当所述被测接地引脚上的电压小于所述第二电压时，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。

可选的，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。

可选的，所述控制单元，用于控制预设的驱动电路与所述芯片的被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。

可选的，所述驱动电路为恒流电流源。

可选的，所述芯片接地引脚连通性测试装置还包括：输出单元，用于输出报警信号，以指示所述被测接地引脚连通性不良。

可选的，所述输出单元，用于输出包括所述被测接地引脚标识的报警信号。

本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一种所述的芯片接地引脚连通性测试方法的步骤。

本发明实施例还提供了一种芯片接地引脚连通性测试装置，包括存储器和处理器，所述存储器上存储有计算机指令，所述计算机指令运行时执行上述任一种所述的芯片接地引脚连通性测试方法的步骤。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在对芯片的接地引脚进行连通性测试时，选择被测接地引脚并向其输出驱动电流，其余的引脚与地通道或外部0V电压通道耦接。通过获取到的被测接地引脚上的电压以及预设钳位电压，即可获知被测接地引脚是否连通性不良，因此能够有效提高芯片接地引脚连通性测试的覆盖度。

进一步，在检测到被测接地引脚连通性不良之后，输出报警信号，以指示测试人员当前芯片存在连通性不良的接地引脚，便于测试人员分拣出存在异常的芯片。

附图说明

图1是本发明实施例中的一种芯片接地引脚连通性测试方法的流程图；

图2是本发明实施例中的一种芯片接地引脚连通性测试***的结构示意图；

图3是本发明实施例中的一种芯片接地引脚连通性测试装置的结构示意图。

具体实施方式

现有技术中，一些IC芯片可能存在两个甚至更多个接地引脚。采用传统的芯片测试方法对IC芯片进行测试时，通常是将多个接地引脚短接在一起，并统一连接至测试板上的地通道。然而，当多个接地引脚中存在连通性不良的接地引脚时，由于存在连通性正常的接地引脚与地通道正常连接，因此传统的芯片测试方法会判定所有的接地引脚均连通性正常，也即传统的芯片测试方法无法获知哪一个接地引脚存在连通性不良，因此存在误检测的情况，导致芯片接地引脚连通性测试准确度较低的问题。

在本发明实施例中，在对芯片的接地引脚进行连通性测试时，选择被测接地引脚并向其输出驱动电流，其余的引脚与地通道或外部0V电压通道耦接。通过获取到的被测接地引脚上的电压以及预设钳位电压，即可获知被测接地引脚是否连通性不良，因此可以有效避免误检测情况的出现，故有效提高芯片接地引脚连通性测试的准确度及覆盖度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供了一种芯片接地引脚连通性测试方法，参照图1，以下通过具体步骤进行详细说明。

在具体实施中，可以由预设的测试机台来执行本发明实施例中提供的芯片接地引脚连通性测试方法，或者由其他的测试***来执行本发明实施例中提供的芯片接地引脚连通性测试方法。

在本发明实施例中，芯片接地引脚连通性测试可以是指对芯片的多个接地引脚间进行连通性测试，以测试芯片的多个接地引脚间的连通性是否正常。在实际应用中可知，芯片的接地引脚的连通性为：芯片的接地引脚与其对应的衬垫之间的连接线，以及芯片的各个接地引脚对应的衬垫之间的连通性。因此，测试芯片的接地引脚的连通性是否正常，实质上是测试芯片的接地引脚与其对应的衬垫之间的连接线是否连接正常；当芯片的接地引脚与其对应的衬垫之间的连接线连接正常时，该接地引脚与其他的接地引脚连接正常。

步骤S101，向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接。

在具体实施中，进行引脚连通性测试的芯片可以包括两个或更多个接地引脚。在对芯片的接地引脚进行测试时，可以先选取一个接地引脚作为被测接地引脚，并将芯片除所选择的被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接。

在实际应用中，芯片除了所选择的被测接地引脚之外的其他引脚可以包括：除被测接地引脚之外的其他接地引脚、所有电源引脚以及所有输入/输出引脚。

在具体实施中，在对芯片的接地引脚进行测试之前，可以先将芯片的一个接地引脚与预设的驱动电路耦接，其他的接地引脚与预设的测试板上的地通道输出端耦接。为便于描述，本发明实施例中，将与驱动电路建立连接的接地引脚简称为被测接地引脚，将与测试板建立连接的接地引脚简称为其他接地引脚。

例如，芯片包括三个接地引脚，依次为接地引脚VSS1、接地引脚VSS2、接地引脚VSS3。在对芯片的接地引脚VSS1进行测试时，将芯片的接地引脚VSS1与驱动电路之间建立连接，将芯片的接地引脚VSS2、接地引脚VSS3与预设的测试板上的地通道输出端耦接。此时，接地引脚VSS1称之为被测接地引脚，接地引脚VSS2、接地引脚VSS3称之为其他接地引脚。

在对芯片的接地引脚进行测试时，控制驱动电路向被测接地引脚输出驱动电流，也即向接地引脚VSS1输出驱动电流；控制测试板上的地通道与其他接地引脚耦接。

在具体实施中，驱动电路可以为恒流电流源，也可以为其他能够输出恒定电流的装置，只要满足能够向接地引脚输出驱动电流即可，此处不做赘述。

例如，驱动电路为恒流电流源，且恒流电流源的输出电流为100μA。

步骤S102，获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。

在具体实施中，可以预先进行测试，得到芯片的某一个接地引脚连通性不良且输入有驱动电流时的电压V0，以此来设置钳位电压V1，也即可以根据V0来设置V1。在完成钳位电压的设置后，即可根据接地引脚上的电压来判断接地引脚是否连通性不良。

在本发明实施例中，所设置的钳位电压V1可以与V0较为接近，例如，可以设置V1＝V0，也可以设置V1略大于V0，或者设置V1略小于V0。V1与V0的差值可以处于一定范围内，可以设置二者之差的绝对值小于第一差值。第一差值可以根据实际的应用场景进行设置。例如，第一差值设置为0.2V，或者第一差值设置为0.5V。

在本发明一实施例中，预先测试得知芯片的接地引脚VSS1连通性不良，且驱动电路向接地引脚VSS1输出驱动电流时，接地引脚VSS1上的电压为1.9V，则钳位电压设置为2.0V。

可以理解的是，钳位电压也可以设置为其他值。例如，当接地引脚VSS1上的电压为1.9V，则钳位电压可以设置为1.8V。

在具体实施中，当被测接地引脚上的电压与钳位电压之差小于预设的第一差值时，可以判定被测接地引脚连通性不良。此时，判定被测接地引脚连通性不良的原理如下：

当被测接地引脚连通性不良时，意味着被测接地引脚与其对应的衬垫连接不良，因此，无法与其对应的衬垫形成回路；在驱动电流的作用下，被测接地引脚上的电荷不断累积，直至电荷量趋于平衡，此时，被测接地引脚上的电压为V0，因此，可以判定被测接地引脚连通性不良，判定为断路。

在具体实施中，当被测接地引脚上的电压小于第一电压，但是大于第二电压时，则可以判定被测接地引脚连通性正常，但是其他接地引脚可能连通性不良或者被测接地引脚对应的衬垫与其他接地引脚对应的衬垫之间可能连通性不良。

在实际应用中，芯片可以包括保护二极管。第一电压可以根据保护二极管的导通电压进行设置，所设置的第一电压小于钳位电压且大于保护二极管的导通电压。第二电压可以设置为与0V较为接近的值，例如，第二电压为0.1V或0.2V。第二电压还可以设置为其他值，只要小于第一电压且大于0V即可，此处不做赘述。

例如，芯片设置有保护二极管，且保护二极管的第一端与芯片的各接地引脚对应的衬垫电连接，第二端与芯片的其他I/O端口电连接。保护二极管的导通电压为0.7V，钳位电压为2.0V，则设置第一电压为0.9V。可以理解的是，第一电压的值还可以为其他值，只要处于保护二极管的导通电压与钳位电压之间即可，此处不做赘述。

在具体实施中，当被测接地引脚上的电压小于第一电压，但是大于第二电压时，则可以判定被测接地引脚连通性正常的原理如下：

当被测接地引脚上的电压小于第一电压时，意味着被测接地引脚与保护二极管以及其他I/O端口形成通路，因此，被测接地引脚与其对应的衬垫之间的连通性正常。若其他接地引脚均连通性正常，并且被测接地引脚对应的衬垫与其他接地引脚对应的衬垫之间连通性也正常，则被测接地引脚和其他接地引脚形成通路，因此被测接地引脚上的电压应为保护二极管导通电压。

在具体实施中，当被测接地引脚上的电压小于第二电压，判定被测接地引脚连通性正常。

这是因为：当芯片所有的接地引脚连通性均正常时，由于所有接地引脚对应的衬垫均耦接在一起，因此，所有接地引脚对应的衬垫与地通道以及驱动电路之间形成通路，此时，被测接地引脚上的电压、其他接地引脚上的电压均小于第二电压。

在具体实施中，针对每一个接地引脚，均可采用步骤S101～步骤S102进行连通性测试，从而实现对芯片的所有接地引脚均进行连通性测试。

由此可见，在对芯片的接地引脚进行连通性测试时，选择被测接地引脚并向其输出驱动电流，其余的引脚与地通道或外部0V电压通道耦接。通过获取到的被测接地引脚上的电压以及钳位电压，即可获知被测接地引脚是否连通性不良，因此能够有效提高芯片测试的覆盖度以及准确度。

在具体实施中，当确定被测接地引脚连通性不良时，还可以输出报警信号，以指示被测接地引脚连通性不良。

例如，通过测试机台对芯片进行测试。当检测到被测接地引脚连通性不良时，测试机台输出报警信号，以告知测试人员当前被测接地引脚连通性不良。

在具体实施中，在输出的报警信号中，还可以包括连通性不良的被测接地引脚标识。换而言之，输出的报警信号为：包括被测接地引脚标识的报警信号。

例如，在测试过程中，确定被测接地引脚存在连通性不良，且被测接地引脚为：接地引脚VSS1。在输出的报警信号中，包括标识“1”，标识“1”即对应接地引脚VSS1。根据报警信号，测试人员即可获知接地引脚VSS1存在连通性不良。

下面以芯片存在两个接地引脚为例，对本发明上述实施例中提供的芯片接地引脚连通性测试方法进行说明。

参照图2，给出了本发明实施例中的一种芯片接地引脚测试***的结构示意图，芯片接地引脚测试***包括：测试机台21、测试板22、恒流电流源23以及芯片24，芯片24包括两个接地引脚，分别为VSS1和VSS2，VSS1对应衬垫241，VSS2对应衬垫242，且衬垫241与衬垫242耦接。芯片24中还包括保护二极管243，保护二极管243的第一端与衬垫241耦接，保护二极管243的第二端与衬垫244耦接。衬垫244为其他I/O端口245对应的衬垫，其他I/O端口245可以包括多个非接地引脚。

芯片24中还包括保护二极管246，保护二极管246的第一端与衬垫242耦接，保护二极管246的第二端与衬垫247耦接。衬垫247为其他I/O端口248对应的衬垫，其他I/O端口248可以包括多个非接地引脚。

在实际应用中，其他I/O端口245与其他I/O端口248可以包括相同的I/O端口。

测试板22上设置有地通道端，且地通道端分别与测试机台21的地通道和芯片24中的接地引脚VSS1耦接。恒流电流源23的输出端与芯片24中的接地引脚VSS2耦接。钳位电压设置为2V，第一差值为0.5V，第一电压为0.8V，第二电压为0.2V。

在对芯片24进行测试之前，其他I/O端口245、其他I/O端口248的电压设置为0V。

在对芯片24进行测试时，测试机台21向恒流电流源23输出控制信号。恒流电流源23在接收到控制信号后，向接地引脚VSS2输出100μA的驱动电流。

参照图2，本发明实施例中，对芯片的接地引脚进行连通性测试，即为测试接地引脚VSS1与衬垫241之间的连通性是否正常、测试接地引脚VSS2与衬垫242之间的连通性是否正常。

当接地引脚VSS2上的电压大于1.9V时，其与钳位电压之间的差值小于0.1V，该差值小于第一差值，因此，判定接地引脚VSS2与衬垫242之间的连通性不良，这是因为：当接地引脚VSS2上的电压大于1.9V，意味着接地引脚VSS2与衬垫242之间没有形成通路。

当VSS2上的电压为0.7V时，小于第一电压，因此，判定接地引脚VSS2与衬垫242之间的连通性正常，接地引脚VSS1与衬垫241之间的连通性异常，这是因为：

当接地引脚VSS2上的电压为0.7V时，意味着保护二极管243导通，因此，接地引脚VSS2与衬垫242之间的连通性正常。若接地引脚VSS1与衬垫241之间的连通性正常，则接地引脚VSS2、衬垫242、衬垫241、接地引脚VSS1以及地通道端形成回路，故，接地引脚VSS2上的电压应小于0.2V，而不是0.7V；若接地引脚VSS1与衬垫241之间的连通性不良，则接地引脚VSS2与保护二极管243形成通路。

当接地引脚VSS2上的电压小于0.1V，且接地引脚VSS1上的电压为0V时，意味着接地引脚VSS2、衬垫242、接地引脚VSS1、衬垫241、以及地通道端形成回路，因此，判定接地引脚VSS2与衬垫242之间的连通性正常，接地引脚VSS1与衬垫241之间的连通性正常。

参照图3，给出了本发明实施例中的一种芯片接地引脚连通性测试装置30，包括：控制单元301、获取单元302以及判定单元303，其中：

控制单元301，用于向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与地通道或外部0V电压通道耦接；

获取单元302，用于获取所述被测接地引脚上的电压；

判定单元303，用于根据所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良。

在具体实施中，所述判定单元303，可以用于：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常；当所述被测接地引脚上的电压小于所述第二电压，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。

在具体实施中，所述芯片内置有保护二极管，且所述保护二极管与所述所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。

在具体实施中，所述控制单元301，可以用于控制预设的驱动电路与所述芯片的被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。

在具体实施中，所述驱动电路可以为恒流电流源。

在具体实施中，所述芯片接地引脚连通性测试装置30还可以包括：输出单元304，用于输出报警信号，以指示所述被测接地引脚连通性不良。

在具体实施中，所述输出单元304，可以用于输出包括所述被测接地引脚标识的报警信号。

本发明实施例还提供了一种计算机可读存储介质，计算机可读存储介质为非易失性存储介质或非瞬态存储介质，其上存储有计算机指令，所述计算机指令运行时执行本发明上述任一实施例中提供的芯片接地引脚连通性测试方法的步骤，此处不做赘述。

本发明实施例还提供了另一种芯片接地引脚连通性测试装置，包括存储器和处理器，所述存储器上存储有计算机指令，所述计算机指令运行时执行本发明上述任一实施例中提供的芯片接地引脚连通性测试方法的步骤，此处不做赘述。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指示相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种芯片接地引脚连通性测试方法，其特征在于，包括：

向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；

获取所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良；所述确定所述被测接地引脚是否连通性不良，包括：当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常，其他接地引脚连通性异常或所述被测接地引脚对应的衬垫与所述其他接地引脚对应的衬垫之间连通性异常；当所述被测接地引脚上的电压小于所述第二电压，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。

2.如权利要求1所述的芯片接地引脚连通性测试方法，其特征在于，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。

3.如权利要求1所述的芯片接地引脚连通性测试方法，其特征在于，所述向所述芯片的被测接地引脚输出驱动电流，包括：

控制预设的驱动电路与所述被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。

4.如权利要求3所述的芯片接地引脚连通性测试方法，其特征在于，所述驱动电路为恒流电流源。

5.如权利要求1所述的芯片接地引脚连通性测试方法，其特征在于，在确定所述被测接地引脚连通性不良之后，还包括：

输出报警信号，以指示所述被测接地引脚连通性不良。

6.如权利要求5所述的芯片接地引脚连通性测试方法，其特征在于，所述输出报警信号，包括：输出包括所述被测接地引脚标识的报警信号。

7.一种芯片接地引脚连通性测试装置，其特征在于，包括：

控制单元，用于向所述芯片的被测接地引脚输出驱动电流，并控制所述芯片除所述被测接地引脚之外的其他引脚与预设的地通道或外部0V电压通道耦接；

获取单元，用于获取所述被测接地引脚上的电压；

判定单元，用于根据所述被测接地引脚上的电压，并结合预设的钳位电压，确定所述被测接地引脚是否连通性不良；所述判定单元，用于当所述被测接地引脚上的电压与所述钳位电压之差小于预设的第一差值时，判定所述被测接地引脚连通性不良；当所述被测接地引脚上的电压小于预设的第一电压且大于预设的第二电压时，判定所述被测接地引脚连通性正常，其他接地引脚连通性异常或所述被测接地引脚对应的衬垫与所述其他接地引脚对应的衬垫之间连通性异常；当所述被测接地引脚上的电压小于所述第二电压，判定所述被测接地引脚连通性正常；所述第一电压小于所述钳位电压。

8.如权利要求7所述的芯片接地引脚连通性测试装置，其特征在于，所述芯片内置有保护二极管，且所述保护二极管与所有接地引脚对应的衬垫均耦接；所述第一电压大于所述保护二极管的导通电压。

9.如权利要求7所述的芯片接地引脚连通性测试装置，其特征在于，所述控制单元，用于控制预设的驱动电路与所述芯片的被测接地引脚建立连接，并控制所述驱动电路向所述被测接地引脚输出驱动电流。

10.如权利要求9所述的芯片接地引脚连通性测试装置，其特征在于，所述驱动电路为恒流电流源。

11.如权利要求7所述的芯片接地引脚连通性测试装置，其特征在于，还包括：输出单元，用于输出报警信号，以指示所述被测接地引脚连通性不良。

12.如权利要求11所述的芯片接地引脚连通性测试装置，其特征在于，所述输出单元，用于输出包括所述被测接地引脚标识的报警信号。

13.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，所述计算机指令运行时执行权利要求1～6任一项所述的芯片接地引脚连通性测试方法的步骤。

14.一种芯片接地引脚连通性测试装置，包括存储器和处理器，所述存储器上存储有计算机指令，其特征在于，所述计算机指令运行时执行权利要求1～6任一项所述的芯片接地引脚连通性测试方法的步骤。

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