CN107887382B - 半导体器件和用于形成半导体器件的方法 - Google Patents

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Abstract

本发明公开了半导体器件和用于形成半导体器件的方法。半导体器件包括晶体管布置和二极管结构。二极管结构耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间。绝缘层垂直地在半导体器件的二极管结构和半导体衬底的正侧表面之间定位。二极管结构包括至少一个二极管pn结。衬底pn结在屏蔽掺杂区域和边缘掺杂部分之间从半导体衬底的正侧表面延伸到半导体衬底中。边缘掺杂部分在半导体衬底内与屏蔽掺杂区域相邻定位。在半导体衬底的正侧表面处，衬底pn结横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。

Description

半导体器件和用于形成半导体器件的方法
技术领域
实施例涉及针对二极管在半导体器件中的集成的概念，并特别地涉及半导体器件和用于形成半导体器件的方法。
背景技术
半导体器件可经受各种影响，这些影响可导致对半导体器件的损坏或者甚至破坏它们。例如，尤其在开关或瞬态事件期间，半导体器件可经受静电放电或局部过高的电流密度。然而，用于半导体器件的保护方法常常引起其他缺点，诸如半导体器件的更长开关时间、半导体器件的生产期间的更多工艺步骤、和/或半导体器件的增加的功耗。期望在不使半导体器件的其他性能因素变坏的情况下保护半导体器件免受此类有害影响。
发明内容
可能要求提供一种针对提供增加的可靠性和/或耐久性的半导体器件的改进概念。
这样的要求可以由权利要求的主题来满足。
一些实施例涉及包括晶体管布置和二极管结构的半导体器件。二极管结构耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间。绝缘层垂直地在半导体器件的二极管结构和半导体衬底的正侧表面之间定位。二极管结构包括至少一个二极管pn结。衬底pn结在屏蔽掺杂区域和边缘掺杂部分之间从半导体衬底的正侧表面延伸到半导体衬底中。边缘掺杂部分在半导体衬底内与屏蔽掺杂区域相邻定位。衬底pn结在半导体衬底的正侧表面处横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。
一些实施例涉及包括晶体管布置和二极管结构的另一半导体器件。二极管结构耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间。绝缘层垂直地在半导体器件的二极管结构和半导体衬底的正侧表面之间定位。二极管结构包括至少一个二极管pn结。在晶体管布置的阻断模式期间，在半导体衬底的屏蔽掺杂区域的不可耗尽的掺杂部分和屏蔽掺杂区域的可耗尽的掺杂部分之间的耗尽边界从半导体衬底的正侧表面延伸到半导体衬底中。不可耗尽的掺杂部分包括在阻断模式期间不可被施加到半导体器件的电压耗尽的掺杂。可耗尽的掺杂部分包括在阻断模式期间可被施加到半导体器件的电压耗尽的掺杂。耗尽边界在半导体衬底的正侧表面处横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。
一些实施例涉及用于形成半导体器件的方法。该方法包括在半导体衬底的正侧表面上形成绝缘层，以及形成耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间的二极管结构。绝缘层垂直地在二极管结构和半导体衬底的正侧表面之间定位，其中二极管结构包括至少一个二极管pn结。此外，衬底pn结在屏蔽掺杂区域和边缘掺杂部分之间从半导体衬底的正侧表面延伸到半导体衬底中，所述边缘掺杂部分在半导体衬底内与屏蔽掺杂区域相邻定位。另外，衬底pn结在半导体衬底的正侧表面处横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。
一些实施例涉及用于形成半导体器件的另一种方法。该方法包括在半导体衬底的正侧表面上形成绝缘层，并形成耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间的二极管结构。绝缘层垂直地在二极管结构和半导体衬底的正侧表面之间定位。二极管结构包括至少一个二极管pn结。此外，在晶体管布置的阻断模式期间，在半导体衬底的屏蔽掺杂区域的不可耗尽的掺杂部分和屏蔽掺杂区域的可耗尽的掺杂部分之间的耗尽边界从半导体衬底的正侧表面延伸到半导体衬底中。不可耗尽的掺杂部分包括在阻断模式期间不可被施加到半导体器件的电压耗尽的掺杂，其中可耗尽的掺杂部分包括在阻断模式期间可被施加到半导体器件的电压耗尽的掺杂。另外，耗尽边界在半导体衬底的正侧表面处横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。
附图说明
在下文中将仅通过示例的方式并且参照附图来描述装置和/或方法的一些示例，在所述附图中：
图1示出半导体器件的一部分的示意性横截面；
图2示出在晶体管布置的阻断模式中向半导体器件的晶体管布置施加最大电压期间半导体器件的半导体衬底的正侧表面处的静电电位的示意性图示；
图3示出不可耗尽的掺杂部分的横向掺杂分布图的示意性图示；
图4A示出包括场效应晶体管布置的半导体器件的一部分的示意性横截面；
图4B示出穿过位于半导体器件的半导体衬底的正侧表面处的屏蔽掺杂区域和边缘掺杂区域的至少一部分的横向掺杂分布图的示意性图示；
图4C示出穿过半导体器件的半导体衬底的屏蔽掺杂区域的掩埋部分的横向掺杂分布图的示意性图示；
图5示出耦合在半导体器件的晶体管布置的源极电极结构和栅极电极结构之间的二极管结构的示意性横截面；
图6示出另一半导体器件的一部分的示意性横截面；
图7A示出包括场效应晶体管布置的半导体器件的一部分的示意性横截面；
图7B示出在晶体管布置的阻断模式中向半导体器件的晶体管布置施加最大电压期间半导体器件的半导体衬底的正侧表面处的静电电位的另一示意性图示；
图8示出半导体器件的示意性顶视图，该半导体器件包括二极管结构以及位于晶体管布置的栅极焊盘处的屏蔽掺杂区域；
图9示出用于形成半导体器件的方法的流程图；以及
图10示出用于形成半导体器件的另一方法的流程图。
具体实施方式
现在将参照在其中图示一些示例的附图来更全面地描述各个示例。在附图中，为了清楚起见，可能夸大了线、层、和/或区域的厚度。
因此，虽然另外的示例能够具有各种修改和替代形式，但是其一些特定示例在附图中被示出并且随后将被详细描述。然而，此详细描述不将另外的示例限制于所描述的特定形式。另外的示例可以涵盖落入本公开的范围内的所有修改、等同物和替代物。遍及附图的描述，相似的编号指代相似或类似的元件，当与彼此相比较时其可以被相同地实现或者以修改的形式实现，同时提供相同或类似功能。
将理解的是，当元件被称为“连接”或“耦合”到另一元件时，元件可以直接地连接或耦合，或者经由一个或多个中间元件连接或耦合。如果使用“或”来组合两个元件A和B，则这应被理解为公开所有可能的组合：即，只有A、只有B、以及A和B。针对相同组合的替代措辞是“A和B中的至少一个”。这同样适用于超过2个元件的组合。
在本文中为了描述特定示例的目的而使用的术语并不旨在限制另外的示例。每当使用诸如“一”、“一个”和“该”之类的单数形式并且使用仅单个元件未被明确地也未被含蓄地定义为强制的，另外的示例也可以使用复数个元件来实现相同的功能。同样，当功能随后被描述为使用多个元件来实现时，另外的示例可以使用单个元件或处理实体来实现相同的功能。还将理解的是，术语“包括”、“包括有”、“包含”、和/或“包含有”在使用时规定说明的特征、整数、步骤、操作、过程、动作、元件、和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、过程、动作、元件、组件、和/或其任何组的存在或添加。
除非另行定义，否则所有术语（包括技术术语和科学术语）本文中以示例所属于的技术领域的它们的普通含义来使用。
图1示出半导体器件100的一部分的示意性横截面。半导体器件100包括晶体管布置和二极管结构130。二极管结构130耦合在晶体管布置的栅极电极结构142和晶体管布置的源极电极结构140之间。（电气）绝缘层104垂直地在半导体器件100的二极管结构130和半导体衬底102的正侧表面之间定位。二极管结构130包括至少一个二极管pn结138。衬底pn结115在屏蔽掺杂区域110和边缘掺杂部分120之间从半导体衬底102的正侧表面延伸到半导体衬底102中。边缘掺杂部分120在半导体衬底102内与屏蔽掺杂区域110相邻定位。衬底pn结115在半导体衬底102的正侧表面处横向地在二极管pn结138和二极管结构130与源极电极结构140的源极接触区域134之间定位。
耦合在半导体器件100的晶体管布置的栅极电极结构142和晶体管布置的源极电极结构140之间的二极管结构130可以保护半导体器件100以防静电放电。为了避免或减小半导体衬底102与二极管结构130的电位的相互作用，通过位于二极管结构130和半导体衬底102的正侧表面之间的绝缘层104来将二极管结构130与半导体衬底102绝缘。
为了进一步避免或减小半导体衬底102与二极管结构130的电位的相互作用，半导体衬底102的屏蔽掺杂区域110在半导体衬底102的正侧表面处垂直地在二极管结构130的一部分下方定位。通过屏蔽掺杂区域110屏蔽二极管结构130可以在操作半导体器件100期间减小二极管结构130的漏电流或背栅效应。例如，屏蔽二极管结构免受半导体衬底102的电位影响可以防止（或减小）通过二极管结构130的不希望的沟道和/或包括二极管结构130的寄生晶体管结构的接通（例如，包括二极管结构130的n-p-n掺杂部分序列或p-n-p掺杂部分序列）。
这可减小半导体器件100的功耗和二极管降级。除了屏蔽二极管结构130之外，屏蔽掺杂区域110可以在晶体管布置的开关操作（例如，关断或换向）期间促进半导体器件100内的残余少数电荷载流子的去除。
由于屏蔽掺杂区域110而导致的残余少数电荷载流子的增强去除可以减小晶体管布置的开关时间，并且可以在残余少数电荷载流子的去除期间降低最大电流密度。另外，由于屏蔽掺杂区域110未沿着整个二极管结构横向延伸，所以可以减小在换向期间屏蔽掺杂区域110对于少数电荷载流子的发射极效应。
例如，在去除残余少数电荷载流子期间的最大电流密度可发生在半导体衬底102的边缘区域处（例如，在边缘掺杂部分120处和/或横向地在晶体管布置的单元区域和半导体衬底102的边缘之间），并且可由于屏蔽掺杂区域110而被减小。例如，屏蔽掺杂区域电气连接到源极电极结构。因此，例如，存在于半导体衬底的边缘区域处的少数电荷载流子可以经由屏蔽掺杂区域110在源极电极结构140处放电，而不是流过晶体管布置的体区域到源极电极结构放电。
为了减小少数电荷载流子从屏蔽掺杂区域110到半导体衬底的其他掺杂区域中（例如，到边缘掺杂部分120中）的注入，可以缩短屏蔽掺杂区域110的总横向延伸。例如，屏蔽掺杂部分垂直地在二极管结构的一部分下方、在半导体衬底102的正侧表面处在横向方向上延伸，而不是垂直地在整个二极管结构130下方延伸。衬底pn结115在半导体衬底102的正侧表面处横向地在二极管结构130的二极管pn结138和源极接触区域134之间定位。例如，衬底pn结115包括：位于半导体衬底102的正侧表面处、并且横向地在二极管结构130的二极管pn结138和源极接触区域134之间定位的一部分。
例如，通过保护半导体器件100以防静电放电并且通过以描述的方式减小在晶体管布置的开关操作期间发生的最大电流密度，可以在维持（或降低）半导体器件100的功耗的同时，增加半导体器件100的可靠性和/或耐久性。
二极管pn结138横向地在二极管结构130的源极接触区域134和二极管结构130与栅极电极结构142的栅极接触区域136之间定位。屏蔽掺杂区域110可以（在半导体衬底102的正侧表面处）至少从半导体衬底102的正侧表面处的衬底pn结115横向延伸到二极管结构130的源极接触区域134。
例如，屏蔽掺杂区域110可以沿着半导体衬底102的正侧表面从衬底pn结115横向延伸到二极管结构130的源极接触区域134的下方，或者可以进一步横向延伸到位于二极管结构130的源极接触区域134处的二极管结构130的横向端部。
此外，屏蔽掺杂区域110可以（横向）延伸到晶体管布置的体区域和/或经由欧姆路径电气连接到体区域。例如，屏蔽掺杂区域110包括与晶体管布置的体区域相同的导电类型。这可以降低半导体器件100在对晶体管布置（例如，MOSFET）的漏-源电流或晶体管布置（例如，IGBT）的集电极-发射极电流进行换向期间的最大电流密度。例如，屏蔽掺杂区域110可以是结终终端扩展（JTE）的部分。在换向期间，栅-源电压Vgs可以为零（例如，充当续流二极管的MOS具有Vgs = 0V）。
二极管结构130可以包括横向地在二极管结构130的二极管pn结138和源极接触区域134之间定位的第一导电类型的至少一个（例如，第一）二极管掺杂区域。例如，二极管掺杂区域具有第一导电类型，并且屏蔽掺杂区域110可以包括相同的导电类型。
边缘掺杂部分120可以包括第二导电类型。边缘掺杂部分120可以在半导体衬底102的正侧表面处至少从半导体衬底102的正侧表面处的衬底pn结115横向延伸到二极管结构130的栅极接触区域136（下方）。以此方式，边缘掺杂部分120可以沿着半导体衬底102的正侧表面以横向方向垂直地在二极管pn结138下方延伸。例如，衬底pn结115和二极管结构130的源极接触区域134之间的最短横向距离可以比从二极管结构130的二极管pn结138到源极接触区域134的最短横向距离更短（例如，至少短500 nm，或者至少短1 μm，或者至少短5 μm，或者至少短10 μm）。
例如，边缘掺杂部分120在半导体衬底102的正侧表面处以横向方向（垂直地）在二极管结构130下方延伸达二极管结构130的栅极接触区域136与二极管结构130的源极接触区域134之间的最小横向距离的至少20％（或至少30％、或至少50％）和/或达所述最小横向距离的至多90％（或至多70％、或至多50％、或至多40％）。
二极管结构130可以包括第一导电类型的附加的二极管掺杂区域。例如，二极管结构130包括第一导电类型的第一二极管掺杂区域和第一导电类型的第二二极管掺杂区域。第一导电类型的第一二极管掺杂区域可以横向地在二极管结构130的二极管pn结138和源极接触区域134之间定位。第一导电类型的第二二极管掺杂区域可以横向地在二极管结构130的二极管pn结138和栅极接触区域136之间定位。
边缘掺杂部分120可以在第一导电类型的第二二极管掺杂区域下方横向延伸。例如，在半导体衬底102的正侧表面处，边缘掺杂部分120可以在第一导电类型的第二二极管掺杂区域下方横向延伸。
例如，二极管结构130可以包括第二导电类型的至少一个二极管掺杂区域。第二导电类型的二极管掺杂区域可以包括第二导电类型，并且可以横向地在第一导电类型的第一二极管掺杂区域和第一导电类型的第二二极管掺杂区域之间定位。例如，二极管结构130可以至少包括第一二极管pn结和第二二极管pn结。第一二极管pn结可以横向地在二极管结构130的第二二极管pn结和源极接触区域134之间定位。在半导体衬底102的正侧表面处，衬底pn结115可以横向地在二极管结构130的第二二极管pn结和源极接触区域134之间定位。
例如，衬底pn结115可以在半导体衬底102的正侧表面处横向地在第一二极管pn结和第二二极管pn结之间定位。因此，在半导体衬底102的正侧表面处，屏蔽掺杂区域110可以垂直地在第一导电类型的第一二极管掺杂区域、第一二极管pn结、以及与第一二极管pn结横向相邻的第二导电类型的二极管掺杂区域的一部分下方定位。在半导体衬底102的正侧表面处，边缘掺杂部分120然后可以垂直地在与第二二极管pn结横向相邻的第二导电类型的二极管掺杂区域的一部分、第二二极管pn结、以及第一导电类型的第二二极管掺杂区域下方定位。例如，边缘掺杂部分可以至少部分地垂直地在第一导电类型的第二二极管掺杂区域下方定位。
例如，二极管结构可以包括在二极管结构的源极接触区域和栅极接触区域之间交替布置的第一导电类型和第二导电类型的多个二极管掺杂区域。二极管结构可以在包括不同导电类型的区域的单个导电层（例如，多晶硅（polysilicon）层）中实现或者通过所述单个导电层来实现。二极管结构的导电层可以是位于半导体衬底102的正侧表面处的、半导体器件100的布线层堆叠的最低导电层。
第一导电类型的第一二极管掺杂区域和第二二极管掺杂区域与第二导电类型的二极管掺杂区域一起可以形成二极管结构的n-p-n掺杂部分序列或p-n-p掺杂部分序列。以此方式，二极管结构可以提供对半导体器件100的静电放电保护，同时阻断在两个方向上穿过二极管结构的电流，只要晶体管布置的栅-源电压不超过二极管结构的击穿电压的话。
然而，n-p-n掺杂部分序列（或p-n-p掺杂部分序列）可与半导体衬底102一起形成寄生晶体管结构（例如，寄生场效应晶体管结构）。例如，二极管结构130的第二导电类型的二极管掺杂区域可表示寄生场效应晶体管结构的体区域，而第一导电类型的二极管掺杂区域之一可以表示源极区域，并且第一导电类型的另一个二极管掺杂区域可表示寄生场效应晶体管结构的漏极区域。绝缘层104可以表示栅极绝缘，并且半导体衬底102可以表示寄生场效应晶体管结构的栅极。为了避免此寄生场效应晶体管结构的接通，并且因此避免通过二极管结构130的漏电流中的增加（或为了降低漏电流），寄生场效应晶体管结构的阈值电压（例如，阈值电压的绝对值）可以通过增加绝缘层104的厚度来增加。例如，绝缘层104的厚度可以大于300 nm（或大于500 nm或大于1000 nm）和/或小于3000 nm（或小于2000 nm，或小于1000 nm）。
为了避免寄生场效应晶体管结构的接通，（例如，在半导体器件的顶视图中）横向地在二极管结构130的源极接触区域134和二极管结构130的栅极接触区域136之间定位的、半导体衬底102的正侧表面上的任一点与二极管结构130之间的电压的绝对值在晶体管布置的任何正常操作模式（例如，正向模式、反向模式、和/或阻断模式）下可以维持在寄生晶体管结构的阈值电压的绝对值以下。
例如，衬底pn结115可以在半导体衬底102的正侧表面处定位在横向地在二极管结构130的二极管pn结138和源极接触区域134之间的位置处，以使得在晶体管布置的阻断模式中（例如，在关断状态下）施加最大工作电压期间，横向地在二极管结构130的源极接触区域134和二极管结构130的栅极接触区域136之间定位的、半导体衬底102的正侧表面上的任一点与二极管结构130之间的电压的绝对值小于寄生晶体管结构的阈值电压的绝对值。寄生晶体管结构可以包括至少一个二极管结构130的n-p-n掺杂部分序列或至少一个二极管结构130的p-n-p掺杂部分序列。
阻断模式和/或换向模式可以是半导体器件100的正常操作期间的若干操作模式之一。例如，在半导体器件100的正常操作期间，高于为半导体器件100规定（例如，在半导体器件的数据表中定义）的击穿电压或最大阻断电压的电压不会发生。例如，正常操作可以包括将半导体器件100进行换向和/或将垂直电气元件布置从导通状态切换到关断状态，并且反之亦然。例如，半导体器件100通过从正向模式改变为反向模式（例如，将漏-源电压Vds从正电压改变为负电压，或反之亦然）来进行换向。在正向模式中，取决于所施加的栅-源电压Vgs，半导体器件可以处于导通状态或关断状态（阻断状态）。
在晶体管布置的阻断模式中，流过晶体管布置的电流（例如，漏-源电流或集电极-发射极电流）可以基本上等于零（例如，忽略通过晶体管布置的漏电流）。例如，如果晶体管布置是增强型n沟道场效应晶体管，则晶体管布置的漏-源电压可以是正的（例如，NMOS在阻断模式中包括正的Vds）并且晶体管布置的栅源电压可小于晶体管布置的阈值电压（或者可以基本上等于零，或者可以小于零）。阻断模式中的最大工作电压可对应于将晶体管布置偏置到雪崩状态（或击穿状态）的边界的漏-源电压（或集电极-发射极电压）。例如，阻断模式下的最大工作电压的绝对值可轻微小于晶体管布置的击穿电压（例如，可大于击穿电压的95％并小于击穿电压），而晶体管布置的栅-源电压可以基本为零。可替代地，阻断模式中的最大工作电压可以被定义为（基本上）等于晶体管布置的击穿电压。
其中工作电压被设置为最大值（例如，工作电压的绝对值被设置为最大值）的半导体器件100的晶体管布置的阻断模式可对应于针对寄生晶体管结构的接通的最坏情况。如果（横向地在二极管结构130的源极接触区域134和二极管结构130的栅极接触区域136之间定位的）半导体衬底102的正侧表面上的任一点与二极管结构130之间的电压的绝对值可以维持低于寄生晶体管结构的阈值电压的绝对值，则也可以防止寄生晶体管结构免于在半导体器件100的晶体管布置的任何其他操作模式（例如，正向模式、反向模式、或阻断模式）期间接通（例如，免于形成导电沟道）。
例如，衬底pn结115在半导体衬底102的正侧表面处在横向地在二极管结构130的二极管pn结138和源极接触区域134之间的位置处定位，以使得在晶体管布置的阻断模式中施加最大工作电压期间，横向地在二极管结构130的源极接触区域134和二极管结构130的栅极接触区域136之间定位的、半导体衬底102的正侧表面上的任一点与二极管结构130之间的电压的绝对值小于30 V（或小于20 V，或小于10 V，或小于5 V，或等于零）。
边缘掺杂部分120可以在半导体衬底102的正侧表面处至少从半导体衬底102的正侧表面处的衬底pn结115横向延伸到二极管结构130的栅极接触区域136（下方）。另外，边缘掺杂部分120（例如，边缘掺杂部分120的至少一部分）可以至少（垂直地）在导电结构下方在半导体衬底102的正侧表面处横向延伸。所述导电结构可以是栅极电极结构142的一部分，并且可以横向地在二极管结构130和半导体衬底102的边缘之间定位。
导电结构可以是栅极电极结构的栅极焊盘，或者可以是由位于半导体衬底102的正侧表面上方的最低导电层实现的场板。二极管结构130可以由与场板相同的（例如，最低）导电层实现，并且可以通过绝缘材料与场板横向分离。例如，可以在相同的制造步骤期间形成由二极管结构130包括的多晶硅和由场板包括的多晶硅。
与屏蔽掺杂区域110和边缘掺杂部分120一起，导电结构可以减小横向地在二极管结构的源极接触区域134和二极管结构130的栅极接触区域136之间定位的、半导体衬底102的正侧表面上的任一点与二极管结构130之间的电压的绝对值。
屏蔽掺杂区域110可以包括相比于二极管pn结138而横向地更靠近于二极管结构130的源极接触区域定位的最大掺杂区域的位置。屏蔽掺杂区域110可以包括屏蔽掺杂区域的掺杂浓度的横向分布图，其包括横向地在衬底pn结与晶体管布置的单元区域之间的多个局部极大值和局部极小值。例如，多个局部极大值和局部极小值的邻近局部极大值和局部极小值相差最大掺杂浓度的大于10％（或大于50％、大于100％、大于200％或高达十倍）。例如，屏蔽掺杂区域110的掺杂浓度的横向分布图可以平均地从包括屏蔽掺杂区域110的最大掺杂浓度的区到衬底pn结处的包括最低掺杂较低掺杂浓度的区下降。例如，屏蔽掺杂区域110可以包括：在晶体管布置的单元区域的拐角区域处的、比大体平行于半导体衬底的边缘延伸达大于200 μm（或大于500 μm）的单元区域的边缘处的平均掺杂浓度更大（例如，大于拐角区域处的平均掺杂浓度的10％或大于其的30％）的平均掺杂浓度。
例如，屏蔽掺杂区域110的最大掺杂浓度不是指直接定位在与屏蔽掺杂区域的电气接触（例如，金属接触）（例如，用于电气接触屏蔽掺杂区域110的源极电极结构的垂直布线元件）处的屏蔽掺杂区域110的一部分的掺杂浓度。屏蔽掺杂区域110的此部分通常可以具有屏蔽掺杂区域110的最高掺杂浓度以便避免在屏蔽掺杂区域和源极电极结构之间的接触区域处形成寄生肖特基二极管。例如，在（位于半导体衬底102的正侧表面之上的布线层堆叠的布线结构的）与屏蔽掺杂区域110的任何电气接触区域和包括最大掺杂浓度的屏蔽掺杂区域110的区之间的最小横向距离可以为至少1 μm（或至少2 μm、或至少5 μm）。
因为屏蔽掺杂区域110包括最大掺杂浓度的区和较低掺杂浓度的区，所以屏蔽掺杂区域110的掺杂分布图可以包括平均掺杂浓度在沿屏蔽掺杂区域的横向方向上的梯度。以这种方式，由于屏蔽掺杂区域110的掺杂的横向变化，可以提供屏蔽掺杂区域110的最佳或合适的掺杂以用于在换向期间的快速变化条件所导致的晶体管布置的大电流范围。这可以增强在换向期间对存储在半导体衬底的边缘区域（或边缘掺杂部分120）中的少数电荷载流子的放电。
例如，屏蔽掺杂区域可以包括不可耗尽的掺杂部分。不可耗尽的掺杂部分可以包括在晶体管布置的阻断模式期间不可被施加到晶体管布置的电压（例如，在阻断模式期间的导致晶体管布置被偏置于雪崩击穿的边界处的最大工作电压）耗尽的掺杂。不可耗尽的掺杂部分可以在半导体衬底的正侧表面处从晶体管布置的单元区域横向延伸至距衬底pn结小于500 nm（或小于300 nm或小于100 nm）的距离。例如，将不可耗尽的掺杂部分定位在仅整个二极管结构的小部分下方（例如500 nm）可以是足够的，如果由于场板屏蔽（例如，不可耗尽的掺杂部分、可耗尽的掺杂部分、齐纳多晶硅（Zener Poly）、栅极多晶硅、和/或金属1场板的组合）而足以将Z二极管下方的电位的轨迹限制于小于20 V的话。
例如，如上所述，不可耗尽的掺杂部分可以包括屏蔽掺杂区域110的最大掺杂浓度的区和较低掺杂浓度的区。例如，具有较低掺杂浓度的区仍然可以是不可耗尽的。
不可耗尽的掺杂部分可以包括至少5*1011 cm-2（或大于1*1012 cm-2，或大于2*1012cm-2，或大于5*1012 cm-2）的并入掺杂剂量。例如，不可耗尽的掺杂部分可以包括至少4*1015cm-3（或至少8*1015 cm-3、或至少5*1016 cm-3、或至少1*1017 cm-3，例如8*1015 cm-3到1*1017cm-3）的最大掺杂浓度。
可选地，屏蔽掺杂区域110可以包括垂直地在边缘掺杂部分120下方定位的掩埋部分。掩埋部分可以垂直地与边缘掺杂部分120相邻，并且可以至少从半导体衬底102的正侧表面处的衬底pn结115的位置、垂直地在边缘掺杂部分120的一部分下方朝向半导体衬底102的边缘横向延伸。例如，掩埋部分可以从半导体衬底102的正侧表面处的衬底pn结115横向延伸到至少二极管结构130的栅极接触区域136（下方）。
屏蔽掺杂区域110的掩埋部分可以减小横向地在二极管结构130的源极接触区域134和二极管结构130的栅极接触区域136之间定位的、半导体衬底102的正侧表面上的任一点与二极管结构130之间的电压的绝对值。此外，掩埋部分可以促进在对晶体管布置的电流进行换向期间对存储在半导体衬底102的边缘区域（例如，边缘掺杂部分120）中的少数电荷载流子的放电，和/或可以将边缘终止补偿区域（例如，超级结列）连接到源极电极结构。
半导体衬底102的正侧表面和屏蔽掺杂区域110的掩埋部分之间的边缘掺杂部分120的最大垂直延伸可以小于10 μm（或小于5 μm或小于2 μm）和/或可以为至少1 μm（或至少3 μm、或至少5 μm）。
屏蔽掺杂区域110可以至少从二极管结构130的源极接触区域134横向延伸到晶体管布置的栅极滑轨（runner）（下方）和/或晶体管布置的栅极焊盘（下方）。例如，衬底pn结115可以在半导体衬底102的正侧表面处垂直地在栅极滑轨下方和/或垂直地在栅极焊盘下方定位。可替代地，屏蔽掺杂区域110的掩埋部分的至少一份额可以垂直地在栅极滑轨下方和/或垂直地在栅极焊盘下方定位。屏蔽掺杂区域110至少从二极管结构130的源极接触区域134横向延伸到栅极滑轨和/或栅极焊盘（下方）的这种布置可以进一步减小半导体衬底102的电位与二极管结构130的相互作用。例如，栅极滑轨和/或栅极焊盘可以用作场板以用于减小垂直地在二极管结构130下方定位的半导体衬底的正侧表面的一部分处的电位的绝对值。栅极焊盘可以提供与半导体器件100外部的电气设备的连接。栅极焊盘可以位于栅极电极结构142的最上面的金属化物处（例如，在半导体器件100的布线层堆叠的最上面的金属化物处）。栅极焊盘可以横向地在晶体管布置的单元区域和半导体衬底102的边缘之间定位。另外，二极管结构130的至少一部分可以横向地在源极电极结构140的最上面的金属化物和栅极电极结构142的最上面的金属化物之间定位。可选地，可以在栅极焊盘下方实现栅极电阻器结构。
栅极滑轨可以是栅极电极结构的部分，并且可以横向围绕晶体管布置的单元区域。栅极滑轨可以用作到晶体管布置的栅极电极（或栅极）的电气连接。
可选地，屏蔽掺杂区域110的掩埋部分可以包括具有在晶体管布置的阻断模式（或关断状态）下将最大工作电压施加到晶体管布置期间可耗尽的掺杂的至少一部分（例如，一部分或整个掩埋部分）。以这种方式，掩埋部分可以包括低于屏蔽掺杂区域110的不可耗尽的掺杂部分的最小掺杂浓度的掺杂浓度。掩埋部分的较低掺杂浓度可以减小少数电荷载流子从掩埋部分到半导体衬底102的相邻掺杂部分中（例如，到边缘掺杂部分120中和/或到晶体管布置的漂移掺杂部分中）的注入。
例如，屏蔽掺杂区域110的掩埋部分的最大掺杂浓度为屏蔽掺杂区域110的最大掺杂浓度的至多50％（或至多40％、或至多10％、或至多1％、或至多0.5％）。
例如，屏蔽掺杂区域110的掩埋部分包括至多8*1015 cm-3（或至多4*1015 cm-3、或至多1*1015 cm-3）和/或至少4*1014 cm-3（或至少2*1015 cm-3、或至少6*1015 cm-3）的最大掺杂浓度。屏蔽掺杂区域的掩埋部分可以包括至多5*1012 cm-2（或至多2*1012 cm-2、或至多1*1012 cm-2、或至多5*1011 cm-2）和/或至少1*1010 cm-2（或至少1*1011 cm-2、或至少5*1011 cm-2）的并入掺杂剂量。
可选地，屏蔽掺杂区域的掩埋部分包括第一部分和第二部分。掩埋部分的第一部分可以横向地在掩埋部分的第二部分和位于半导体衬底的正侧表面处的屏蔽掺杂区域的一部分之间定位（例如，掩埋部分的第一部分可以横向延伸到衬底pn结在半导体衬底102的正侧表面处的位置）。掩埋部分的第一部分可以包括至少两倍于掩埋部分的第二部分的并入掺杂剂量的并入掺杂剂量。
例如，掩埋部分的第一部分可以在5 μm至100 μm之间横向延伸，而第一部分的最大掺杂浓度可在第一部分的横向延伸上基本保持恒定。类似地，掩埋部分的第二部分可以从掩埋部分的第一部分朝向半导体衬底102的边缘在5 μm至100 μm之间横向延伸，而第二部分的最大掺杂浓度可在第二部分的横向延伸上基本保持恒定，但可低于第一部分的最大掺杂浓度。例如，掩埋部分的第一部分的最大掺杂浓度可以小于8*1015 cm-3，和/或可以大于1*1015 cm-3（例如3-4*1015 cm-3）。例如，掩埋部分的第二部分的最大掺杂浓度可以小于4*1015 cm-3，和/或可以大于4*1014 cm-3（例如5-6*1014 cm-3）。
通过朝向半导体衬底102的边缘减小掩埋部分的最大掺杂浓度，从掩埋部分注入到半导体衬底102的相邻掺杂部分中（例如，到边缘掺杂部分120中和/或到晶体管布置的漂移区域中）的少数电荷载流子的总量可以减小，而掩埋部分仍然可以提供对二极管结构130的足够保护以不受半导体衬底102的电位的影响。
例如，边缘掺杂部分和晶体管布置的漂移区域可以是半导体衬底102内的公共（相互）掺杂区域的一部分。换而言之，半导体衬底102的公共掺杂区域可以包括边缘掺杂部分120和晶体管布置的漂移区域。例如，边缘掺杂部分120和漂移区域可以包括第二导电类型（例如，n掺杂），并且在半导体衬底102内的边缘掺杂部分120和漂移区域之间存在欧姆路径。
边缘掺杂部分120可以从衬底pn结115朝向半导体衬底的边缘横向延伸。例如，边缘掺杂部分120位于晶体管布置的单元区域外部。屏蔽掺杂区域110可以在半导体衬底的正侧表面处从晶体管布置的单元区域（例如，的边缘或掺杂区域）至少横向延伸到衬底pn结115。例如，屏蔽掺杂区域120垂直地在二极管结构130下方在半导体衬底102的正侧表面处在横向方向上延伸达至少10 μm（或至少20 μm、或至少35 μm）和/或达至多200 μm（或至多100 μm、或至多60 μm、或至多25 μm）。
例如，屏蔽掺杂区域可以横向围绕晶体管布置的单元区域。这可以促进在对晶体管布置的电流进行换向期间对存储在单元区域周围的任何地方的半导体衬底102的边缘区域中（例如，在边缘掺杂部分120中）的少数电荷载流子的放电。以这种方式，屏蔽掺杂区域110可以具有保护二极管结构130不受半导体衬底102处的电位的影响以及减小在晶体管布置的开关操作期间发生的最大电流密度的组合效应。
屏蔽掺杂区域的最大深度可以等于或大于晶体管布置的体区域的最大深度。例如，边缘补偿区域可以从屏蔽掺杂区域垂直地到半导体衬底102中延伸。边缘补偿区域可以用于从半导体衬底102的边缘朝向单元区域的横向电压损耗。从屏蔽掺杂区域垂直延伸到半导体衬底102中的边缘补偿区域可以附加地促进在对晶体管布置的电流进行换向期间对存储在半导体衬底102的边缘区域中的少数电荷载流子的放电。
源极电极结构（或源极布线结构）和栅极电极结构（或栅极布线结构）可以布置在半导体器件100的布线层堆叠中。布线层堆叠位于半导体衬底102的正侧表面上。源极电极结构和/或栅极电极结构可以包括横向布线元件（例如，导体线和或导电平面）、垂直布线元件（例如，通孔）、和/或接触焊盘或接触金属化物。接触焊盘可以位于布线层堆叠的最上面的金属化物层级上，并可用于与外部设备的连接。源极电极结构和栅极电极结构可以包括金属材料诸如铜、铝、银、金、钨、和/或其合金和/或可以包括多晶硅和/或多晶硅-金属合金。
二极管结构130的源极接触区域134可以是二维介面区（例如，二极管结构的半导体材料和源极电极结构的金属之间的介面），在其处源极电极结构140（例如，源极电极结构140的垂直布线元件）与二极管结构相接触。此外，源极电极结构可以接触晶体管布置的半导体衬底102的至少一个源极掺杂区域。
二极管结构130的栅极接触区域136可以是二维介面区（例如，二极管结构的半导体材料和栅极电极结构的金属之间的介面），在其处栅极电极结构142（例如，栅极电极结构142的垂直布线元件）与二极管结构相接触。此外，栅极电极结构可以包括用于控制穿过晶体管布置的体区域的导电沟道的至少一个栅极电极。
二极管结构130可以是Z二极管（例如，齐纳二极管或雪崩二极管）。二极管结构130可阻断在其端子之间（例如，在二极管结构130的源极接触区域134和栅极接触区域136之间）的一个或两个方向上的流动电流。二极管结构可以包括如下二极管击穿电压：大于10V（例如，10V、20V或50V的二极管击穿电压），大于100V（例如，200V、300V、400V或500V的二极管击穿电压），大于500V（例如，600V、700V、800V或1000V的二极管击穿电压）或大于1000V（例如，1200V、1500V、1700V、2000V、3300V或6500V的二极管击穿电压）。
例如，晶体管布置可以是场效应晶体管布置（例如，金属氧化物半导体晶体管、双扩散金属氧化物半导体晶体管、或绝缘栅双极型晶体管）。晶体管布置可以包括在单元区域（或单元场）内的多个单元或重复结构（例如，场效应晶体管单元、金属氧化物半导体晶体管单元、或绝缘栅双极型晶体管单元）。例如，晶体管布置的晶体管单元可以至少包括源极区域、主体区域、和栅极（例如，半导体衬底的正侧表面处的横向栅极或位于延伸到半导体衬底中的栅极沟槽内的沟槽栅极）。此外，晶体管布置的多个晶体管单元中的晶体管单元可以共享公共（相互）漂移区域和/或公共漏极区域（例如，晶体管单元是MOSFET单元）或公共集电极区域（例如，晶体管单元是IGBT单元）。
例如，晶体管布置可以包括大于10V的击穿电压。例如，半导体器件100可以是功率半导体器件。功率半导体器件或晶体管布置可以具有如下击穿电压或阻断电压：大于10V（例如，10V、20V或50V的击穿电压），大于100V（例如，200V、300V、400V或500V的击穿电压），大于500V（例如，600V、700V、800V或1000V的击穿电压）或大于1000V（例如，1200V、1500V、1700V、2000V、3300V或6500V的击穿电压）。
半导体器件100可以是补偿器件（超级结器件）。补偿器件可以基于晶体管布置的漂移区域中的n掺杂区和p掺杂区的电荷的至少一部分的相互补偿。例如，在垂直晶体管中，可以成对地布置p柱和n柱或p板和n板（多个漂移区域和多个补偿区域）。例如，多个补偿区域中的补偿区域包括第一导电类型（p或n）的每单位面积的掺杂剂的横向加和净数量，其偏离与补偿区域的相对侧相邻定位的两个漂移区域部分所包括的第二导电类型（n或p）的每单位面积的掺杂剂的横向加和净数量的一半达小于补偿区域所包括的第一导电类型的每单位面积的掺杂剂的横向加和数量的+/- 25％（或小于15％、小于+/- 10％、小于+/- 5％、小于2％、或小于1％）。第一导电类型的每单位面积的掺杂剂的净数量可以是第一导电类型的区域内的单位面积中的第一导电类型的掺杂剂的数量减去第二导电类型的掺杂剂的数量，并且反之亦然。每单位面积的掺杂剂的横向加和净数量可以是基本恒定的，或者可以针对不同的深度而变化。例如，在特定深度处，每单位面积的掺杂剂的横向加和净数量可以等于补偿区域或要补偿的偏移区域内的由电荷载流子的数量或者与该数量成比例。
包括第一导电类型的区域（或部分，或区）可以是p掺杂区域（或部分，或区，例如由于并入铝离子或硼离子引起的）或n掺杂区域（或部分，或区，例如由于并入锑离子、磷离子或砷离子引起的）。因此，第二导电类型指示相反的n掺杂区域（或部分，或区）或p掺杂区域（或部分，或区）。换句话说，第一导电类型可以指示p掺杂，第二导电类型可以指示n掺杂，或者反之亦然。
半导体衬底102可以是硅衬底。可替代地，半导体衬底102可以是具有比硅的带隙（1.1eV）更大的带隙的宽带隙半导体衬底。例如，半导体衬底可以是基于碳化硅（SiC）的半导体衬底、或基于砷化镓（GaAs）的半导体衬底、或基于氮化镓（GaN）的半导体衬底。此外，半导体衬底可以是半导体晶片或半导体管芯。
半导体衬底102的表面（例如，正侧表面或主表面）可以是半导体衬底朝向半导体表面的顶部上的金属层、绝缘层或钝化层的半导体表面。与半导体衬底102的基本垂直的边缘（例如，源自使半导体衬底与其他分离）相比，半导体衬底102的表面可以是横向延伸的基本水平的表面。半导体衬底102的表面可以是基本上均匀的平面（例如，忽略由于制造工艺或沟槽而导致的半导体结构的不均匀性）。换句话说，半导体衬底102的表面可以是半导体材料与半导体衬底102的顶部上的（布线层堆叠的）绝缘层、金属层、或钝化层之间的介面。
例如，横向方向或横向扩展可以基本上平行于正侧表面或背侧表面定向，并且垂直方向或垂直扩展可以基本上垂直于半导体衬底102的正侧表面定向。半导体层102或半导体管芯的正侧或正侧表面可以是用于实现比半导体衬底110的背侧处的更精密和复杂的结构的侧，因为例如如果已经在半导体衬底110的一侧处形成了结构，则对于背侧而言工艺参数（例如，温度）和处置可能被限制。
图2示出在晶体管布置的阻断模式下向半导体器件的晶体管布置施加最大电压期间在半导体器件的半导体衬底的正侧表面处的静电电位201的示意性图示。晶体管布置的栅-源电压等于零。比对半导体衬底的一部分的横向延伸（以任意单位a.u.）绘制静电电位201。在标记为110的区段中，屏蔽掺杂区域110位于半导体衬底的正侧表面处（例如，屏蔽掺杂区域110从半导体衬底的正侧表面处的x = x1延伸至x = x2）。二极管结构的横向延伸被标记为“多晶硅”。二极管结构在半导体衬底的正侧表面上方从x = x3横向延伸到x = x4，并且因此可以包括与位于半导体衬底的正侧表面处的屏蔽掺杂区域的数μm的横向重叠。如图2中图示的，在屏蔽掺杂区域在正侧表面处定位的地方，半导体衬底的正侧表面处的静电电位保持为零。半导体衬底的屏蔽掺杂区域和边缘掺杂部分之间的衬底pn结位于x = x2处，以使得边缘掺杂部分从x = x2到x = x4垂直地在二极管结构下方定位。在此区段中，半导体衬底的正侧表面处的静电电位增加，但可维持在大约16V以下，以使得可以避免二极管结构内的寄生晶体管效应以及因此避免二极管的漏电流中的增加。
图2可以示出器件仿真（Si表面处的横向区段）的示例，其在雪崩的情况（VDS =688V，Ids = 10uA/mm2）下在ESD二极管（其位置由“多晶硅”指示）下方提供20V的电位。在110的区中，电位为0V。因此，p屏蔽可以部分地定位在ESD二极管下方，以实现换向强度可能的高水平。可以减小110的面，以使得发射的少数电流变得更小。同时，110区可能被中断，并且可以以较小的速率朝向边缘被掺杂。因此，可以减小动态电场峰值。这也不会影响二极管的屏蔽。
结合上文或下文描述的实施例提及更多细节和方面。图2所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1）或下文（例如，图3-10）描述的一个或多个实施例提及的一个或多个方面。
图3示出沿着轻微低于半导体器件的屏蔽掺杂区域110的不可耗尽的掺杂部分的半导体表面的横向切口的掺杂分布图310（掺杂浓度比对横向距离）的示例。与具有基本恒定的高掺杂浓度的不可耗尽的掺杂区域的掺杂分布图320相比，该掺杂分布图包括局部极大值和极小值（例如8e15cm-3直到1e17cm-3，p型）。
掺杂分布图310包括若干区，由于掺杂分布图随距离的振荡，这些区包括描述的屏蔽掺杂区域的最大掺杂浓度的10％的较低掺杂浓度334。具有较低掺杂浓度334的区中的至少一个可以位于距半导体衬底的正侧表面处的衬底pn结115的横向距离小于二极管结构的源极接触区域和衬底pn结之间的最小横向距离的90％且大于所述最小横向距离的10％的横向距离处。
例如，图3示出沿着（半导体衬底的）表面的净掺杂。掺杂分布图可以示出线性缓变区域（例如，屏蔽区域的不可耗尽的掺杂部分）的可能特性。掺杂可以平均地线性降低。可取决于向外扩散而保留或多或少的高山和谷（极大值和极小值）以及或多或少高的最大浓度。
结合上文或下文描述的实施例提及更多的细节和方面。图3所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-2）或下文（例如，图4A-10）描述的一个或多个实施例提及的一个或多个方面。
图4A示出包括场效应晶体管布置的半导体器件400的一部分的示意性横截面。半导体器件400可以与结合图1描述的半导体器件类似地来实现。在图4的示例中，晶体管布置是补偿型或超级结型场效应晶体管布置。
二极管结构130电气连接到晶体管布置的源极金属焊盘440和栅极金属焊盘442。源极金属焊盘440是源极电极结构的部分，并且栅极金属焊盘442是晶体管布置的栅极电极结构的部分。源极金属焊盘440和栅极金属焊盘442被实现在半导体器件400的布线层堆叠的最上面的金属化物之内。
二极管结构130与从源极金属焊盘440延伸到二极管结构并与二极管结构130形成源极接触区域134的源极电极结构的垂直布线元件相接触。因此，二极管结构的一部分垂直地在源极金属焊盘440下方定位。此外，二极管结构130与从栅极金属焊盘442延伸到二极管结构并与二极管结构130形成栅极接触区域136的栅极电极结构的垂直布线元件相接触。因此，二极管结构的另一部分垂直地在栅极金属焊盘442下方定位。
二极管结构可以包括以交替方式横向布置的多个第一导电类型的二极管掺杂区域和多个第二导电类型的二极管掺杂区域，以使得二极管结构可以包括多个二极管pn结。二极管结构130通过绝缘层104与半导体器件400的半导体衬底垂直分离。
屏蔽掺杂区域110的不可耗尽的掺杂部分411（例如，高p掺杂）在半导体衬底的正侧表面处从晶体管布置的单元区域450横向延伸到衬底pn结115与边缘掺杂部分120（例如，n掺杂，例如通过掩蔽注入形成）。衬底pn结115垂直地在二极管结构130下方定位，以使得其在半导体衬底的正侧表面处横向地在二极管结构130的至少一个二极管pn结和源极接触区域134之间定位。不可耗尽的掺杂部分411（例如，通过掩蔽注入形成）通过源极电极结构的垂直布线元件电气连接到源极金属焊盘440。
边缘掺杂部分120从衬底pn结朝向半导体衬底的边缘横向延伸到二极管结构130的栅极接触区域136（下方），并进一步延伸到栅极金属焊盘442下方。第一栅极场板444经由垂直布线元件连接到栅极金属焊盘442，并且垂直地在边缘掺杂部分120上方定位。绝缘层104使第一栅极场板444与半导体衬底绝缘。
屏蔽掺杂区域110的（例如，p掺杂的）掩埋部分垂直地在边缘掺杂部分120下方延伸。掩埋部分可以是屏蔽掺杂区域110的部分可耗尽的掺杂部分，并且包括第一部分412（例如，可耗尽部分，例如，通过掩蔽注入形成）和第二部分413（例如，可耗尽部分，例如，通过掩蔽注入形成）。掩埋部分的第一部分412从（半导体衬底的正侧表面处的）衬底pn结115的位置横向延伸达大约40 μm到掩埋部分的第二部分。掩埋部分的第二部分413从第一部分412朝向半导体衬底的边缘横向延伸达约40 μm。掩埋部分的第一部分412可以包括至少是掩埋部分的第二部分413的并入掺杂剂量的两倍的并入掺杂剂量。多个边缘终止补偿区域从屏蔽区域110的不可耗尽的部分411以及从屏蔽区域110的掩埋部分延伸到半导体衬底中。
半导体器件400的晶体管布置包括在单元区域450内的多个晶体管单元。每个晶体管单元包括源掺杂区域（例如，n掺杂）和体区域（例如，p掺杂）和用于控制穿过体区域的沟道的栅极电极452。半导体衬底内的漂移区域454、补偿区域456、和/或漏极区域458（例如，n掺杂衬底）以及漏电极（图4中未示出）可以由晶体管布置的两个或更多个或全部晶体管单元共享。补偿区域456从体区域垂直延伸到半导体衬底中。晶体管布置的源极区域和体区域通过在半导体衬底的正侧表面处与源极区域和体区域接触的源极电极结构而短路。晶体管布置的栅极452连接到栅极电极结构。栅极电极结构包括在最低导电层处的围绕单元区域450的第二栅极场板460。
例如，图4A可以示出穿过包括抽象（abstracted）ESD二极管的超级结晶体管的栅极焊盘结构的横截面的示例。在具有高电场强度分布的雪崩的情况下，412和413区可以是可耗尽的。图4A示出与栅极焊盘邻近的二极管结构的示例。
结合上文或下文描述的实施例提及更多的细节和方面。图4A所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-3）或下文（例如，图4B-10）描述的一个或多个实施例提及的一个或多个方面。
图4B示出穿过位于（例如，如图4A所示的）半导体器件的半导体衬底的正侧表面的p掺杂屏蔽掺杂区域和n掺杂边缘掺杂区域的至少一部分的横向掺杂分布图的示意性图示。p掺杂浓度480在单元区域450内强烈变化，并且在屏蔽掺杂区域110（例如，更高的掺杂等级的区域，例如8*1015 cm-3至1*1017 cm-3，p型）中包括多个局部极大值和极小值，并且朝向屏蔽掺杂区域110和边缘掺杂区域120之间的衬底pn结115降低平均掺杂浓度。在衬底pn结115处，净掺杂浓度490变得大于p掺杂浓度480，这指示n掺杂边缘掺杂区域120的开始。
图4C示出穿过（例如，如图4A所示的）半导体器件的半导体衬底的屏蔽掺杂区域的掩埋部分的横向掺杂分布图的示意性图示。p掺杂浓度482在单元区域450内强烈变化，并且在屏蔽掺杂区域的不可耗尽的掺杂部分411中包括多个局部极大值和极小值，并且朝向屏蔽掺杂区域的掩埋部分降低平均掺杂浓度。屏蔽掺杂区域的掩埋部分包括可耗尽的部分412（例如，峰值浓度3-4*1015 cm-3，p型）和可耗尽的部分413（例如，峰值浓度5-6*1014 cm-3，p型）。净掺杂浓度492在不可耗尽的掺杂部分411和掩埋部分中低于p掺杂浓度482，这指示p掺杂。
图5示出耦合在半导体器件的晶体管布置的源极电极结构和栅极电极结构之间的二极管结构的示意性横截面。二极管结构可以在上文或下文描述的半导体器件之一中实现。
二极管结构（例如，齐纳多晶硅）包括交替地布置在源极接触区域134和栅极接触区域136之间的多个非常高p掺杂（p++）区域和多个高n掺杂（n+）区域。源极焊盘440（例如，包括铝-硅-铜AlSiCu）通过源极接触区域134处的至少一个通孔550连接到二极管结构。栅极焊盘442（例如，包括铝-硅-铜AlSiCu）通过栅极接触区域136处的至少一个通孔540连接到二极管结构。场氧化物层104垂直地在二极管结构和半导体衬底之间定位。源极焊盘440和栅极焊盘442被酰亚胺510覆盖（例如，除了未示出的用于接合的区之外）。二极管结构可以包括+/- Vdb = k*Vdb0（=k个均具有VDB0的pn结）的击穿电压，其中例如Vdb0在5V和20V之间并且k等于二极管结构的电气阻断pn结的数量。
结合上文或下文描述的实施例提及更多的细节和方面。图5所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-4C）或下文（例如，图6-10）描述的一个或多个实施例提及的一个或多个方面。
图6示出根据实施例的另一半导体器件的一部分的示意性横截面。半导体器件600包括晶体管布置和二极管结构130。二极管结构130耦合在晶体管布置的栅极电极结构142和晶体管布置的源极电极结构140之间。绝缘层垂直地在半导体器件的二极管结构和半导体衬底的正侧表面之间定位。二极管结构130包括至少一个二极管pn结138。半导体衬底102的屏蔽掺杂区域的不可耗尽的掺杂部分610和屏蔽掺杂区域的可耗尽的掺杂部分620之间的耗尽边界615在晶体管布置的阻断模式期间从半导体衬底102的正侧表面延伸到半导体衬底102中。不可耗尽的掺杂部分610包括在阻断模式期间不可被施加到半导体器件的电压耗尽的掺杂。可耗尽的掺杂部分620包括在阻断模式期间可被施加到半导体器件的电压耗尽的掺杂。耗尽边界615在半导体衬底102的正侧表面处横向地在二极管pn结和二极管结构130与源极电极结构140的源极接触区域134之间定位。
具有在不可耗尽的部分和可耗尽的部分之间的边界（其横向地在二极管pn结和源极接触区域134之间定位）的屏蔽掺杂区域的实现可以引起与对于结合图1的衬底pn结描述的类似的效果。
例如，不可耗尽的掺杂部分610可以包括至少5*1011 cm-2（或大于1*1012 cm-2，或大于2*1012 cm-2，或大于5*1012 cm-2）的并入掺杂剂量。例如，不可耗尽的掺杂部分610可以包括至少4*1015 cm-3（或至少8*1015 cm-3、或至少5*1016 cm-3、或至少1*1017 cm-3，例如8*1015cm-3至1*1017 cm-3）的最大掺杂浓度。
例如，可耗尽的掺杂部分620可以包括小于5*1012 cm-2（或小于1*1012 cm-2、或小于5*1011 cm-2、或小于1*1011 cm-2）的并入掺杂剂量。例如，可耗尽的掺杂部分620可以包括小于1*1016 cm-3（或小于5*1015 cm-3、或小于1*1015 cm-3、或小于5*1014 cm-3）的最大掺杂浓度。
例如，不可耗尽的掺杂部分可以至少横向地从半导体衬底的正侧表面处的耗尽边界延伸到二极管结构的源极接触区域。例如，不可耗尽的掺杂部分的厚度小于5 μm（或小于3 μm、或小于2 μm）。
结合上文或下文描述的实施例提及更多的细节和方面。图6所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-5）或下文（例如，图7A-10）描述的一个或多个实施例提及的一个或多个方面。
图7A示出根据实施例的包括场效应晶体管布置的半导体器件的一部分的示意性横截面。半导体器件700的实现类似于图4A所示的实现。然而，边缘掺杂区域被如结合图6描述的屏蔽掺杂区域的可耗尽的掺杂部分620代替。此外，二极管结构的一部分横向地在源极电极440和围绕源极金属化物440的栅极环742之间定位。另外，半导体器件700包括横向地围绕栅极环742并且沿着半导体衬底的边缘延伸的漏极环780。屏蔽区域的可耗尽的掺杂部分620在半导体衬底的正侧表面处从耗尽边界615横向延伸到垂直地在漏级环780下方的位置。
图7A示出在高电压HV边缘终止处的二极管结构的示例。可以实现高电压边缘终止中的ESD保护。p阱可以划分为不可耗尽区和可耗尽区，其具有在Z二极管之下在两个区之间过渡（耗尽边界）。边缘（411、412和413）处的n-JTE和p-JTE的掺杂浓度可以与具有n型边缘终止区域和p型边缘终止区域的其他高电压边缘终止不同。
结合上文或下文描述的实施例提及更多的细节和方面。图7A所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-6）或下文（例如，图7B-10）描述的一个或多个实施例提及的一个或多个方面。
图7B示出在晶体管布置的阻断模式下将最大电压施加到半导体器件的晶体管布置期间在半导体器件（例如，结合图7A描述的半导体器件）的半导体衬底的正侧表面处的静电电位790的示意性图示。晶体管布置的栅-源电压等于零。比对半导体衬底的一部分的横向延伸绘制静电电位790。在标记为缓变掺杂区域610的区段中，屏蔽掺杂区域的不可耗尽的部分位于半导体衬底的正侧表面处（例如包括等于或大于2*1012 cm-2的剂量）。二极管结构的横向延伸被标记为130。二极管结构在半导体衬底的正侧表面上方从x = x3横向延伸到x = x4，并因此包括与位于半导体衬底的正侧表面处的屏蔽掺杂区域的不可耗尽的部分的数um的横向重叠。屏蔽掺杂区域的可耗尽的部分（例如，通过注入实现）被实现为具有小于2*1012 cm-2的剂量。可耗尽的区域的注入可能与（减小二极管结构下方的半导体衬底的表面处的电压的）基本机制不相关或不显著相关。栅极焊盘的多晶硅或金属电极可以朝向半导体衬底的边缘延伸超过450 μm至1000 μm，和/或高电压场板可以朝向半导体衬底的边缘延伸超过5 μm至100 μm。在栅极焊盘或栅极环和/或HV场板的横向末端与半导体衬底的边缘之间的高电压HV边缘终止的区域中，表面处的电压可从低于30V增加到所施加的源-漏电压（例如，大于600V）。
例如，图7B可以示出在栅极焊盘和边缘终止下方的基本机制的示例。所提出的概念可以使得能够在D/S雪崩击穿（例如，Vds > 680V）期间保持电位在ESD保护二极管附近低于20V。
结合上文或下文描述的实施例提及更多的细节和方面。图7B所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-7A）或下文（例如，图8-10）描述的一个或多个实施例提及的一个或多个方面。
图8示出半导体器件1000的示意性顶视图，所述半导体器件1000包括横向地在栅极焊盘442和源极焊盘440的源极金属化物之间定位的二极管结构130（例如，集成的ESD保护二极管）。栅极滑轨742连接到栅极焊盘并围绕源极金属化物。除了用于栅极焊盘和源极焊盘的开口512之外，半导体管芯被酰亚胺层510覆盖。另外，栅极电阻器结构（集成RG）在栅极焊盘下方实现。高电压HV边缘终止沿半导体衬底的边缘延伸。
图8可以示出具有集成ESD保护二极管（Z二极管）的功率MOS芯片的概观。ESD二极管可以集成到超级结功率MOSFET中，例如以U形形式集成在栅极焊盘的区中。栅极焊盘下面的屏蔽掺杂区域可以包括在栅极焊盘的区中的高恒定掺杂，其然而仅可实现非常低的换向强度水平，或者屏蔽掺杂区域在栅极焊盘中是U形的。在组合的情况下，例如，ESD二极管与屏蔽掺杂区域区域不重叠或者仅仅很少重叠。因此，可以实现高水平的换向强度。可期望避免经由漏极电位来控制ESD二极管。同时可期望高水平的换向强度和对ESD二极管的充分保护以不受漏极电位的影响。
图8示出具有Ω形栅极焊盘的屏蔽掺杂区域的示例。在没有所提出的屏蔽的情况下，焊盘下方的电位可高达100V。通过使用所提出的对Z二极管的屏蔽，在Z二极管下方在栅极焊盘和边缘区域处的电位可低于20V，这可以通过场氧化物、多晶硅、屏蔽掺杂区域、以及还有可耗尽的掺杂区域的组合来实现。
结合上文或下文描述的实施例提及更多的细节和方面。图5所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-7B）或下文（例如，图9-10）描述的一个或多个实施例提及的一个或多个方面。
图9示出用于形成根据实施例的半导体器件的方法的流程图。方法1100包括在半导体衬底的正侧表面上形成1110绝缘层，以及形成1120耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间的二极管结构。绝缘层垂直地在二极管结构和半导体衬底的正侧表面之间定位，其中二极管结构包括至少一个二极管pn结。此外，衬底pn结在屏蔽掺杂区域和边缘掺杂部分之间从半导体衬底的正侧表面延伸到半导体衬底中，所述边缘掺杂部分在半导体衬底内与屏蔽掺杂区域相邻定位。此外，衬底pn结在半导体衬底的正侧表面处横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。
结合上文或下文描述的实施例提及更多的细节和方面。图9所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-8）或下文（例如，图10）描述的一个或多个实施例提及的一个或多个方面。
图10示出用于形成根据实施例的半导体器件的方法的流程图。方法1200包括在半导体衬底的正侧表面上形成1210绝缘层，以及形成1220耦合在晶体管布置的栅极电极结构和晶体管布置的源极电极结构之间的二极管结构。绝缘层垂直地在二极管结构和半导体衬底的正侧表面之间定位。二极管结构包括至少一个二极管pn结。此外，半导体衬底的屏蔽掺杂区域的不可耗尽的掺杂部分和屏蔽掺杂区域的可耗尽的掺杂部分之间的耗尽边界在晶体管布置的阻断模式期间从半导体衬底的正侧表面延伸到半导体衬底中。不可耗尽的掺杂部分包括在阻断模式期间不可被施加到半导体器件的电压耗尽的掺杂，其中可耗尽的掺杂部分包括在阻断模式期间可被施加到半导体器件的电压耗尽的掺杂。另外，耗尽边界在半导体衬底的正侧表面处横向地在二极管pn结和二极管结构与源极电极结构的源极接触区域之间定位。
结合上文或下文描述的实施例提及更多的细节和方面。图10所示的实施例可以包括一个或多个可选的附加特征，其对应于结合提出的概念或上文（例如，图1-9）或下文描述的一个或多个实施例提及的一个或多个方面。
一些实施例涉及用于集成的ESD保护二极管的全部或部分背侧屏蔽和高换向强度二者的在超级结功率MOS中的屏蔽掺杂区域构造。例如，提出了在Z二极管下方的屏蔽掺杂区域。
在许多应用中，功率晶体管以反向模式（例如，半桥布置）工作。在此连接下，体二极管可以转为正向操作，并且p体区域以及n衬底（在n沟道MOS、金属氧化物半导体下）将电子和空穴作为等离子体注入到漂移区中。由于高体积，许多等离子体可尤其被存储在边缘区域处，其在施加阻断电压（换向）期间被耗尽。例如，来自边缘区域的所有空穴必须通过最外面的源极/体接触流出，而电子可以流出到所提供的大面积衬底。因此，可以在边缘区域处达到非常高的空穴电流密度和高的空穴浓度。
在具有垂直柱的超级结晶体管中，大部分空穴朝向最后的单元在柱中首先流向表面并且之后流到表面附近，以使得（与单元区域空穴电流密度相比）高出高达一个数量级的电流密度或空穴电流密度发生。这可导致在高表面场强的区域处（例如，氧化物台阶或斜坡下方）的增加的电荷载流子倍增，以使得可以减小动态击穿电压并且可破坏器件。该问题可在芯片拐角处或在栅极焊盘区域处增加，因为（每边缘长度）满流的等离子体体积在所述区域处可以更高（增加电流密度或空穴电流密度）并且可由于附加曲率而增加电场。可能主要在这些位置处检测到破坏的熔化区域。
例如，提出在场氧化物边缘和/或栅极多晶硅板以及可选地栅极焊盘下方实现高掺杂的、不可耗尽的近表面p区域（例如，具有朝向外部减少的掺杂），其可以通过穿过（在掩模层内）若干孔的注入物来实现。孔可以至少部分地朝向芯片边缘减少和/或孔（彼此之间）的距离可以增加。孔可以形成或可以是条、孔或网格。
例如，硅内的近表面p区域（不可耗尽的掺杂区域）处的最大p剂量可以大于2.5*1012 cm-2或大于4*1012 cm-2或7*1013 cm-2。注入物剂量可以大于3*1012 cm-2或6*1012 cm-2（例如，可由于硼偏析效应而损失因数1 ... 5）。例如，单元也可以实现为沟槽单元。缓变分布图也可以以其他方式实现（例如，灰度光刻和注入）。
例如，近表面、高掺杂、缓变的p区域可以在几何学上布置在芯片的整个周界处或仅布置在临界区域处，在其处（例如，在芯片拐角处和/或围绕栅极焊盘和/或在栅极焊盘下方）许多等离子体必须被放电。长侧可以不包括缓变或包括另一缓变（例如，比外芯片拐角处的更小的（注入掩膜的）孔）。
与其他超级结功率MOS设计相比，栅极焊盘下面的屏蔽掺杂区域110（注入）可以被去除并且可以被可耗尽层（注入）代替。同时，与其他栅极焊盘相比，现在强烈减小的屏蔽掺杂区域面的发射极效率可更小。因此，更少的少数电荷载流子可被注入到边缘结构中。可耗尽的部分的掺杂可以显著低于屏蔽掺杂区域的剂量（例如剂量413:2e11cm-2，剂量412:1.1e12cm-2，剂量411:3e13cm-2）。例如，齐纳二极管链的掺杂在（n+）区域的区中可以是（5e17..1e18 ... 5e18 ... 1e19）cm-3，并且在（p++）区域的区中可以是（1e19 ... 5e20）cm-3。
411、412、413的组合可以表示具有朝向边缘减少的三个掺杂浓度的累进的p-JTE（结终端扩展）。然而，边缘处的场氧化物FOX、FOX上的多晶硅、多晶硅和金属场板的组合可有更大的影响。
上述ESD构造也可以用于具有多层金属化物***的分立或集成的电路中。
根据一个方面，为了实现更高的换向强度水平的目的，可以提出使用在集成ESD二极管链下方的部分缓变p屏蔽。二极管的非屏蔽部分在换向和雪崩期间可具有20V的最大背侧电压，并且因此可以通过20 nm..1μm...3um厚的场氧化物被充分保护。
可以通过对不同类型的原子（例如，硼、磷、砷）的横截面和/或二次离子质谱SIMS分析来分析所提出的结构。
所提及和描述的方面和特征与一个或多个先前详述的示例和附图一起也可以与一个或多个其他示例组合以便替换其他示例的相似特征，或以便附加地向其他示例引入特征。
示例还可以是或者涉及一种计算机程序，其具有用于当在计算机或处理器上执行该计算机程序时执行以上方法中的一个或多个的程序代码。各种上述方法的步骤、操作或过程可以由编程的计算机或处理器执行。示例也可以涵盖诸如数字数据存储介质之类的程序存储设备，其是机器、处理器或计算机可读的且编码机器可执行的、处理器可执行的或计算机可执行的指令程序。指令执行或导致执行上述方法的动作中的一些或全部。程序存储设备可以例如包括或者是数字存储器、磁性存储介质诸如磁盘和磁带、硬盘驱动器、或光学可读数字数据存储介质。另外的示例还可以涵盖被编程为执行上述方法的动作的计算机、处理器或控制单元，或被编程为执行上述方法的动作的（现场）可编程逻辑阵列（（F）PLA）或（现场）可编程门阵列（（F）PGA）。
本描述和附图仅仅说明本公开的原理。此外，本文中详述的所有示例明确地主要旨在仅用于教学目的以帮助读者理解本公开的原理和由（一个或多个）发明人贡献以促进本领域的概念。本文中的详述本公开的原理、方面、和示例的所有说明以及其特定示例旨在涵盖其等同物。
例如，框图可以图示实现本公开的原理的高级电路图。类似地，流程图表、流程图、状态转换图、伪代码等可以表示各种过程、操作或步骤，其可以例如基本上在计算机可读介质中表示并且由计算机或处理器如此执行，而无论这种计算机或处理器是否被明确示出。在说明书或权利要求书中公开的方法可以由具有用于执行这些方法的各个动作中的每一个动作的装置的设备来实现。
应当理解，除非明确地或含蓄地（例如，出于技术原因而）另有说明，否则说明书或权利要求书中公开的多个动作、过程、操作、步骤、或功能的公开可不被解释为在特定次序内。因此，多个动作或功能的公开将不把这些动作或功能限制为特定的次序，除非这样的动作或功能由于技术原因是不可互换的。此外，在一些示例中，单个动作、功能、过程、操作、或步骤可以包括或可以分别被分解为多个子动作、功能、过程、操作、或步骤。除非明确排除，否则这样的子动作可被包括并且可以是此单个动作的公开的部分。
此外，所附权利要求书据此被并入到详细描述中，其中每个权利要求可以独立地作为单独的示例。虽然每个权利要求可以独立地作为单独的示例，但是应当注意，尽管从属权利要求可以在权利要求中提及与一个或多个其他权利要求的特定组合，其他示例也可以包括从属权利要求与每个其他从属或独立权利要求的主题的组合。这样的组合在本文中明确提出，除非说明了特定的组合不是预期的。此外，旨在还将一个权利要求的特征包括到任何其他独立权利要求，即使该权利要求不直接从属于该独立权利要求。

Claims (20)

1.一种半导体器件（100、400），包括：
晶体管布置；以及
耦合在所述晶体管布置的栅极电极结构（142）和所述晶体管布置的源极电极结构（140）之间的二极管结构（130），其中，绝缘层（104）垂直地在所述半导体器件的所述二极管结构（130）和半导体衬底（102）的正侧表面之间定位，其中，所述二极管结构（130）包括至少一个二极管pn结（138），
其中，衬底pn结（115）在屏蔽掺杂区域（110）和边缘掺杂部分（120）之间从所述半导体衬底（102）的所述正侧表面延伸到所述半导体衬底（102）中，所述边缘掺杂部分（120）在所述半导体衬底（102）内与所述屏蔽掺杂区域（110）相邻定位，
其中，所述衬底pn结（115）在所述半导体衬底（102）的正侧表面处横向地在所述二极管pn结（138）和所述二极管结构（130）与所述源极电极结构（140）的源极接触区域（134）之间定位。
2.根据权利要求1所述的半导体器件，其中，所述屏蔽掺杂区域（110）在所述半导体衬底（102）的正侧表面处至少从所述衬底pn结（115）横向延伸到所述二极管结构（130）的源极接触区域（134）。
3.根据权利要求1或2所述的半导体器件，其中，所述二极管结构（130）包括横向地在所述二极管结构（130）的二极管pn结（138）和源极接触区域（134）之间定位的第一导电类型的第一二极管掺杂区域，并且包括横向地在所述二极管pn结（138）和所述二极管结构（130）与所述栅极电极结构（142）的栅极接触区域（136）之间定位的第一导电类型的第二二极管掺杂区域。
4.根据在先权利要求1-2中一项所述的半导体器件，其中，所述屏蔽掺杂区域（110）包括垂直地在所述边缘掺杂部分（120）下方定位的掩埋部分。
5.根据权利要求4所述的半导体器件，其中，在所述半导体衬底（102）的正侧表面和所述屏蔽掺杂区域（110）的掩埋部分之间的所述边缘掺杂部分（120）的最大垂直延伸小于10μm。
6.根据权利要求4所述的半导体器件，其中，所述屏蔽掺杂区域（110）的所述掩埋部分至少包括具有在所述晶体管布置的阻断模式下向所述晶体管布置施加最大工作电压期间可耗尽的掺杂的一部分。
7.根据在先权利要求1-2中一项所述的半导体器件，其中，所述半导体衬底（102）的公共掺杂区域包括所述边缘掺杂部分（120）和所述晶体管布置的漂移区域。
8.根据在先权利要求1-2中一项所述的半导体器件，其中，所述屏蔽掺杂区域（110）包括不可耗尽的掺杂部分，其中，所述不可耗尽的掺杂部分包括在所述晶体管布置的阻断模式期间不可被施加到所述晶体管布置的电压耗尽的掺杂，其中，所述不可耗尽的掺杂部分在所述半导体衬底的正侧表面处从所述晶体管布置的单元区域横向延伸到距所述衬底pn结（115）小于500 nm的距离。
9.一种半导体器件（600、700），包括：
晶体管布置；以及
耦合在所述晶体管布置的栅极电极结构（142）和所述晶体管布置的源极电极结构（140）之间的二极管结构（130），其中，绝缘层（104）垂直地在所述半导体器件的所述二极管结构（130）和半导体衬底（102）的正侧表面之间定位，其中，所述二极管结构（130）包括至少一个二极管pn结（138），
其中，在所述半导体衬底（102）的屏蔽掺杂区域的不可耗尽的掺杂部分（610）与所述屏蔽掺杂区域的可耗尽的掺杂部分（620）之间的耗尽边界（615）在所述晶体管布置的阻断模式期间从所述半导体衬底（102）的正侧表面延伸到所述半导体衬底（102）中，其中，所述不可耗尽的掺杂部分（610）包括在所述阻断模式期间不可被施加到所述半导体器件的电压耗尽的掺杂，其中，所述可耗尽的掺杂部分（620）包括在所述阻断模式期间可被施加到所述半导体器件的电压耗尽的掺杂，
其中，所述耗尽边界（615）在所述半导体衬底（102）的正侧表面处横向地在所述二极管pn结（138）和所述二极管结构（130）与所述源极电极结构（140）的源极接触区域（134）之间定位。
10.根据权利要求9所述的半导体器件，其中，所述不可耗尽的掺杂部分（610）至少从所述半导体衬底（102）的正侧表面处的所述耗尽边界（615）横向延伸到所述二极管结构（130）的所述源极接触区域（134）。
11.根据在先权利要求9-10中一项所述的半导体器件，其中，所述屏蔽掺杂区域（110）电气连接到所述源极电极结构（140）。
12.根据在先权利要求9-10中一项所述的半导体器件，其中，所述屏蔽掺杂区域（110）包括与所述晶体管布置的体区域相同的导电类型。
13.根据在先权利要求1-2和9-10中一项所述的半导体器件，其中，所述衬底pn结（115）或所述耗尽边界（615）在所述半导体衬底（102）的正侧表面处、在横向地在所述二极管结构（130）的所述二极管pn结（138）和源极接触区域（134）之间的位置处定位，以使得：在所述晶体管布置的阻断模式下施加最大工作电压期间，横向地在所述二极管结构（130）的所述源极接触区域（134）和所述二极管结构（130）的栅极接触区域（136）之间定位的、所述半导体衬底（102）的正侧表面处的任一点与所述二极管结构（130）之间的电压的绝对值小于寄生晶体管结构的阈值电压的绝对值，其中，所述寄生晶体管结构包括至少一个所述二极管结构的n-p-n掺杂部分序列或至少一个所述二极管结构（130）的p-n-p掺杂部分序列。
14.根据在先权利要求1-2和9-10中一项所述的半导体器件，其中，所述衬底pn结（115）或所述耗尽边界（615）在所述半导体衬底（102）的所述正侧表面处、在横向地在所述二极管结构（130）的所述二极管pn结（138）和源极接触区域（134）之间的位置处定位，以使得：在所述晶体管布置的阻断模式下施加最大工作电压期间，横向地在所述二极管结构（130）的所述源极接触区域（134）和所述二极管结构（130）的栅极接触区域（136）之间定位的所述半导体衬底（102）的正侧表面处的任一点与所述二极管结构（130）之间的电压的绝对值小于30V。
15.根据在先权利要求1-2和9-10中一项所述的半导体器件，其中，所述屏蔽掺杂区域（110）包括相比于二极管pn结（138）而横向地更靠近于所述二极管结构（130）的所述源极接触区域（134）定位的最大掺杂区域的位置，其中，所述屏蔽掺杂区域（110）包括所述屏蔽掺杂区域（110）的掺杂浓度的横向分布图，所述横向分布图包括横向地在所述衬底pn结（115）或所述耗尽边界（615）与所述晶体管布置的单元区域之间的多个局部极大值和局部极小值，其中，所述多个局部极大值和局部极小值中的邻近局部极大值和局部极小值相差大于最大掺杂浓度的10%。
16.根据在先权利要求9-10中一项所述的半导体器件，其中，所述二极管结构（130）的至少一部分横向地在所述源极电极结构（140）的最上面的金属化物和所述栅极电极结构（142）的最上面的金属化物之间定位。
17.根据在先权利要求9-10中一项所述的半导体器件，其中，所述屏蔽掺杂区域（110）至少从所述二极管结构（130）的源极接触区域（134）横向延伸到所述晶体管布置的栅极滑轨，或者横向延伸到所述晶体管布置的栅极焊盘。
18.根据在先权利要求9-10中一项所述的半导体器件，其中，所述绝缘层的厚度大于500 nm。
19.根据在先权利要求9-10中一项所述的半导体器件，其中，所述半导体器件包括大于10V的击穿电压。
20.一种用于形成半导体器件的方法（1100），所述方法包括：
在半导体衬底的正侧表面上形成（1110）绝缘层；以及
形成（1120）耦合在晶体管布置的栅极电极结构和所述晶体管布置的源极电极结构之间的二极管结构，其中，所述绝缘层垂直地在所述二极管结构和所述半导体衬底的正侧表面之间定位，其中所述二极管结构包括至少一个二极管pn结，
其中，衬底pn结在屏蔽掺杂区域和边缘掺杂部分之间从所述半导体衬底的所述正侧表面延伸到所述半导体衬底中，所述边缘掺杂部分在所述半导体衬底内与所述屏蔽掺杂区域相邻定位，
其中，所述衬底pn结在所述半导体衬底的正侧表面处横向地在所述二极管pn结和所述二极管结构与所述源极电极结构的源极接触区域之间定位。
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