JP5386916B2 - トランジスタ型保護素子、半導体集積回路およびその製造方法 - Google Patents
トランジスタ型保護素子、半導体集積回路およびその製造方法 Download PDFInfo
- Publication number
- JP5386916B2 JP5386916B2 JP2008255556A JP2008255556A JP5386916B2 JP 5386916 B2 JP5386916 B2 JP 5386916B2 JP 2008255556 A JP2008255556 A JP 2008255556A JP 2008255556 A JP2008255556 A JP 2008255556A JP 5386916 B2 JP5386916 B2 JP 5386916B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- breakdown
- well
- drain
- resistive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 158
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 230000015556 catabolic process Effects 0.000 claims description 424
- 239000000758 substrate Substances 0.000 claims description 128
- 239000012535 impurity Substances 0.000 claims description 105
- 238000000034 method Methods 0.000 claims description 64
- 230000007935 neutral effect Effects 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 13
- 125000001475 halogen functional group Chemical group 0.000 claims 1
- 239000010408 film Substances 0.000 description 87
- 230000005684 electric field Effects 0.000 description 83
- 239000010410 layer Substances 0.000 description 48
- 230000008569 process Effects 0.000 description 40
- 230000000052 comparative effect Effects 0.000 description 26
- 230000020169 heat generation Effects 0.000 description 21
- 230000006870 function Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 16
- 108091006146 Channels Proteins 0.000 description 15
- 229910021332 silicide Inorganic materials 0.000 description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 15
- 230000007423 decrease Effects 0.000 description 14
- 238000004088 simulation Methods 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 12
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000002513 implantation Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- 125000005843 halogen group Chemical group 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 230000006378 damage Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000006185 dispersion Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 229910015900 BF3 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
ESD保護素子は、通常、内部回路を構成するMOSFETを使ったGGMOS(Gate-Grounded MOSFET)、または、サイリスタが用いられる。
GGMOSを用いた保護回路の例が、特許文献1に記載されている。また、サイリスタを用いた保護回路の例が、非特許文献1に記載されている。
例えば、非特許文献1には、PN接合の順方向電流を利用する技術の一例が開示されている。この技術を適用すると、トリガ電圧や保持電圧をダイオードの段数で制御できるため、保護素子の設計が容易である。
また、非特許文献1に記載された技術では、低いトリガ電圧を得るためにダイオードの段数を減らすとリーク電流が増加する。そのため、この技術は、消費電力に対する制約が厳しい用途には使用できない。
特許文献1の記載によれば、ゲート電極からゲート長方向に向かってサイドウォールスペーサの外側に引き出された低濃度の半導体領域を有する。特許文献1では符号“(7b,8b)”により、低濃度の半導体領域を示している。低濃度の半導体領域は、その領域を非シリサイド領域とするために形成されている。
より詳細には、特許文献1の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、保護対象である内部回路の耐圧に対して適切な大きさのドレイン耐圧をMOSトランジスタ型保護素子で設定することは非常に困難である。
また、特許文献1のように高濃度不純物領域と低濃度不純物領域とを交互に4つ形成した場合、エリアペナルティが大きい。
また、本発明は、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路を提供する。
さらに、本発明は、かかる集積回路の製造において可能な限りコスト増加を抑制した半導体集積回路の製造方法を提供する。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
この場合、寄生バイポーラ動作で注入されるエミッタ電流は、エミッタ(ソース領域)に一番近い抵抗性降伏領域に集められる。バイポーラ動作によってデバイス特性がスナップバックすると、ドレイン電圧(コレクタ電圧)が下がるので、ドレイン領域(コレクタ)での雪崩降伏は弱まる。代わりに、ソース領域から注入された電子が抵抗性降伏領域の先端で加速されて雪崩降伏を起こすので、抵抗性降伏領域の先端での雪崩降伏が強まる。
このように接合降伏箇所が分散される結果として、電流による温度上昇箇所が広い範囲に分布するようになる。
第1の観点では、抵抗性降伏領域のソース側端が、ゲート電極直下のウェル部分から所定距離だけ離れている。よって、ゲートとドレイン間の耐圧を確保しながらターンオン電圧を決める際に、当該耐圧による制約がなく、その分、自由にターンオン電圧を設計できる。
具体的には、ウェル濃度より降伏容易化領域の濃度を高くすると、その降伏容易化領域が形成された箇所で抵抗性降伏領域が接合降伏を起こしやすくなる。逆に、ウェル濃度より降伏容易化領域の濃度を低くすると、その降伏容易化領域が形成された箇所以外の箇所で抵抗性降伏領域が接合降伏を起こしやすくなる。
このように降伏容易化領域を設けると、降伏容易化領域の助けをかりて抵抗性降伏領域に接合降伏が発生する。このため、降伏容易化領域がない場合に、「最初の接合降伏時に空乏化されない領域が残るための」条件が緩和され、あるいは、不要となる。
したがって、第2観点では、抵抗性降伏領域の冶金学的接合形状と濃度プロファイルで純粋に接合降伏が発生する場所を規定するよりも、より確実で容易に、異なる場所に分散して接合降伏が発生する。
前記各種不純物領域を形成するステップが、次の2つのステップを有する。
(1)第1ステップ:前記第2ウェルに第2導電型半導体からなる抵抗性降伏領域を形成する。
(2)第2ステップ:前記抵抗性降伏領域の一方端部に接する第2導電型の単一の第1の高濃度不純物領域と、前記抵抗性降伏領域の他方端部から所定距離だけ離れた第2導電型の第2の高濃度不純物領域とを、前記抵抗性降伏領域より冶金学的接合深さが深くなるように同時に形成する。
前記第1ステップでは、前記第1の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第2の高濃度不純物領域および前記第2ウェルの電位を基準として前記第1の高濃度不純物領域に印加すると、前記抵抗性降伏領域に空乏化されない領域が残る冶金学的接合形状と濃度プロファイルが得られる条件で前記第2ウェル内に前記抵抗性降伏領域を形成する。このとき同時に、前記第1ウェル内に第2導電型半導体からなる他の不純物領域を形成する。
前記各種不純物領域を形成するステップが、次の3つのステップを有する。
(1)第1ステップ:前記第2ウェルに第2導電型半導体からなる抵抗性降伏領域を形成する。
(2)第2ステップ:前記抵抗性降伏領域に対しウェル深部側から接触または近接する降伏容易化領域を形成する。
(3)第3ステップ:前記抵抗性降伏領域の一方端部に接する第2導電型の単一の第1の高濃度不純物領域と、前記抵抗性降伏領域の他方端部から所定距離だけ離れた第2導電型の第2の高濃度不純物領域とを、前記抵抗性降伏領域より冶金学的接合深さが深くなるように同時に形成する。
前記第2ステップでは、前記第1の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第2の高濃度不純物領域および前記第2ウェルの電位を基準として前記第1の高濃度不純物領域に印加すると、前記抵抗性降伏領域に残される空乏化されていない領域のシート抵抗が所定値となるように前記第2ウェル内に前記抵抗性降伏領域を形成する。これと同時に、前記第1ウェル内に第2導電型半導体からなる他の不純物領域を形成する。
また、本発明によって、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路が提供される。
さらに、本発明によって、かかる集積回路の製造において可能な限りコスト増加を抑制した半導体集積回路の製造方法が提供される。
本発明の実施形態は、以下の順序で説明する。
1.第1の実施形態(MOS型:ゲート側ほど浅い3段のドレイン構造…製造方法、ならびに、シミュレーション結果を用いた比較例との対比を含む)
2.第2の実施形態(MOS型:第1の実施形態のドレイン構造から電界緩和領域を省略)
3.第3の実施形態(バイポーラ型:第1の実施形態の構造からゲート電極を省略)
4.第4の実施形態(MOS型:第1の実施形態の構造に、ソース側の低濃度領域を追加)
5.第5の実施形態(MOS型:ドレイン側ほど浅い3重ドレイン構造)
6.第6の実施形態(MOS型:ドレインフィンガー構造)
7.第7の実施形態(MOS型:第5の実施形態の3重ドレイン構造に降伏容易化領域を付加)
8.第8の実施形態(MOS型:第5の実施形態の3重ドレイン構造を、リサーフ型等に適用)
9.第9〜第14の実施形態(MOS型ICに適用された製造方法)
10.変形例1,2
[保護回路の適用例]
図1(A)と図1(B)に、第1〜第14の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
このようなMOSトランジスタ型の保護素子を符号“TRm”で表記している。
電源電圧VDDの供給線とGND線との間には内部回路が接続されている。このため内部回路は、電源電圧VDDで駆動される。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧VDDの供給線との間に、信号線側をアノードとする保護ダイオードD1が接続されている。また、信号線とGND線との間に、GND線側をアノードとする保護ダイオードD2が接続されている。
電源電圧VDDの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧VDDの供給線の電位が上昇する。電源電圧VDDの供給線の電位が内部回路の破壊電圧に達する前に、MOSトランジスタ型保護素子TRmがターンオンして導通状態に移行する。そのためサージが、MOSトランジスタ型保護素子TRmを通してGND線に逃げる。
I/O端子に正電荷のサージが入ると、保護ダイオードD1が順方向にバイアスされてターンオンし、サージを電源電圧VDDの供給線に流す。次に、電源電圧VDDの供給線が所定の電位に達するとMOSトランジスタ型保護素子TRmがターンオンして導通状態に移行する。そのためサージが、MOSトランジスタ型保護素子TRmを通してGND線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードD1がオンする必要がある。また、内部回路のトランジスタの(ドレイン)耐圧を超える前に、MOSトランジスタ型保護素子TRmがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
(1)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(2)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(3)ターンオン後のインピーダンスが十分低い。
(4)ターンオンしていないときのインピーダンスは十分高い。
図2は、第1の実施形態に関わるMOSトランジスタ型保護素子TRmの断面構造図である。
MOSトランジスタ型保護素子TRmは半導体基板1に形成されている。半導体基板1は、高濃度に不純物を導入されたP型シリコン(結晶方位面100の)の基板である。半導体基板1内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたP型のウェル(以下、Pウェル)2が形成されている。
Pウェル2の表面には、半導体基板1の表面を熱酸化して得られたSiO2よりなるゲート絶縁膜3が形成されている。
ゲート絶縁膜3の上に、N型またはP型の不純物がドーピングされたポリシリコンにより構成されたゲート電極4が形成されている。
より詳細には、ゲート電極4(厳密にはフィンガー部)の一方側のPウェル2部分に、高濃度にN型不純物が導入されてソース領域5が形成されている。ゲート電極4(フィンガー部)の他方側のPウェル2部分に、ソース領域5と同様に高濃度にN型不純物が導入されてドレイン領域6が形成されている。
ここでソース領域5のエッジが、不純物の横方向拡散によってゲート電極4のエッジ下方にまで到達している。ドレイン領域6とソース領域5は平面パターン上で一部重なっている。
これに対し、ドレイン領域6は、ゲート電極4から所定の距離だけ離れて形成され、ゲート電極4と平面パターンで重なっていない。
ここで“抵抗性降伏領域8のピンチオフ電圧”とは、ドレインバイアスを変化させたときに、抵抗性降伏領域8において空乏層が深さ方向で拡がり電気的中性領域が消滅(オフ)するときの、ドレイン領域6への印加電圧を言う。ここで言う“電気的中性領域の消滅(オフ)”は、抵抗性降伏領域8の1箇所または複数個所で最初に生じた場合を意味する。
また、“ドレイン降伏電圧”とは、本例ではドレイン領域6または抵抗性降伏領域8で、最初に接合降伏が生じるときの、ドレイン領域6の電圧を言う。
電気的中性領域が残ると抵抗性降伏領域8が適度なシート抵抗を有する抵抗層として機能する。
ドレイン印加電圧を上げていったときに、ドレイン領域6で接合降伏が発生し、ドレイン領域6の電位上昇が飽和した時点で抵抗性降伏領域8に電気的中性領域が残り、所定の抵抗値を持つ。このときの所定の抵抗値が余りに高いと、さらにドレイン印加電圧を上げて、飽和しているが僅かに上昇した電位で次に接合降伏が起こる前に電気的中性領域が消滅することもある。すると以後、抵抗性降伏領域8では接合降伏が生じないから、このようなことがないように、所定の抵抗値の上限が抵抗性降伏領域8の冶金学的接合形状と濃度プロファイルによって決められている。
上記したように最初にドレイン領域6に接合降伏が発生すると、ドレイン印加電圧を上げても、ドレイン領域6の電位は殆ど上がらず飽和する。これに対し、最初に抵抗性降伏領域8に接合降伏が発生すると、直後のドレイン電流とこの領域の全長にわたる抵抗値とにより、抵抗性降伏領域8に電圧降下を発生させる。正のノイズがドレイン側に印加される場合、各不純物領域の電位はソース側の電位が基準となる。そのため、抵抗性降伏領域8の電圧降下が発生すると、ソース側の電位を基準にドレイン領域6の電位が持ち上がる。このとき抵抗性降伏領域8の“所定の抵抗値”が小さすぎると、電圧降下量も小さすぎて、ドレイン領域6の一部で接合降伏が発生するための電位までドレイン領域6の電位が上昇しない。
つまり、“所定の抵抗値”の下限は、先に抵抗性降伏領域8で降伏が発生した後、ドレイン領域6で次の降伏を引き起こさせるに足る抵抗値以上である必要がある。
半導体基板1の表面には、半導体基板1と上層配線(図示せず)との間の電気的絶縁を図るための層間絶縁膜11が形成されている。
ソース領域5、ドレイン領域6、ウェルコンタクト領域10の上には、層間絶縁膜11を貫通する接続孔を通してそれぞれのN型不純物領域(拡散層)との間にオーミック接触をなすソース電極12、ドレイン電極13、ウェル電極14が形成されている。
図2の構造にサージが入ったときの各部の作用を、図3を用いて説明する。なお、ここでは、ドレイン領域6、抵抗性降伏領域8の順で接合降伏が発生する場合を一例として動作を説明する。
さらにドレイン電圧が増加すると、抵抗性降伏領域8がある程度、空乏化する。抵抗性降伏領域8のピンチオフ電圧がドレイン降伏電圧より高くなるように不純物濃度等を定めているため、抵抗性降伏領域8に電気的中性領域8iが残る。なお、図3では、符号“8v”により抵抗性降伏領域8の基板深部側の空乏層を示している。
雪崩降伏によって生じた正孔電流は、パスP1に沿ってウェル中を流れ、ウェル電極14から取り出される。このとき、Pウェル2中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
しかし、凸面部分8Aで破壊が起きる前に、他のドレイン領域6の一部であり凸面部分8Aから離れた凸面部分6Aで再び、雪崩降伏が強まる。その結果、高電流域の発熱領域は、凸面部分8Aと凸面部分6A、および、電気的中性領域8iの3つの領域に分散される。
その結果、ESDサージの電力消費が、抵抗性降伏領域8からドレイン領域6の底面に渡る広い範囲に分散され、局所的な発熱が緩和され、より高いサージ電流まで素子のESD破壊を免れる。
その後は、『上昇したウェル電位によってソース領域5とPウェル2間のPN接合が順方向にバイアスされる。』の一文で始まる上述した記載と同様に動作する。
次に、MOSトランジスタ型保護素子TRmの作製方法を、図4(A)〜図7ならびに図2を参照して説明する。
図4(A)の工程1において、高濃度P型シリコンからなる半導体基板1に、Pウェル2を形成するために、低濃度のP型シリコン層をエピタキシャル成長する。半導体基板1の不純物濃度は、例えば1E19[cm−3]以上とし、エピタキシャル成長層1Eの不純物濃度は、例えば1E15[cm−3]以下とする。
続いて、半導体基板1表面を熱酸化し、イオン注入のスルー膜として用いる犠牲酸化膜21を形成する。
続いて、犠牲酸化膜21を通して硼素(B)イオンを半導体基板1に注入し、活性化アニールを行って、P型半導体からなるPウェル2を形成する。硼素(B)イオンのドーズ量や注入エネルギーは、所望のドレイン耐圧やPウェル2のシート抵抗、同一基板に形成するMOSFETのしきい値電圧が得られるように定める。
続いて、熱CVD法を用いてゲート絶縁膜3の上にポリシリコン層(図示せず)を堆積し、燐(P)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト(図示せず)を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極4を得る。
続いて、基板表面にプラズマCVD法によりSiO2を厚く堆積し、CMPを用いて表面を平坦化し、これにより層間絶縁膜11を得る。
続いて、基板全面にレジスト膜(図示せず)を形成し、光学リソグラフィを行って、ソース領域5、ドレイン領域6、およびウェルコンタクト領域10に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
しかしながら、Pチャネル型保護素子も、各工程で導入する不純物の導電型を上記説明と反対にすることにより、同様の手順によって作製できる。
また、開始基板は、高濃度P型基板である必要はなく、高抵抗P型基板やN型基板でもよい。
また、特許文献1のように高濃度不純物領域と低濃度不純物領域とを交互に4つ形成した場合に比べると、エリアペナルティが小さい。
図8は、ドレイン耐圧を高めるための電界緩和領域を備えたドレイン拡張型MOSトランジスタ(DE−MOSFET)の断面構造図である。
ゲート絶縁膜103上にゲート電極104が形成されている。ゲート電極104を構成するフィンガー部の幅方向の一方側がソース側であり、他方側がドレイン側である。
ドレイン領域106とゲート電極104直下のウェル領域部分との間に、ドレイン領域106より低濃度なN型の電界緩和領域107が形成されている。電界緩和領域107は、その一方端部がゲート電極104の端部と重なっている。電界緩和領域107は、一般に、いわゆるLDD領域やエクステンション領域と同様に、動作時に深さ方向の全長が空乏化する。そのため、接合降伏が生じるドレインバイアス(例えば、ドレイン電圧)の印加時に電界緩和領域107に電気的中性領域が残ることはない。
Pウェル102には、高濃度なP型のウェルコンタクト領域110が形成されている。このウェルコンタクト領域110、ソース領域105、ドレイン領域106にそれぞれプラグ等を介して接続するウェル電極114、ソース電極112、ドレイン電極113が層間絶縁膜11上の配線として形成されている。
電界緩和領域107で十分な電圧を担うために、電界緩和領域107の濃度は十分低く、長さは十分長く設計される。
その結果、ドレイン耐圧は、ほぼドレイン領域106とPウェル102との接合耐圧で決定される。
図8に示す構造のDE−MOSFETでGGMOSを構成し、これに対してTLP(Transmission Line Pulsing)測定を行った。
図9(A)に、比較例のDE−MOSFETのTLP測定の結果を示す。
曲線C1において、ドレイン電圧を上げていくと、前述した最初の接合降伏により24[V]付近から急激にドレイン電流が0.4[A]程度流れ始め、瞬時にドレイン電圧がピーク値の1/4程度に低下する。このドレイン電圧が逆戻りする現象を“スナップバック(現象)”と呼ぶ。そして、スナップバック後は、その後のパルス印加ごとにパルス波高値の増加を反映して、ドレイン電圧もドレイン電流も徐々に増加する。
曲線C2が示すとおり、測定した保護素子(DE−MOSFET)のドレインリーク電流は、最初のスナップバックの後、測定回数の増加に伴って順次増加している。これは、ドレイン接合破壊が、スナップバックごとに進行していることを示唆している。
図10は、図8のDE−MOSFETにスナップバックを起こさせた直後の状況を表した図である。
雪崩降伏によって発生した正孔と電子の対のうち、電子はドレイン領域106に流れ込み、正孔はパスP5を通ってウェルコンタクト領域110からウェル電極111に流れ込む。このとき、正孔電流が、Pウェル102の抵抗によってPウェル102の電位を上昇させるため、ソース領域105とPウェル102の間のPN接合が順方向にバイアスされる。
この発熱集中によって半導体基板1中の結晶欠陥が増殖し、図9(A)に示すリーク電流の増加が起きると考えられる。このようなリーク電流は、特に、ドレイン耐圧の高いMOSFETで顕著に発生することから、中高耐圧半導体集積回路において特に問題となる。
この図のように、図9(A)に示した比較例の保護素子とほぼ同じゲート幅でありながら、接合リークが発生するドレイン電流は、比較例の場合の0.4[A]から1[A]以上に伸びている。
図8に示す比較例のトランジスタ構造と、図2に示す第1の実施形態に関わるトランジスタ構造とを、デバイスシミュレーションによって比較した。
また、各図の(A)には、ゲート電極104、電界緩和領域107、ドレイン領域106の範囲を図8と同一の符号により示している。各図の(B)には、ゲート電極4、電界緩和領域7、抵抗性降伏領域8、ドレイン領域6の範囲を図2と同一の符号により示している。
これに対し、本発明の第1の実施形態では、図11(B)に示すように、電界緩和領域7に接する抵抗性降伏領域8の端部に最大レベルの電界Eの集中箇所がある。その一方で、抵抗性降伏領域8に近いドレイン領域6の端部でも電界Eの集中箇所(レベル“8”)が形成されている。抵抗性降伏領域8の降伏箇所における最大レベルが“9”と、比較例より1レベル低減されている。
図12(A)に示す比較例では電流密度の集中が点に近い狭い範囲であり、そのレベルが“12”と高い。
これに対し、図12(B)に示す本発明の第1実施形態では、抵抗性降伏領域8の表面側にチャネル方向に長い帯状の電流集中箇所が形成され、そのレベルが“10”と、比較例より2レベルも低減されている。しかも、ドレイン領域6の端部からPウェル深部を流れる電流パスJ1が新たに発生していることが明らかである。
そのため、本発明の適用によって発熱が抑制されることが明らかである。
図14に、スナップバックのシミュレーション結果を示す。
このシミュレーションでは、ドレイン電流IDを徐々に大きくなるランプ波形として入力したときのドレイン電圧VDと、そのX方向の表面電位分布を、構造パラメータを比較例と本実施形態で変えて予測し、比較した。
図15(A)の比較例では、曲線A〜Dとドレイン電流IDを増やすにしたがって、ドレイン表面電位も低下している。
これに対し、図15(B)の本発明(第1の実施形態)では曲線Cから曲線Dへの遷移において、電位関係が今までと逆転している。しかも、観察点のドレイン電流IDを流すときの曲線Dでは、抵抗性降伏領域8のチャネル電流方向で線形な電位上昇が見られる。これは、抵抗性降伏領域8が抵抗性降伏領域8のソース側端電位を基準に、ドレイン側の電位を持ち上げる作用があることを意味する。言い換えると、抵抗性降伏領域8が、電位をチャネル方向に徐々に変化させて電界や電流密度の一極集中を緩和する、いわゆる“バラスト(ballast)抵抗”として機能していることを、この結果は如実に表している。
(2)ドレインに入力されたサージに起因した電流によってドレイン電位が上昇し、ある電圧で、ドレイン幅のどこか弱い1点、即ちホットスポットから雪崩降伏が起きる。
(3)その降伏点で生成した正孔は、正孔電流として基板を通って基板コンタクトに流れ、基板電位を持ち上げる。
(4)正孔電流がある程度になると、基板電位がPN接合のターンオン電圧に達し、ソース領域から基板に電子が注入される。電子電流は、基板バイアスに対して指数的に増加するため、ソースとドレイン間のインピーダンスが急激に下がる。
(5)インピーダンスが下がった結果、上記降伏点近傍の電位が下がる。
このとき、比較例では、降伏点がシリサイドと近接していてほぼ同電位であるため、降伏点の電位が下がることによってシリサイド領域全体の電位が、ドレイン全幅にわたって、ドレイン降伏電圧以下まで低下する。その結果、すでに降伏している点以外の領域では、接合降伏が起きなくなり、降伏電流は最初に降伏した1点(上記ホットスポット)に集中して流れる。そのため、ここでは局所的な電流密度が極めて高くなる。
さらに、比較例では、図13(A)に示すように、発熱(消費電力密度P)がドレイン領域の短部に集中する。その結果、この発熱集中箇所で基板のシリコンが熱的に損傷を受け、ソフトリークの原因となる結晶欠陥が発生する。
一方、本実施形態の構造でも、一旦は、降伏点の電位が下降し、そこに降伏電流が集中して流れる。
しかし、本実施形態の構造では、降伏電流密度が高くなったときの発熱箇所が、図13(B)に示すように抵抗性降伏領域8からドレイン領域6の底面までの広い領域に分布する。このため、比較例では破壊が起こる電流を入力しても、発熱集中による損傷を受けにくくなる。
さらに、降伏点(抵抗性降伏領域の先端)とドレイン領域6(シリサイド化される場合は、このドレイン領域6に限定)との間に抵抗性降伏領域8が存在する。抵抗性降伏領域8は、図15で明らかとなったようにバラスト抵抗として機能する。そのため、降伏電流が増えると、抵抗性降伏領域8での電圧降下も増加し、図15(B)のように、結果としてドレイン領域6の電位が上昇に転じる。
その結果、ドレイン電圧が再度、ドレイン降伏電圧以上の電圧を回復するため、別の箇所でも、接合降伏が始まり、最終的には、ゲート幅全幅にわたって接合降伏するようになる。
これにより、ゲート幅辺りの電流密度が下がり、サージ電流の1点集中が回避される。
さらにサージ電流が増えると、最終的にドレイン全幅にわたって接合降伏が起きる。
このような過程によって、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流(It2)まで素子全体の破壊を免れることが可能となる。
図16は、第2の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
図16に示す構造は、図2の構造から電界緩和領域7を取り除いた構造である。
また、抵抗性降伏領域8がゲート電極4下方のウェル領域部分から所定距離だけ離れているので、ドレインとゲート間の耐圧の制約なしに、保護素子の耐圧を設定することができる。
上記した第1の実施形態の動作から明らかなように、MOSトランジスタ型保護素子TRmは本質的にはバイポーラトランジスタ動作を行うため、ゲート電極4は不要である。
図17に示す構造は、図2の構造からゲート電極4とゲート絶縁膜3を取り除いた構造である。
図17に示すバイポーラトランジスタ型保護素子TRbは、図1のMOSトランジスタ型保護素子TRmに置き換えて用いることができる。
製造方法、材料その他の構造パラメータは、第1の実施形態と同様にできる。
図18は、第4の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
図18に示す構造は、図2の構造のソース領域5とゲート電極4との間に、電界緩和領域7と同一工程で形成される低濃度領域7aを追加した構造である。
追加された低濃度領域7aのチャネル長方向の長さによって、スナップバックカーブのオン抵抗を所望の値に調整することができる。その他、第2の実施形態で要約した第1の実施形態と同様な効果が、本第4の実施形態でも得られる。
図19(A)は、第5の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
図19(A)に示す構造は、ドレイン領域6の深さが浅いために、抵抗性降伏領域8との接合深さの十分な差を設けられない場合に適した構造である。
ただし、ソース側の抵抗性降伏領域8の端部から電界緩和領域7の端部までの距離は、電界緩和のために最適な長さとする。また、ソース側のドレイン領域6の端部から抵抗性降伏領域8の端部までの距離は、バラスト抵抗としての最適な長さとする。
これに対し、ドレイン領域6と電界緩和領域7と抵抗性降伏領域8のソース側と反対の側の端部は、もう1つの凸面部分6Cが形成される箇所となる。
図19(B1)の状態は、最初の降伏が凸面部分8Aまたは凸面部分6Aで生じたときを示している。例えば、1回目の降伏が凸面部分8Aで生じると、2回目の降伏は凸面部分6Aか、それと反対側の基板深部側コーナーに相当する凸面部分6Cで発生する。凸面部分6Aと凸面部分6Cは、その一方が先に降伏し、他方が後で降伏することもある。
いずれにしても、図示のように表面エッジを揃えると降伏しやすくなるため、さらに発熱箇所を分散させるには有利な構造となる。
図19(B2)の状態は、降伏が凸面部分8Aまたは凸面部分6Cで生じたときを示している。例えば、1回目の降伏が凸面部分8Aで生じると、2回目の降伏は基板深部側コーナーに相当する凸面部分6Cで発生する。
このような構造は、例えば、マルチフィンガーゲート構成を採用し、ドレインを2つのフィンガー部のMOSトランジスタ型保護素子TRmで共通化する場合などの構造に類似する。ここでマルチフィンガーゲート構造は、ゲートをマルチフィンガー状(短冊状)に形成し、ソースとドレインの少なくとも一方を、隣接する2つのゲートフィンガーで共有させるものである。
ドレインを共通化する場合、通常、図20においてZ−Z軸の左右の、2つの電界緩和領域7を繋げ、2つの抵抗性降伏領域8を繋げ、かつ、2つのドレイン領域6を繋げるパターンが採用される。その場合、必然として、凸面部分6Cは形成されないことになる。
これらの図から分かるように、ドレイン電極13の下方で、電界緩和領域7でドレイン領域6と抵抗性降伏領域8を完全に囲むようにするか、電界緩和領域7を分離してドレイン領域6の一部をPウェル2と直接接触させるかは任意である。
なお、第2の実施形態で要約した第1の実施形態と同様な効果は、本第5の実施形態でも同様に得られる。
第6の実施形態は、マルチフィンガードレイン構造に関する。
図22と図23に、マルチフィンガードレイン構造の断面図と平面図を示す。各図の(B)が平面図であり、平面図の太い破線部分の断面を、対応する(A)の図に示す。
第1の実施形態と同一の機能を有する構成は、同一符号を付している。
図22の構造は、その断面で見る通り、ドレイン領域6と抵抗性降伏領域8がパターンとして重なっていない。これに対し、図23の構造では、抵抗性降伏領域8の長さ方向の半分上にドレイン領域6がブランケット状に重ねられている。
このように図22と図23の違いはドレイン領域6と抵抗性降伏領域8のオーバーラップの有無に違いがあるが、両者で本質的な機能に大差はない。
図22(B)にS−S線(一点破線)で示す断面を見ると、図19の断面構造と大差がないことが容易に理解できる。ただし、この断面構造の比較では、凸面部分6Cで各領域のエッジが揃っているかどうかという点と、ドレイン領域6と抵抗性降伏領域8の深さの大小関係が異なる。
図22(B)または図23(B)において、まず、ドレイン領域6の先端(凸面部分6A)で雪崩降伏が起きる。そこで生じた正孔電流は、ドレインの凸面部分6Aからウェル電極14に流れ、Pウェル2の電位を正にバイアスする。これによって、ソース領域5とPウェル2間のPN接合が順バイアスされ、ソース領域5からPウェル2に電子が注入され、バイポーラ動作が起こる。その結果、ドレインとソース間のインピーダンスが下がり、ドレイン電位が低下し、スナップバックが起きる。
一方、ソース領域5から注入された電子は、抵抗性降伏領域8の先端(凸面部分8A)に集められ、抵抗性降伏領域8を通ってドレイン領域6に流れる。このとき、電子は抵抗性降伏領域の凸面部分8A近傍の高電界で加速され、凸面部分8Aで雪崩降伏を引き起こす。また、電子電流が抵抗性降伏領域8の中に電位勾配を生じさせ、ドレイン領域6の電位を再度、上昇させる。
ドレイン電圧が上昇するため、ドレイン領域6で再度、雪崩降伏が強まる。その結果、発熱領域は、抵抗性降伏領域8の先端(凸面部分8A)から抵抗性領域6、さらに、ドレイン領域の先端(凸面部分6A)からドレイン領域6の底面までの広い領域に分散される。
その他の基本的な効果は、第2の実施形態で要約した第1の実施形態と同様である。
なお、図23の場合、図22の場合と比べると、ドレイン領域6の抵抗を低くできるので、その分、スナップバックのオン抵抗を小さくすることが可能である。
図24は、第7の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
雪崩降伏を抵抗性降伏領域8とドレイン領域6とで分散して起こさせる方法として、ドレイン領域に接するPウェル2の一部に、Pウェル2の不純物濃度を局所的に高めた領域を設ける。この領域は、雪崩降伏を容易に発生させる機能を有するため、以下、降伏容易化領域2Aと呼ぶ。
降伏容易化領域2Aは、抵抗性降伏領域8に接してもよいし、近接させてもよい。降伏容易化領域2Aが接触または近接する抵抗性降伏領域8またはドレイン領域6の部分の接合耐圧が局所的に低下する。これにより、接合降伏が抵抗性降伏領域8の先端(凸面部分8A)と、降伏容易化領域2Aに接触または近接する抵抗性降伏領域8の領域とで起こり易くなる。
しかし、降伏容易化領域2Aを付加すると、1回目の降伏が容易に発生する。その場合、1回目の降伏は降伏容易化領域2Aの助けを借りたもので、純粋な意味で、抵抗性降伏領域8の冶金学的接合形状と濃度プロファイルで決まるわけではない。したがって、この場合の抵抗性降伏領域8は、上記共通要件を満たす必要が必ずしもないとも言える。よって、降伏容易化領域2Aが存在する場合は、上記共通要件を必須要件としない。
ここで降伏容易化領域2Aの位置と個数に限定はない。複数の場合、発熱箇所を分散させる意味で、複数の降伏容易化領域2Aの配置位置が離散化されていることが望ましい。
図25は、第8の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。
この実施の形態は、本発明をリサーフ型LDMOSトランジスタに適用したものである。図25に示す構造は、図19の構造とは次の2点で異なる。
第1に、リサーフ型LDMOSトランジスタは、高濃度のP型半導体からなるシンカー領域16を有する。
第2に、リサーフ型LDMOSトランジスタは、ソース側から拡散によってウェル電極14下方に延びるP型半導体からなるチャネル形成領域15を有する。なお、図25では、ソース電極12とウェル電極14とを1つの電極(以下、ソース兼ウェル電極142と呼ぶ)で構成しているが、図19と同様に別々に設けてもよい。
これにより、抵抗性降伏領域8の先端部分である凸面部分8Aとドレイン領域の凸面部分6Aに電気的中性領域のコーナーが形成される。この部分は、電界が集中し、降伏電圧が低くなるため、図2の構造と同じ作用効果が得られる。
この点は、図19と同様な作用効果である。
図26(A)に示す構造は、図25の構造にフィールドプレート構造を導入した場合を示す。
ゲート電極4は、LOCOS絶縁膜18に片側から乗り上げてフィールドプレート構造を形成している。
電界緩和領域7は、ドレイン領域6直下からLOCOS絶縁膜18の下に入り、ゲート直下でチャネル形成領域15の近くまで広がっている。
抵抗性降伏領域8とドレイン領域6は、図26(A)に示すようにLOCOS絶縁膜18のゲートと反対側に形成することができる。あるいは、凸面部分6Aが形成されるように不純物分布を設計することにより、抵抗性降伏領域8のゲート側をLOCOS絶縁膜の直下まで延長することもできる。また、ドレイン領域6をLOCOS絶縁膜18と自己整合にて形成し、凸面部分6AをLOCOS絶縁膜18の端部近傍、または直下に設けることもできる。
図26(B1)のように凸面部分6Aが形成されるように、LOCOS絶縁膜18の直下における抵抗性降伏領域8の接合深さが、ドレイン領域6の接合深さより小さくてもよい。あるいは、図26(B2)のように凸面部分6Aは形成されない程度に、LOCOS絶縁膜18の直下のおける抵抗性降伏領域8とドレイン領域6の接合深さが同程度であってもよい。
いずれにしても抵抗性降伏領域8が抵抗層として機能し、凸面部分8Aから、凸面部分6Aがある場合は凸面部分6A、さらには、ドレイン領域6の底面にいたる広い領域で接合降伏の発生箇所が分散される。
図27に示す構造は、図25の構造のPウェル2をNウェル2nに置換した構造である。この構造では、電界緩和領域7を別に設ける必要はなく、Nウェル2nが電界緩和領域7を兼ねることができる。
この構造では、ESDサージ印加時に、P+半導体からなる半導体基板1からの空乏層によってNウェル2nが空乏化する。その後の作用効果は、図2や図25の構造の場合と同じである。
図28は、図27の構造をダブルリサーフ構造に修正した場合のトランジスタ断面構造を示す。
この構造は、電界緩和領域7の基板表面にP型領域(以下、表面側P領域19と呼ぶ)が設けられている点が図27と異なる。
表面側P領域19は、ドレイン電圧印加時に、上方からの垂直電界によって、電界緩和領域7(この場合、Nウェル2n)を空乏化させる作用をもつ。この場合、抵抗性降伏領域8は、好ましくは、ドレイン領域6に接して、ドレイン領域6と表面側P領域19との間に設けることができる。あるいは、抵抗性降伏領域8を、表面側P領域19と一部が重なるように設けることもできる。この場合、抵抗性降伏領域8は、必ずしも基板表面からN型領域をなしている必要はなく、基板最表面がP型領域19であり、その下に抵抗性降伏領域のN型領域が形成されていてもよい。
例えば、図29に示すように、フィールドMOSFETに本発明を適用することも可能である。
この実施例は、図2の構造のゲート電極部を、LOCOS絶縁膜18に置き換えた点が図2と異なる。ゲートがないので、本質的には図17と同様なバイポーラトランジスタ型保護素子TRbとなる。作用効果は、図2や図17の場合と同じである。
また、第1の実施形態に関わる保護素子の製造方法では、通常のDEMOSに2工程(リソグラフィ工程とイオン注入工程)を追加している。この2工程の追加によって、電界緩和領域とドレイン領域の間に、電界緩和領域より不純物濃度の高い抵抗性降伏領域を形成することができた。
以下は、代表として第4の実施形態(図18)を基本構造とするMOSトランジスタ型保護素子TRmを有する集積回路(IC)を例として、工程数削減の手法を説明する。以下の実施形態は、第1〜第8の実施形態内で第4の実施形態以外にも類推適用可能とする。
そのため、以下の説明において、MOSトランジスタ型かバイポーラトランジスタ型かを問わず、保護素子の一般名称として“トランジスタ型保護素子(TRm,b)”を用いる。
図30は、第9の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図30は、図18に示す第4の実施形態のトランジスタ型保護素子(TRm,b)を、同一基板に形成される高耐圧MOSFET(MH)と低電圧MOSFET(ML)と共に図示したものである。
低電圧MOSFET(ML)は、たとえば、高耐圧MOSFET(MH)の制御回路を構成するロジック用MOSFETとしてよい。あるいは、低電圧MOSFET(ML)は、高耐圧MOSFET(MH)と同一基板に形成される撮像素子の制御回路を構成するロジック用MOSFETとしてよい。
何れにしても、低電圧MOSFET(ML)は、NチャネルMOSFETとPチャネルMOSFETの何れか一方、またはその両方が含まれる。ただし、図30では、図の煩雑化を避けるため、NチャネルMOSFETのみを図示する。なお、低電圧MOSFET(ML)は、同一基板に形成され、動作電圧の異なる低電圧のNチャネルMOSFET、PチャネルMOSFET、または、その両方を含んでもよい。
エピタキシャル成長層1E内の表面側には、各素子に適したウェルが形成されている。各ウェル内に、トランジスタ型保護素子(TRm,b)、高耐圧MOSFET(MH)、低電圧MOSFET(ML)の何れかが形成されている。
各素子間には、電気的絶縁を確保するための素子分離絶縁膜180が形成されている。素子分離絶縁膜180の下面に接するエピタキシャル成長層1Eの部分には、P型のチャネルストッパ不純物が高濃度に導入され、チャネルストッパ領域9が形成されている。
・低電圧MOSFETのためのゲート絶縁膜3L
(たとえば、膜厚1〜10[nm]のシリコン熱酸化膜)
・ゲート電極4L(たとえば、高濃度N型ポリシリコン電極)
・N+半導体からなる半導体からなるエクステンション領域7E
(近傍にP型のハロー領域(図示せず)が形成されていてもよい)
・N+半導体からなるソース領域5L
・N+半導体からなるドレイン領域6L
・ソース領域5Lとドレイン領域6Lをゲート電極4Lに対して自己整合で形
成するためのゲート側壁絶縁膜41
・高耐圧MOSFETのためのゲート絶縁膜3H
(たとえば、膜厚10〜100[nm]のシリコン熱酸化膜)
・ゲート電極4H(たとえば、高濃度N型ポリシリコン電極)
・ゲートとドレイン間の電界がゲート端へ集中することを緩和し、高いドレイン耐
圧を得るためのN−半導体からなる電界緩和領域7H
・N+半導体からなるソース領域5H
・N+半導体からなるドレイン領域6H
ここで、第2〜第4の実施形態と同様に、ゲート電極4、電界緩和領域7、低濃度領域7a必須の構成要素ではなく、任意に省略することができる。また、トランジスタ型保護素子(TRm,b)は、第5〜第8の実施形態に示すMOSトランジスタ型保護素子TRmと同様に形成することもできる。
トランジスタ型保護素子(TRm,b)のゲート絶縁膜3は、ゲート絶縁膜3Hと3Lの何れと同時に形成してもよい。ただし、図30のようにゲート電極4Lを設ける場合は、少なくともゲート電極直下の部分をゲート絶縁膜3Hと同時形成するのが好ましい。
ここで第1の実施形態と同様な工程は、図4(A)〜図7や工程1〜工程7の名称を適宜引用することで、その説明を簡略化する。追加の工程がある場合、例えば工程3と工程4の間に追加したい新たな工程、あるいは、工程3を細分化した場合の工程は工程3−1,3−2,…といった表記により表現する。第2〜第8の実施形態のトランジスタ型保護素子が集積化される場合は、以下の説明で適宜、説明を加える。
ただし、ここでは各トランジスタの活性領域に、犠牲酸化膜21を通してP型不純物を順次イオン注入する。各領域への選択的なイオン注入は、たとえば、基板全面をレジスト膜(図示せず)で被覆した後、フォトリソグラフィによって目的のトランジスタの活性領域を開口し、レジストをマスクとしてイオン注入することによって行う。注入する不純物には、たとえば硼素(B)を用いることができる。注入条件は、各トランジスタで所望のしきい値電圧が得られるように定める。ここでPウェル2HとPウェル2を同時にイオン注入することができる。
NチャネルMOSFET周辺のP型領域には硼素(B)などのP型不純物を注入してP型のチャネルストッパ領域9を形成し、PチャネルMOSFET周辺のN型領域には燐(P)などのN型不純物を注入してN型チャネルストッパ領域(不図示)を形成する。注入する不純物の濃度は、素子分離絶縁膜180の厚さと電源電圧とから、素子分離絶縁膜180直下に反転層が形成されないように定める。
図33(B)の工程2−2において、半導体基板1を熱酸化し、高耐圧MOSFETのためのゲート絶縁膜3Hを形成する。このとき、工程1−4までに半導体基板1に導入した不純物が活性化される。熱酸化は、酸素を含有する雰囲気中で基板を、例えば900〜1100[℃]に加熱することによって行うことができる。酸化膜の厚さは、高耐圧MOSFETのゲート駆動電圧に応じて定めればよく、たとえば10〜100[nm]とすることができる。
トランジスタ型保護素子(TRm,b)にゲート電極を設ける場合は、このとき図34(A)のように、トランジスタ型保護素子(TRm,b)のゲート領域とその近傍にはレジストPR0を残す。そうでない場合は、図34(B)のように、トランジスタ型保護素子(TRm,b)のゲート領域とその近傍にはレジストPR0を残さない。
その後、レジストPR0を除去する。この除去は、反応ガスにシラン(CF4)を含む反応性イオンエッチング、弗酸を含有する溶液への浸漬、あるいは、これらの組み合わせによって行うことができる。
トランジスタ型保護素子(TRm,b)の形成領域では、ゲート形成部分に、膜厚が若干積み増されたゲート絶縁膜3Hが形成され、その周囲の半導体活性領域表面にゲート絶縁膜3Lが形成される。
図35(B)には、ゲートを形成しない場合の断面を示し、トランジスタ型保護素子(TRm,b)の形成領域の半導体活性領域全面にゲート絶縁膜3Lが形成される。
ゲート電極形成のために、まず、半導体基板の表面にCVD法によってポリシリコン層を100〜200[nm]程度堆積し、その後、レジスト膜(図示せず)で被覆する。ポリシリコン層は、その堆積中か堆積後に燐(P)イオンが導入され導電率が上げられる。
続いてリソグラフィを行い、各トランジスタのゲート領域上のみにレジストを残した後、シラン(CF4)を含有する反応ガスを用いて反応性イオンエッチングを行い、レジストで被覆されていない領域のポリシリコン層を除去する。
その後、レジストを除去し、図36(A)と図36(B)のように、ポリシリコン製のゲート電極4L,4H,4を得る。
保護素子にゲート電極を設けない場合は、図37(B)のように、保護素子の活性領域内にレジストPR1でダミーゲートを設ける。
保護素子に電界緩和領域を設けない場合は、図38のように、高耐圧MOSFET(MH)の活性領域以外の領域をレジストPR1で被覆する。
これにより、図37および図38のように、高耐圧MOSFET(MH)に電界緩和領域7Hと低濃度領域7aHが形成される。また、図37の場合、さらにトランジスタ型保護素子(TRm,b)にも、電界緩和領域7と低濃度領域7aが形成される。
その後、レジストPR1を除去する。
図39(A)の工程4−1において、低電圧MOSFET(ML)の形成領域とトランジスタ型保護素子(TRm,b)の抵抗性降伏領域以外の領域をレジストPR2で被覆する。レジストPR2をマスクとして燐(P)を半導体基板1にイオン注入し、低電圧MOSFET(ML)のエクステンション領域7Eと、トランジスタ型保護素子(TRm,b)の抵抗性降伏領域8の不純物を同時に導入する。このとき、エクステンション不純物に続いて、弗化硼素(BF2)をイオン注入しエクステンション領域7Eの近傍にハロー領域を形成してもよい。
低電圧MOSFET(ML)の要請とは、ショートチャネル効果を抑制することである。
トランジスタ型保護素子(TRm,b)の第1の要請は、抵抗性降伏領域8のピンチオフ電圧が高耐圧MOSFET(MH)のドレイン耐圧より高くなることである。また、同時に満たすべき第2の要請は、ESDサージが侵入してドレイン接合が雪崩降伏した際、2つの雪崩降伏電流が良好な配分になるようなシート抵抗が得られるようにすることである。ここで“2つの雪崩降伏電流”は、抵抗性降伏領域8のゲートに相対する端部で生じる雪崩降伏電流と、ドレイン領域近傍の空乏層で生じる雪崩降伏電流を意味する。
このとき注入するイオン種は、砒素(As)、燐(P)、または、その両方とすることができる。それぞれの注入エネルギーとドーズ量は、ソース・ドレイン領域のシート抵抗、ならびに、後で形成する接続孔配線とソース・ドレイン領域との接触抵抗に応じて、ドレイン耐圧としきい値電圧のロールオフが良好にバランスするように選択する。ここでバランスさせるドレイン耐圧は高耐圧MOSFET(MH)のドレイン耐圧である。また、バランスさせるしきい値電圧は低電圧MOSFET(ML)のしきい値電圧である。
レジストPR3を除去した後、半導体基板を熱処理し、基板内に注入された不純物を活性化する。この熱処理は、アニール炉中で基板を1000[℃]前後で数秒間加熱することによって行うことができる。あるいは、RTA法を用いて極めて短時間にアニールを行ってもよい。
その後、図40(B)に示す工程7では、半導体基板表面に厚い層間絶縁膜11を堆積する。
層間絶縁膜11において、各MOSFETのゲート電極とソース・ドレイン領域上に接続孔を形成し、接続孔を金属で埋め込む。このとき、ソース・ドレイン領域と接続孔の埋め込み金属との間の接触抵抗を下げるために、ソース・ドレイン領域の表面に予めCoやNiを蒸着した後に熱処理し、シリサイド層を形成してもよい。
層間絶縁膜11上に金属配線層を形成し、これを光学リソグラフィとエッチングによってソース電極12,12L,12Hと、ドレイン電極13,13L,13Hとに分離する。
図41は、第10の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図41は、図30では現れていないPチャンネル型の低電圧MOSFET(ML)の部分を、同一基板に形成される高耐圧MOSFET(MH)とトランジスタ型保護素子(TRm,b)と共に図示したものである。
ここでは、低電圧MOSFET(ML)がN型のハロー領域71を有するPチャネルMOSFETである。ハロー領域71は、P型のエクステンション領域7Epの基板深部側に形成されている。N型のウェル(Nウェル2Ln)との冶金学的接合がエクステンション領域7Epに形成されないように、ハロー領域71が基板深部側にP型のエクステンション領域7Epより一回り大きく形成されている。ただし、ハロー領域71は、この形状に限定されない。
なお、第9の実施形態では、N型トランジスタに断面構造に特化して説明したため特に説明しなかったが、P型トランジスタの形成工程が既に存在している。そのため、N型のハロー領域71と同時に抵抗性降伏領域8を形成することは、何ら製造工程の追加とはならない。
図42は、第11の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図42において、図41と同一構成は、同一符号を付して示している。
図42に示す構造が図41の構造と異なる点は、Nウェル2Lnの素子分離絶縁膜180の下方部分にN型のチャネルストッパ領域91が設けられていることである。このN型のチャネルストッパ領域91も、図30や図42には現れていないだけであり、Nウェル2Lnの素子分離絶縁膜180の下方部分はN型とするのが普通である。
N型のチャネルストッパ領域91の形成工程は、図30の構造の製造工程(図31(A)〜図40(B))には記載していない。例えば、工程1−3(図32(A))のPウェルのイオン注入に続いて行う既存の、N型のチャネルストッパ領域91の形成工程において抵抗性降伏領域8を同時形成する。この場合、工程4−1(図39(A))のレジストPR2では抵抗性降伏領域8に対応する開口部を形成しない。
図43は、第12の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図43は、図30では現れていないN型の拡散層抵抗素子(30)を、同一基板に形成される高耐圧MOSFET(MH)とトランジスタ型保護素子(TRm,b)と共に図示したものである。
拡散層抵抗素子(30)は、エピタキシャル成長層1Eに、互いに離れてN型の高濃度な抵抗コンタクト領域31,32が形成されている。所定のシート抵抗を有するN型の抵抗領域33が、抵抗コンタクト領域31,32間をつなぐようにしてエピタキシャル成長層1E内に形成されている。
抵抗コンタクト領域31は、層間絶縁膜11内のプラグを介して配線34に接続されている。同様に、抵抗コンタクト領域32は層間絶縁膜11内のプラグを介して配線35に接続されている。
なお、第9の実施形態では、N型トランジスタに断面構造に特化して説明したため特に説明しなかったが、N型の拡散層抵抗素子(30)の形成工程が既に存在している。そのため、N型の抵抗領域33と同時に抵抗性降伏領域8を形成することは、何ら製造工程の追加とはならない。
図30に示す第9の実施形態は、他の第1〜第8の実施形態との組み合わせが任意であることは既に述べた。
第13の実施形態は、言わば第7の実施形態と第9の実施形態との組み合わせに関する。
図44に示す断面構造は、図24に示す第7の実施形態の構造と同様に、抵抗性降伏領域8に接触または近接する降伏容易化領域2Aが、トランジスタ型保護素子(TRm,b)に形成されている。
ここで降伏容易化領域2Aは、低電圧MOSFET(ML)におけるPウェル2Lと同時に形成される。Pウェル2とPウェル2Lとの濃度差によって、降伏容易化領域2Aが形成されている部分を、周囲のPウェル2より低濃度化するのか高濃度化するのかが定まる。降伏容易化領域2Aによって高濃度化する場合は、この降伏容易化領域2Aの部分で接合降伏が、抵抗性降伏領域8に接するPウェル2の他の部分より起きやすくなる。一方、降伏容易化領域2Aによって低濃度化する場合は、この降伏容易化領域2Aの部分以外の部分で接合降伏が、抵抗性降伏領域8に接するPウェル2の部分より起きやすくなる。
このように降伏容易化領域2Aは、接合降伏を起きやすくする箇所を限定する作用がある。
また、降伏容易化領域2Aの存在により、抵抗性降伏領域近傍のP型不純物濃度が調整され、ドレイン接合降伏時のシート抵抗を所望の値に近づけることができる。
図45(A)と図45(B)は、第14の実施形態に関わる製造方法によって形成される集積回路(例えば固体撮像素子のチップ)の断面構造図である。図45(B)には、同一基板に形成される高耐圧MOSFET(MH)、低電圧MOSFET(ML)、および、トランジスタ型保護素子(TRm,b)を示す。また、図45(A)は、図45(B)の各素子と同一基板に形成されるCMOSイメージセンサの画素MOSFET(Mpix)とフォトセンサ(PD)と共に図示したものである。
また、画素内の素子間分離は、基板表面から上方に突出した厚い素子分離絶縁膜180と、基板内部で素子間の絶縁性を確保するためのP型拡散分離領域53,54とで構成されている。
本実施形態においては、トランジスタ型保護素子(TRm,b)がPチャネル型GGMOSFETから形成されている。そして、そのGGMOSFETのP型の抵抗性降伏領域8pを、P型拡散分離領域53(上部)の形成工程、P型拡散分離領域54(下部)の形成工程、フォトセンサ(PD)のP−領域36の形成工程の何れか1つの工程で形成する。あるいは、これらの工程を任意に組み合わせて抵抗性降伏領域8pを形成する。
画素MOSFET(Mpix)とフォトセンサ(PD)の作製工程は、本発明の適用前から存在する工程であるため、本発明の適用によって工程数の増加はない。
また、これらの第1〜第14の実施形態とその組み合わせによる実施形態は、以下に述べる種々の変形が可能である。なお、以下の変形例同士も任意に組み合わせることができる。
第1〜第14の実施形態とその組み合わせによる実施形態では、埋め込み層の適用が可能である。
例えば図2の構造を一例とする。
図46に示すように、変形例1では、図2の構造の基板をP−型の低濃度半導体基板1Pに置き換え、さらにP型埋め込み層1Bを追加した構造を有する。このようにしても、第1の実施形態と同様な効果を得ることができる。また、P型埋め込み層を埋め込み絶縁膜に置き換えた構造でも、第1の実施形態と同様な効果を得ることができる。
第1〜第14の実施形態では、抵抗性降伏領域8,8pの不純物濃度は全長に渡って均一であるように描いたが、必ずしも均一である必要はなく、部分的に濃度や接合深さが変調されていてもよい。
また、ドレイン電極13とドレイン領域6との界面にシリサイドを形成し、接触抵抗を下げても良い。ただし、この場合は、シリサイド層は、ドレイン領域の周縁部から0.1[μm]以上内側に形成することが望ましい。
上述した第1〜第14の実施形態およびそれらの組み合わせ、ならびに、変形例1では、各部の不純物の導電型を入れ替えて作製した逆導電型のトランジスタや保護素子でも同様の効果を得ることができる。逆導電型のトランジスタや保護素子は、上記の製造方法の説明において各工程で導入する不純物の導電型を逆にすることにより、同様の手順によって作製できる。
本発明の技術思想は、基板構造として低濃度P型エピタキシャル層を有する高濃度P型基板に限定されるものではなく、高抵抗P型基板やN型基板、SOI基板などにも適用できる。
本発明の技術思想は、素子の材料としてSiに限定されるものではない。Siに代えて、SiGe,SiC,Geなどの他の半導体材料、ダイヤモンドなどのIV族半導体、GaAsやInPをはじめとするIII-V族半導体、ZnSeやZnSをはじめとするII-VI族半導体などでもよい。
本発明の技術思想は、半導体集積回路に限定されるものではない。当該技術思想は、ディスクリート半導体素子にも適用される。半導体集積回路は、ロジックIC、メモリIC、撮像デバイスなど、用途は任意である。
Claims (15)
- 半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側に離れてウェル内に形成された第2導電型半導体からなる単一のドレイン領域と、
前記ドレイン領域とゲート電極直下のウェル部分との間に位置して前記ドレイン領域と接しており、前記ゲート電極直下のウェル部分から所定の距離だけ離れ、前記ドレイン領域より冶金学的接合深さが小さい第2導電型半導体領域からなる抵抗性降伏領域と、
を有し、
前記ドレイン領域または前記抵抗性降伏領域に接合降伏が発生するドレインバイアスの印加時に、前記抵抗性降伏領域の空乏化されない領域である電気的中性領域が残り、かつ当該電気的中性領域の深さが、前記ドレイン領域の電気的中性領域の深さより小さくなるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている、
トランジスタ型保護素子。 - 前記ドレインバイアスを強くしていったときに、前記ドレイン領域に接合降伏が生じる前または後に、前記抵抗性降伏領域に空乏化されない領域が残った状態で当該抵抗性降伏領域に接合降伏が生じるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている、
請求項1に記載のトランジスタ型保護素子。 - 前記ドレイン領域と前記抵抗性降伏領域は、前記ゲート電極と反対側のウェル表面でエッジ位置が揃っている、
請求項1に記載のトランジスタ型保護素子。 - 前記抵抗性降伏領域の一部に接触または近接した第1導電型半導体からなる降伏容易化領域を1つ以上、複数の場合は互いに離散的に有している、
請求項1から3の何れか一項に記載のトランジスタ型保護素子。 - 前記ウェルより高濃度な第1導電型半導体からなるウェルコンタクト領域が、前記ソース領域の前記ゲート電極と反対側で前記ウェルに接触して形成されている、
請求項1から4の何れか一項に記載のトランジスタ型保護素子。 - 半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側に離れてウェル内に形成された第2導電型半導体からなる単一のドレイン領域と、
前記ドレイン領域とゲート電極直下のウェル部分との間に位置して前記ドレイン領域と接しており、前記ゲート電極直下のウェル部分から所定の距離だけ離れ、前記ドレイン領域より冶金学的接合深さが小さい第2導電型半導体領域からなる抵抗性降伏領域と、
前記抵抗性降伏領域の一部に接触または近接した第1導電型半導体からなる降伏容易化領域と、
を有し、
前記降伏容易化領域は、前記ドレイン領域の基板深部側の底面の一部に一端が接触または近接し、基板深部側に延びて他端が前記半導体基板に接続されている、
トランジスタ型保護素子。 - 半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるベース領域と、
前記ベース領域内に形成された第2導電型半導体からなるエミッタ領域と、
前記エミッタ領域から離れてベース領域内に形成された第2導電型半導体からなるコレクタ領域と、
前記コレクタ領域に接し、前記エミッタ領域と所定の距離だけ離れて前記ベース領域内に形成され、前記コレクタ領域より冶金学的接合深さが小さい第2導電型半導体領域からなる抵抗性降伏領域と、
を有し、
前記コレクタ領域または前記抵抗性降伏領域に接合降伏が発生するコレクタ電圧の印加時に、前記抵抗性降伏領域の空乏化されない領域である電気的中性領域が残り、かつ当該電気的中性領域の深さが、前記コレクタ領域の電気的中性領域の深さより小さくなるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている、
トランジスタ型保護素子。 - 第1の配線と第2の配線とに接続された回路と、
前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
を有し、
前記トランジスタ型保護素子は、
半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側に離れてウェル内に形成された第2導電型半導体からなる単一のドレイン領域と、
前記ドレイン領域とゲート電極直下のウェル部分との間に位置して前記ドレイン領域と接しており、前記ゲート電極直下のウェル部分から所定の距離だけ離れ、前記ドレイン領域より冶金学的接合深さが小さい第2導電型半導体領域からなる抵抗性降伏領域と、
を有し、
前記ドレイン領域または前記抵抗性降伏領域に接合降伏が発生するドレインバイアスの印加時に、前記抵抗性降伏領域の空乏化されない領域である電気的中性領域が残り、かつ当該電気的中性領域の深さが、前記コレクタ領域の電気的中性領域の深さより小さくなるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている、
半導体集積回路。 - 第1の配線と第2の配線とに接続された回路と、
前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
を有し、
前記トランジスタ型保護素子は、
半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるウェルと、
前記ウェルに形成された第2導電型半導体からなるソース領域と、
前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側に離れてウェル内に形成された第2導電型半導体からなる単一のドレイン領域と、
前記ドレイン領域とゲート電極直下のウェル部分との間に位置して前記ドレイン領域と接しており、前記ゲート電極直下のウェル部分から所定の距離だけ離れ、前記ドレイン領域より冶金学的接合深さが小さい第2導電型半導体領域からなる抵抗性降伏領域と、
前記抵抗性降伏領域の一部に接触または近接した第1導電型半導体からなる降伏容易化領域と、
を有し、
前記降伏容易化領域は、前記ドレイン領域の基板深部側の底面の一部に一端が接触または近接し、基板深部側に延びて他端が前記半導体基板に接続されている、
半導体集積回路。 - 第1の配線と第2の配線とに接続された回路と、
前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
を有し、
前記トランジスタ型保護素子は、
半導体基板と、
前記半導体基板に形成された第1導電型半導体からなるベース領域と、
前記ベース領域内に形成された第2導電型半導体からなるエミッタ領域と、
前記エミッタ領域から離れてベース領域内に形成された第2導電型半導体からなるコレクタ領域と、
前記コレクタ領域に接し、前記エミッタ領域と所定の距離だけ離れて前記ベース領域内に形成され、前記コレクタ領域より冶金学的接合深さが小さい第2導電型半導体領域からなる抵抗性降伏領域と、
を有し、
前記コレクタ領域または前記抵抗性降伏領域に接合降伏が発生するコレクタ電圧の印加時に、前記抵抗性降伏領域の空乏化されない領域である電気的中性領域が残り、かつ当該電気的中性領域の深さが、前記コレクタ領域の電気的中性領域の深さより小さくなるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている、
半導体集積回路。 - 半導体基板の回路領域に第1ウェルを形成し、保護素子領域に第1導電型の第2ウェルを形成するステップと、
前記第1ウェル内と前記第2ウェル内に各種不純物領域を形成するステップと、
を含み、
前記各種不純物領域を形成するステップが、
前記第2ウェルに第2導電型半導体からなる抵抗性降伏領域を形成する第1ステップと、
前記抵抗性降伏領域の一方端部に接する第2導電型の単一の第1の高濃度不純物領域と、前記抵抗性降伏領域の他方端部から所定距離だけ離れた第2導電型の第2の高濃度不純物領域とを、前記抵抗性降伏領域より冶金学的接合深さが深くなるように同時に形成する第2ステップと、
を有し、
前記第1ステップでは、前記第1の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第2の高濃度不純物領域および前記第2ウェルの電位を基準として前記第1の高濃度不純物領域に印加すると、前記抵抗性降伏領域に空乏化されない領域が残る冶金学的接合形状と濃度プロファイルが得られる条件で前記第2ウェル内に前記抵抗性降伏領域を形成すると同時に、前記第1ウェル内に第2導電型半導体からなる他の不純物領域を形成する、
半導体集積回路の製造方法。 - 前記他の不純物領域は、前記第1ウェルに形成する絶縁ゲートトランジスタのドレイン領域からゲート電極下方の第1ウェル部分に達するエクステンション領域、または、当該エクステンション領域のウェル深部側に接するハロー領域である、
請求項11に記載の半導体集積回路の製造方法。 - 前記他の不純物領域は、前記第1ウェルに形成する絶縁ゲートトランジスタを他の素子と絶縁分離する素子分離絶縁膜に対し、当該素子分離絶縁膜の直下の第1ウェル部分に形成するチャネルストッパ領域である、
請求項11に記載の半導体集積回路の製造方法。 - 前記他の不純物領域は、前記第1ウェルに形成する拡散層抵抗素子の抵抗値を決める抵抗領域である、
請求項11に記載の半導体集積回路の製造方法。 - 半導体基板の回路領域に第1ウェルを形成し、保護素子領域に第1導電型の第2ウェルを形成するステップと、
前記第1ウェル内と前記第2ウェル内に各種不純物領域を形成するステップと、
を含み、
前記各種不純物領域を形成するステップが、
前記第2ウェルに第2導電型半導体からなる抵抗性降伏領域を形成する第1ステップと、
前記抵抗性降伏領域に対しウェル深部側から接触または近接する降伏容易化領域を形成する第2ステップと、
前記抵抗性降伏領域の一方端部に接する第2導電型の単一の第1の高濃度不純物領域と、前記抵抗性降伏領域の他方端部から所定距離だけ離れた第2導電型の第2の高濃度不純物領域とを、前記抵抗性降伏領域より冶金学的接合深さが大きくなるように同時に形成する第3ステップと、
を有し、
前記第2ステップでは、前記第1の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第2の高濃度不純物領域および前記第2ウェルの電位を基準として前記第1の高濃度不純物領域に印加すると、前記抵抗性降伏領域に残される空乏化されていない領域のシート抵抗が所定値となるように前記第2ウェル内に前記抵抗性降伏領域を形成すると同時に、前記第1ウェル内に第2導電型半導体からなる他の不純物領域を形成する、
半導体集積回路の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008255556A JP5386916B2 (ja) | 2008-09-30 | 2008-09-30 | トランジスタ型保護素子、半導体集積回路およびその製造方法 |
TW098130274A TWI393238B (zh) | 2008-09-30 | 2009-09-08 | 電晶體型防護裝置,半導體積體電路,及其製造方法 |
US12/568,814 US20100078724A1 (en) | 2008-09-30 | 2009-09-29 | Transistor-type protection device, semiconductor integrated circuit, and manufacturing method of the same |
KR1020090092119A KR20100036978A (ko) | 2008-09-30 | 2009-09-29 | 트랜지스터-타입 보호 장치, 반도체 집적 회로, 및 그의 제조 방법 |
CN200910178949XA CN101714578B (zh) | 2008-09-30 | 2009-09-30 | 晶体管型保护器件、半导体集成电路及其制造方法 |
US14/339,825 US20140332846A1 (en) | 2008-09-30 | 2014-07-24 | Transistor-type protection device, semiconductor integrated circuit, and manufacturing method of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008255556A JP5386916B2 (ja) | 2008-09-30 | 2008-09-30 | トランジスタ型保護素子、半導体集積回路およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010087291A JP2010087291A (ja) | 2010-04-15 |
JP5386916B2 true JP5386916B2 (ja) | 2014-01-15 |
Family
ID=42056466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008255556A Expired - Fee Related JP5386916B2 (ja) | 2008-09-30 | 2008-09-30 | トランジスタ型保護素子、半導体集積回路およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20100078724A1 (ja) |
JP (1) | JP5386916B2 (ja) |
KR (1) | KR20100036978A (ja) |
CN (1) | CN101714578B (ja) |
TW (1) | TWI393238B (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5367390B2 (ja) * | 2009-01-28 | 2013-12-11 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
JP5136544B2 (ja) * | 2009-12-16 | 2013-02-06 | 三菱電機株式会社 | 半導体装置 |
JP5703790B2 (ja) * | 2011-01-31 | 2015-04-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US8458642B2 (en) * | 2011-03-28 | 2013-06-04 | International Business Machines Corporation | Method, a program storage device and a computer system for modeling the total contact resistance of a semiconductor device having a multi-finger gate structure |
CN102244105B (zh) * | 2011-06-20 | 2013-07-03 | 北京大学 | 具有高维持电压低触发电压esd特性的晶闸管 |
CN102572322B (zh) * | 2011-12-26 | 2014-07-30 | 深港产学研基地 | 超低压cmos图像传感器像素单元及电压输入输出方法 |
US8796776B2 (en) * | 2012-06-12 | 2014-08-05 | Macronix International Co., Ltd. | Protection component and electrostatic discharge protection device with the same |
CN104425394B (zh) | 2013-08-29 | 2018-01-12 | 财团法人工业技术研究院 | 基板、其制造方法及其应用 |
US9379541B2 (en) | 2013-09-26 | 2016-06-28 | Globalfoundries Inc. | EOS protection circuit with FET-based trigger diodes |
CN104701372B (zh) * | 2013-12-06 | 2017-10-27 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
CN104603949B (zh) * | 2014-01-27 | 2019-10-01 | 瑞萨电子株式会社 | 半导体器件 |
JP6277785B2 (ja) * | 2014-03-07 | 2018-02-14 | 富士電機株式会社 | 半導体装置 |
JP6537892B2 (ja) * | 2014-05-30 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
CN106158832A (zh) * | 2015-04-01 | 2016-11-23 | 联华电子股份有限公司 | 半导体结构 |
CN109417033B (zh) * | 2016-06-28 | 2022-03-18 | 株式会社索思未来 | 半导体装置以及半导体集成电路 |
CN107611121B (zh) * | 2016-07-11 | 2020-12-29 | 联华电子股份有限公司 | 用于静电放电保护的半导体结构 |
DE102016118499B4 (de) * | 2016-09-29 | 2023-03-30 | Infineon Technologies Dresden Gmbh | Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements |
WO2018063395A1 (en) | 2016-09-30 | 2018-04-05 | Intel Corporation | Pn diodes and connected group iii-n devices and their methods of fabrication |
CN107681003B (zh) * | 2017-09-11 | 2020-05-01 | 西安电子科技大学 | 一种具有多环电场调制衬底的元素半导体横向超结双扩散晶体管 |
CN108336085B (zh) * | 2018-03-21 | 2023-12-19 | 湖南静芯微电子技术有限公司 | 一种栅极嵌入小岛式可控硅静电防护器件 |
CN112531026B (zh) * | 2019-09-17 | 2022-06-21 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
JP7227110B2 (ja) * | 2019-09-18 | 2023-02-21 | 株式会社東芝 | 半導体装置 |
JP7500247B2 (ja) | 2020-03-31 | 2024-06-17 | エイブリック株式会社 | 半導体装置 |
US11705499B2 (en) * | 2021-06-11 | 2023-07-18 | Nanya Technology Corporation | Semiconductor device with inverter and method for fabricating the same |
CN115224129B (zh) * | 2022-06-22 | 2024-05-24 | 天狼芯半导体(成都)有限公司 | 一种平面型功率mos器件及其制备方法 |
CN115799259B (zh) * | 2022-12-19 | 2024-01-26 | 上海雷卯电子科技有限公司 | 一种提供增强型过压保护的mosfet及mosfet的制造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0466463A1 (en) * | 1990-07-10 | 1992-01-15 | Kawasaki Steel Corporation | Basic cell and arrangement structure thereof |
US5162884A (en) * | 1991-03-27 | 1992-11-10 | Sgs-Thomson Microelectronics, Inc. | Insulated gate field-effect transistor with gate-drain overlap and method of making the same |
US5440151A (en) * | 1993-04-09 | 1995-08-08 | Matra Mhs | Electrostatic discharge protection device for MOS integrated circuits |
JPH1012746A (ja) * | 1996-06-25 | 1998-01-16 | Nec Corp | 半導体装置 |
JP3753692B2 (ja) * | 2002-12-20 | 2006-03-08 | ローム株式会社 | オープンドレイン用mosfet及びこれを用いた半導体集積回路装置 |
JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
JP2006185952A (ja) * | 2004-12-24 | 2006-07-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP4703196B2 (ja) * | 2005-01-18 | 2011-06-15 | 株式会社東芝 | 半導体装置 |
JP2007242923A (ja) * | 2006-03-09 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路の静電気保護素子 |
JP5098214B2 (ja) * | 2006-04-28 | 2012-12-12 | 日産自動車株式会社 | 半導体装置およびその製造方法 |
JP2009158621A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体装置 |
-
2008
- 2008-09-30 JP JP2008255556A patent/JP5386916B2/ja not_active Expired - Fee Related
-
2009
- 2009-09-08 TW TW098130274A patent/TWI393238B/zh not_active IP Right Cessation
- 2009-09-29 KR KR1020090092119A patent/KR20100036978A/ko not_active Application Discontinuation
- 2009-09-29 US US12/568,814 patent/US20100078724A1/en not_active Abandoned
- 2009-09-30 CN CN200910178949XA patent/CN101714578B/zh not_active Expired - Fee Related
-
2014
- 2014-07-24 US US14/339,825 patent/US20140332846A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
KR20100036978A (ko) | 2010-04-08 |
TW201021189A (en) | 2010-06-01 |
TWI393238B (zh) | 2013-04-11 |
JP2010087291A (ja) | 2010-04-15 |
US20140332846A1 (en) | 2014-11-13 |
CN101714578B (zh) | 2012-07-04 |
CN101714578A (zh) | 2010-05-26 |
US20100078724A1 (en) | 2010-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5386916B2 (ja) | トランジスタ型保護素子、半導体集積回路およびその製造方法 | |
JP4844621B2 (ja) | トランジスタ型保護素子および半導体集積回路 | |
JP5113317B2 (ja) | 寄生バイポーラトランジスタ作用を減少したmos構造を有する集積回路 | |
US9673188B2 (en) | Integrated electrostatic discharge (ESD) clamping for an LDMOS transistor device having a bipolar transistor | |
US20080067615A1 (en) | Semiconductor device and method for fabricating thereof | |
US20060145260A1 (en) | Electro-static discharge protection circuit and method for fabricating the same | |
KR20120081830A (ko) | 반도체 장치 및 그 제조 방법 | |
JP2017152559A (ja) | 半導体装置および半導体装置の製造方法 | |
CN104704636B (zh) | 具有用于负电压操作的隔离式scr的esd保护电路 | |
US12002890B2 (en) | Semiconductor protection device | |
US11521961B2 (en) | Back ballasted vertical NPN transistor | |
TW201533899A (zh) | 半導體裝置與其製造方法 | |
US10249614B2 (en) | Semiconductor device | |
CN107454982B (zh) | 用于静电放电或过度电性应力保护的阶梯鳍式场效应晶体管 | |
WO2019174495A1 (zh) | 防静电金属氧化物半导体场效应管结构 | |
CN108352325B (zh) | 场效应晶体管和半导体器件 | |
KR102383641B1 (ko) | 실리콘 제어 정류기 기반 esd 보호 소자 | |
CN109244068A (zh) | 一种ligbt型高压esd保护器件 | |
JP5494519B2 (ja) | トランジスタ型保護素子および半導体集積回路 | |
JP5463698B2 (ja) | 半導体素子、半導体装置および半導体素子の製造方法 | |
CN102064193B (zh) | Dddmos及其制造方法 | |
JP2000068500A (ja) | 半導体装置およびその製造方法 | |
US20130334648A1 (en) | Methods and Apparatus for High Voltage Diodes | |
JP2011171662A (ja) | 保護トランジスタおよび半導体集積回路 | |
JP2011066290A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110822 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130305 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130702 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130910 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130923 |
|
LAPS | Cancellation because of no payment of annual fees |