CN107710409B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107710409B
CN107710409B CN201680038146.2A CN201680038146A CN107710409B CN 107710409 B CN107710409 B CN 107710409B CN 201680038146 A CN201680038146 A CN 201680038146A CN 107710409 B CN107710409 B CN 107710409B
Authority
CN
China
Prior art keywords
region
main surface
cell
diode
defect layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680038146.2A
Other languages
English (en)
Other versions
CN107710409A (zh
Inventor
田边广光
河野宪司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN107710409A publication Critical patent/CN107710409A/zh
Application granted granted Critical
Publication of CN107710409B publication Critical patent/CN107710409B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有具有集电极区域(14)的IGBT单元(10)、和具有阴极区域(22)的二极管单元(20)，在漂移区域(17)中具备第1缺陷层(15a)和第2缺陷层(15b)。在漂移区域中，在将由界面(Pb)和平面(Pc)包围的区域定义为边界区域时，二极管单元形成为，使漂移区域的第1主面侧的表面之中边界区域所占的面积S、与二极管单元所占的面积SDI满足SDI>S的关系，其中，上述界面(Pb)是IGBT单元和二极管单元的与第1主面正交的界面，上述平面(Pc)是穿过作为集电极区域与阴极区域的边界的、沿着集电极区域的漂移区域的界面的边界线、并与第1主面以角度45度交叉的平面。

Description

半导体装置
本申请基于2015年8月21日提出的日本专利申请第2015－163924号，这里引用其记载内容。
技术领域
本发明涉及将绝缘栅双极晶体管(IGBT)和二极管形成于同一个半导体基板而得到的半导体装置。
背景技术
在IGBT和二极管被形成于同一个半导体基板的、所谓的逆导通绝缘栅双极晶体管(RC－IGBT)中，经常进行通过离子照射进行的寿命控制。
专利文献1所记载的半导体装置对二极管单元重点地进行离子照射。由此，实现二极管单元的寿命的控制，并且，与遍及半导体基板的整面进行离子照射的情况相比能够降低IGBT的开启电压。进而，在该半导体装置中，使离子照射的部位从二极管单元向IGBT单元伸出，由离子照射带来的晶格缺陷层抑制从IGBT单元向二极管单元的电荷的注入。由此，能够降低开关损耗及恢复损耗。
但是，如果由离子照射带来的晶格缺陷层的向IGBT单元的伸出量较小，则不能充分地发挥开关损耗及恢复损耗的降低效果。此外，如果晶格缺陷层的向IGBT单元的伸出量较大，则开启电压的特性有可能恶化。
现有技术文献
专利文献
专利文献1：日本特开2011－216825号公报
发明内容
本发明的目的在于，提供降低开启电压并且能够降低开关损耗及恢复损耗的半导体装置。
有关本发明的一技术方案的半导体装置，在具有第1主面及其背面的第2主面的半导体基板中，一并设置有在第2主面的表层具有集电极区域的IGBT单元、和在第2主面的表层具有阴极区域的二极管单元，在第1主面与第2主面之间具备作为电荷的移动路径的漂移区域；上述半导体装置还具备：作为晶格缺陷层的第1缺陷层，形成在二极管单元中的漂移区域，通过离子照射而形成；第2缺陷层，与第1缺陷层同时形成，将第1缺陷层从二极管单元向IGBT单元侧延长而伸出并形成该第2缺陷层。在漂移区域中，在将由界面和平面包围的区域定义为边界区域时，二极管单元形成为，使漂移区域的第1主面侧的表面之中边界区域所占的面积S、与二极管单元所占的面积SDI满足SDI>S的关系，其中，上述界面是IGBT单元和二极管单元的与第1主面正交的界面，上述平面是穿过作为集电极区域与阴极区域的边界的、沿着集电极区域的漂移区域的界面的边界线、并与第1主面以角度45度交叉的平面。
根据发明者的设备仿真的结果，通过形成二极管单元以满足SDI>S的关系，与以往结构相比能够使开关损耗(Eon)与恢复损耗(Err)之和较小。这是因为能够使储存到边界区域中的电荷量在储存到二极管单元及边界区域中的总电荷量中所占的比例较小。即，如果采用上述半导体装置，则能够不使IGBT单元的动作时的开启电压增大地降低Eon+Err。因而，能够不使第2缺陷层在IGBT单元中所占的面积过大地抑制二极管的恢复损耗。换言之，能够消除IGBT的开启电压和二极管的恢复损耗的此消彼长。
另一方面，通过使储存到二极管单元中的电荷量在储存到二极管单元及边界区域中的总电荷量中所占的比例变大，也能够起到与上述同样的效果。
有关本发明的另一技术方案的半导体装置，在具有第1主面及其背面的第2主面的半导体基板中，一并设置有在第2主面的表层具有集电极区域的IGBT单元、和在第2主面的表层具有阴极区域的二极管单元，在第1主面与第2主面之间具备作为电荷的移动路径的漂移区域；上述半导体装置还具备：作为晶格缺陷层的第1缺陷层，形成在二极管单元中的漂移区域，通过离子照射而形成；第2缺陷层，与第1缺陷层同时形成，第1缺陷层从二极管单元向IGBT单元侧延长从而伸出并形成该第2缺陷层。IGBT单元及二极管单元形成为，使得在二极管单元动作时，与IGBT单元动作时相比，在漂移区域中流动的电流密度较高；用来形成晶格缺陷层的离子照射的量基于二极管单元动作时的正向电压－损耗特性来决定，以使得储存到漂移区域中的总电荷量成为预先规定的规定量。
由此，基于二极管单元的动作时的正向电压－损耗特性决定用来形成晶格缺陷层的离子照射的量。具体而言，决定离子照射量，以在漂移区域中储存预先规定的规定的电荷量。即，能够使漂移区域的总电荷量固定，并且使储存到二极管单元中的电荷量的比例较大，所以能够抑制由于储存在二极管单元与IGBT单元之间的边界附近的电荷而带来的损耗的增加。换言之，能够抑制从IGBT单元向二极管区域的多余的电荷的注入。由此，能够不使第2缺陷层的伸出量增加而降低Eon+Err。
这意味着，如果改变视点，则与以往结构相比需要使有关第1缺陷层的形成的离子照射的量变大。即，由于用来形成第2缺陷层的离子照射的量与以往相比变大，所以从IGBT单元向二极管单元的电荷的注入量被边界区域抑制，在二极管单元的动作时能够减小恢复损耗。因而，能够不使第2缺陷层在IGBT单元中所占的面积过大地抑制二极管的恢复损耗。换言之，能够消除IGBT的开启电压和二极管的恢复损耗的此消彼长。
附图说明
本发明的上述或其他目的、结构、优点一边参照下述附图一边根据以下的详细说明会变得清楚。
图1是表示有关第1实施方式的半导体装置的概略结构的剖视图。
图2是表示半导体装置中的IGBT单元与二极管单元的面积的关系的俯视图。
图3是表示仿真结果的图。
图4是表示仿真结果的图。
图5是表示有关第1变形例的半导体装置中的IGBT单元与二极管单元的面积的关系的俯视图。
图6是表示有关第2实施方式的半导体装置的概略结构的剖视图。
图7是表示有关第2变形例的半导体装置的概略结构的剖视图。
图8是表示有关第3实施方式的半导体装置的概略结构的剖视图。
图9是表示有关第3变形例的半导体装置的概略结构的剖视图。
图10是表示有关第4实施方式的半导体装置的概略结构的剖视图。
图11是表示有关第4变形例的半导体装置的概略结构的剖视图。
图12是表示有关第5实施方式的半导体装置的概略结构的剖视图。
图13是表示有关第5变形例的半导体装置的概略结构的剖视图。
具体实施方式
以下，基于附图说明本发明的实施方式。另外，在以下的各图中，对相互相同或等同的部分赋予相同的标号。
(第1实施方式)
首先，参照图1及图2，对有关本实施方式的半导体装置的概略结构进行说明。
如图1所示，该半导体装置100是将IGBT单元10和二极管单元20形成于一个半导体基板50而成的逆通电型IGBT、即所谓的RC－IGBT。该半导体装置100中，作为IGBT单元10的构成要素，具备基极区域11、沟槽栅极12、发射极区域13、集电极区域14及晶格缺陷层15。
此外，作为二极管单元20的构成要素，具备阳极区域21及阴极区域22。
进而，本实施方式的半导体装置100具备被基极区域11包围而形成的基极接触区域16a、以及被阳极区域21包围而形成的阳极接触区域16b。另外，在以下的说明中，有将基极接触区域16a和阳极接触区域16b一起称作接触区域16的情况。
并且，在基极区域11与集电极区域14之间、以及阳极区域21与阴极区域22之间，形成有漂移区域17。
半导体基板50在硅中被掺杂杂质而成为n导电型。半导体基板50被从硅晶片切出，具有第1主面50a和作为其背面的第2主面50b，通过对各主面进行离子注入，形成IGBT单元10及二极管单元20。另外，在本实施方式中，在将第1主面50a正面观察的情况下，将具有集电极区域14的部分称作IGBT单元10，将具有阴极区域22的部分称作二极管单元20。
基极区域11在IGBT单元10中被形成在半导体基板50的第1主面50a侧的表层。基极区域11例如通过掺入硼作为杂质而成为p导电型。该基极区域11通过对后述的沟槽栅极12施加规定的电压而产生沟道。由此，在发射极区域13与集电极区域14之间流过电流。
沟槽栅极12从第1主面50a向半导体基板50的深度方向延伸而形成。沟槽栅极12形成为，将基极区域11贯通而到达后述的漂移区域17。沟槽栅极12是将在半导体基板50的第1主面50a处挖掘出的沟槽的内壁用绝缘膜覆盖、并将沟槽内部用多晶硅填埋的构造，但由于是通常周知的构造，所以在图1中没有图示详细情况。沟槽栅极12被连接于作为IGBT单元10的控制端子的栅极端子，被用于开关的控制。
发射极区域13被有选择地形成在第1主面50a侧的表层。发射极区域13例如通过掺入砷或磷作为杂质而成为n导电型。发射极区域13与沟槽栅极12接触，并且以覆盖基极区域11的方式形成。另外，发射极区域13仅形成在相当于IGBT单元10的部分，并被连接于作为IGBT单元10的输出端子的发射极端子，例如被设为GND电位。
集电极区域14被形成在IGBT单元10中的第2主面50b侧的表层。集电极区域14例如通过掺入硼作为杂质而成为p导电型。另外，集电极区域14的杂质浓度比基极区域11的杂质浓度高。集电极区域14被连接于作为IGBT单元10的输出端子的集电极端子，在与发射极区域13之间流过集电极电流。
阳极区域21在二极管单元20中被形成在半导体基板50的第1主面50a侧的表层。阳极区域21例如通过掺入硼作为杂质而成为p导电型。另外，阳极区域21能够通过与IGBT单元10的基极区域11相同的工序形成，距离形成阳极区域21的第1主面50a的深度及杂质浓度与基极区域11相同。阳极区域21在与后述的阴极区域22及漂移区域17之间形成PN结，发挥作为二极管的功能。
阴极区域22被形成在二极管单元20中的第2主面50b侧的表层。阴极区域22例如通过掺入砷或磷作为杂质成为n导电型。另外，阴极区域22的杂质浓度比半导体基板50的杂质浓度高。
晶格缺陷层15是通过使在漂移区域17中移动的电荷的寿命较短而调整电荷的储存量的层。晶格缺陷层15通过利用离子照射对半导体基板50的晶体构造带来损伤、使其产生晶格缺陷而形成。作为向半导体基板50照射的离子种类，例如能够采用质子或氦离子、氩离子。
本实施方式的晶格缺陷层15具有：第1缺陷层15a，在漂移区域17中形成在二极管单元20的第1主面50a侧；第2缺陷层15b，从第1缺陷层15a连续地向IGBT单元10侧伸出而形成；第3缺陷层15c，跨IGBT单元10和二极管单元20而形成在第2主面50b侧。第1缺陷层15a控制二极管单元的动作时的正向电压(VF)及恢复损耗(Err)。第2缺陷层15b作为用于防止在二极管单元的动作时、意外地从IGBT单元10侧注入电荷的阻挡层(barrier)发挥作用。另外，关于第2缺陷层15b，作为从IGBT单元10和二极管单元20的界面Pb的伸出量，优选设为300μm以下。此外，第3缺陷层15c在IGBT单元10侧为了控制IGBT的开启电压(Von)及开关损耗(Eon)而形成，在二极管单元20侧为了控制正向电压(VF)及恢复损耗(Err)而形成。
另外，照射的离子的量越多，晶格缺陷层15中的损伤越大，所以能够使电荷的寿命较短。即，设计者能够通过离子照射量调整Von、Eon、VF、Err的各特性。反言之，离子照射量必须设定为满足所要求的Von、Eon、VF、Err。第1缺陷层15a、第2缺陷层15b及第3缺陷层15c的离子照射量、换言之即离子照射时间可以根据所要求的用途来进行优化，在本实施方式中，例如分别被设定为0.01μs～10μs左右。
基极接触区域16a及阳极接触区域16b分别是杂质浓度比基极区域11及阳极区域21高的p导电型的半导体区域。接触区域16当半导体装置100作为二极管动作时作为阳极发挥功能，并且，当半导体装置100作为IGBT动作时发挥功能，以将从集电极区域14注入到半导体基板50中的电荷在关断(turn off)时效率良好地抽取。
漂移区域17是通过在半导体基板50形成基极区域11、集电极区域14、阳极区域21及阴极区域22而规定的区域。具体而言，是基极区域11与集电极区域14之间的区域、以及阳极区域21与阴极区域22之间的区域，当然，是n导电型，杂质浓度与半导体基板50相同。
为了以后的说明，如以下这样定义边界区域。即，如图1中斜线所示，将被表面Pa、界面Pb和平面Pc包围的区域定义为边界区域R，表面Pa是漂移区域17的第1主面50a侧的表面，界面Pb是IGBT单元10与二极管单元20的界面，平面Pc穿过作为集电极区域14与阴极区域22的边界的、沿着漂移区域17与集电极区域14的界面的边界线，并与第1主面50a以角度45度交叉。
边界区域R是三维的区域，沿着IGBT单元10与二极管单元20的界面形成。此外，根据上述定义，由于平面Pc与第1主面50a以大致45度交叉，所以边界区域R的表面Pa从二极管单元20的伸出量与漂移区域17的厚度L相同。平面Pc相对于第1主面50a的角度45度依据的是从阴极区域22注入到漂移区域17中的电荷的扩散为大致45度这一情况。如图2所示，能够伴随着边界区域R的定义，来定义漂移区域17的第1主面50a侧的表面中的边界区域所占的面积S。面积S依存于漂移区域17的厚度L和将第1主面50a正面观察时的二极管单元20的形状。
本实施方式的二极管单元20当将第1主面50a正面观察时呈长方形。并且，将其面积表示为SDI。边界区域R沿着二极管单元20的外缘形成为环状。本实施方式的二极管单元20形成为，使面积S和面积SDI满足SDI>S的关系。
接着，参照图3及图4，对有关本实施方式的半导体装置100的作用效果进行说明。
发明者对于开关损耗(Eon)与恢复损耗(Err)之和相对于基于二极管单元20的面积SDI与基于边界区域R的面积S之比SDI/S的变化，实施了仿真。图3表示仿真的结果。根据图3可知，能够不使第2缺陷层15b向IGBT单元10的伸出量变大地在SDI/S>1的条件下显著地降低Eon+Err。
开关损耗Eon和恢复损耗Err由在二极管动作时被储存到漂移区域17的总电荷量、和来自IGBT单元10的注入量决定。所谓SDI/S>1的条件，意味着使边界区域R中的电荷量在总电荷量中所占的比例较小，是对从IGBT单元10向二极管单元20注入的电荷的损耗带来的影响充分变小的条件。
此外，如果使SDI/S过大则有二极管的恢复耐受量(recovery tolerance)下降等反面效果，由于在SDI/S>5的范围中Eon+Err向固定的值渐进，所以不需要将基于二极管单元20的面积SDI超过需要地增大。即，优选的是SDI/S<5。如以上这样，通过将半导体装置100形成为，使二极管单元20满足S<SDI<5S的关系，能够发挥Eon+Err的降低效果。
另外，如图4所示，Eon+Err依存于第2缺陷层15b的伸出量。通过使SDI/S增大而带来的Eon+Err的降低量在第2缺陷层15b的伸出量为300μm以下的情况下变得显著。即，使第2缺陷层15b的伸出量为300μm以下在本实施例中使由于SDI/S变大而带来的损耗降低的效果较大。
但是，该边界区域R是与第2缺陷层15b独立地定义的，没有必要为了Eon+Err的调整而必须调整第2缺陷层15b的伸出量。即，如果采用有关本实施方式的半导体装置100，则能够不使IGBT单元10的动作时的开启电压(Von)增大地使Eon+Err降低。
(第1变形例)
为了满足SDI/S>1的条件，优选的是将二极管单元20的形状设定为，使面积SDI相对于面积S尽可能小。如图5所示，二极管单元20如果当从第1主面50a正面观察时形成为正圆形状，则与具有相同面积的其他形状相比，能够使基于边界区域R的面积SDI最小。
(第2实施方式)
在第1实施方式中，关于边界区域R的沿着第1主面50a的面积SDI与二极管单元20的面积S的关系，说明了通过以满足规定条件的方式形成二极管单元20而抑制从IGBT单元10向二极管单元20的电荷的注入的例子。即，说明了使在总电荷量中所占的被储存到边界区域R的电荷量较小的例子。相对于此，通过使被储存到二极管单元20中的电荷量相对于总电荷量的比例较大，也能够起到同样的效果。在本实施方式中，对不依赖于面积比SDI/S的二极管单元20的形成条件进行说明。
本实施方式的半导体装置200与第1实施方式同样，如图6所示，作为IGBT单元10的构成要素，具备基极区域11、沟槽栅极12、发射极区域13、集电极区域14及晶格缺陷层15。此外，作为二极管单元20的构成要素，具备阳极区域21及阴极区域22。并且，具备被基极区域11或阳极区域21包围而形成的接触区域16。此外，在基极区域11与集电极区域14之间、以及阳极区域21与阴极区域22之间，形成有漂移区域17。
另外，除了阳极区域21的杂质浓度、用来形成晶格缺陷层15中的第1缺陷层15a和第2缺陷层15b的离子照射量、以及面积比SDI/S的条件以外的要件与第1实施方式的半导体装置100是同样的，所以省略详细的说明。
在本实施方式的半导体装置200中，面积比SDI/S没有条件，代之，使阳极区域21的杂质浓度比基极区域11高。即，在本实施方式中，不将基极区域11和阳极区域21用相同工序形成，而是分别通过独立的不同的工序形成。
此外，将用来形成第1缺陷层15a和第2缺陷层15b的离子照射量相比于第1实施方式设定得较大。
在该半导体装置200中，由于使阳极区域21的杂质浓度比基极区域11高，所以相比于阳极区域21的杂质浓度与基极区域11相同的条件，二极管导通时的储存电荷量变大。因此，恢复损耗(Err)增大。但是，如上述那样，由于用来形成第1缺陷层15a和第2缺陷层15b的离子照射量与第1实施方式相比被设定得较大，所以能够抑制Err的增大。
如上述那样，设定离子照射量，以使得在二极管单元20的动作时的正向电压－损耗特性中，相对于第1实施方式不改变恢复损耗(Err)。即，设定为，使得在二极管动作时被储存到漂移区域17中的总电荷量成为规定的值。由此，用来形成第2缺陷层15b的离子照射量与第1实施方式相比相对地增大。通过该增大的缺陷，在该半导体装置200中，能够不规定面积比SDI/S的条件地抑制从IGBT单元10向二极管单元20的电荷的注入量。
(第2变形例)
第2实施方式的半导体装置200，是将二极管单元20中的阳极区域21的杂质浓度相对于IGBT单元10中的基极区域11一律地设为高浓度的形态。但是，不需要遍及阳极区域21的整个区域而与基极区域11相比是高浓度。
也可以如图7所示，相对于第2实施方式的半导体装置200，在阳极区域21中的距IGBT单元10较近侧的部分，使杂质浓度相比其他的阳极区域21为低浓度。在本变形例的半导体装置210中，例如使阳极区域21中的距IGBT单元10较近侧的杂质浓度与IGBT单元10中的基极区域11相同。
由此，本变形例的半导体装置210与第2实施方式的半导体装置200相比，能够抑制二极管动作时的电荷的绝对量，所以能够抑制从IGBT单元10向二极管单元20的电荷的注入量。
(第3实施方式)
在本实施方式中，说明相对于总电荷量使储存在二极管单元20中的电荷量的比例较大的例子。
本实施方式的半导体装置300在面积比SDI/S上没有条件，代之，如图8所示，除了第1实施方式的半导体装置100以外还具备电荷储存层18。电荷储存层18为杂质浓度比漂移区域17高的n导电型，在IGBT单元10中，被形成在比第2缺陷层15b更靠第1主面50a侧、并且与基极区域11接触的位置。
电荷储存层18由于具有比漂移区域17高的杂质浓度，所以基极区域11－电荷储存层18间的内置电位相比于基极区域11－漂移区域17间的内置电位而言变高。由此，能够抑制从IGBT单元10向二极管单元20的电荷(空穴)的注入量，能够使二极管导通时的被储存到二极管单元20中的电荷量相对于被储存到漂移区域17中的总电荷量的比例比IGBT单元10高。即，通过从IGBT单元10向二极管单元20的电荷(空穴)的注入量的抑制，能够降低Eon+Err。
(第3变形例)
第3实施方式的半导体装置300是仅在IGBT单元10具备电荷储存层18的形态。相对于此，本变形例的半导体装置310如图9所示，电荷储存层18从IGBT单元10延长到二极管单元20侧的漂移区域17的一部分区域。
由此，本变形例的半导体装置310与第3实施方式的半导体装置300相比，能够抑制二极管动作时的电荷的绝对量，所以能够进一步抑制从IGBT单元10向二极管单元20的电荷的注入量。
(第4实施方式)
在本实施方式中，与第3实施方式同样，说明了将储存到二极管单元20中的电荷量相对于总电荷量的比例增大的例子。
本实施方式的半导体装置400在面积比SDI/S上没有条件，代之，如图10所示，IGBT单元10中的第1主面50a侧形成为埋入接触构造。
采用埋入接触构造的半导体装置400中，除了第1实施方式的IGBT单元10的构造以外，还具有沟槽接触件19。沟槽接触件19被配置在相邻的沟槽栅极12之间，是从第1主面50a在半导体基板50的厚度方向上延伸而形成的导体，例如由钨构成。沟槽接触件19的延伸的前端被连接到基极接触区域16a。在沟槽接触件19与沟槽栅极12之间形成有发射极区域13，基极区域11及基极接触区域16a不在第1主面50a中露出。换言之，基极区域11及基极接触区域16a形成为埋入在半导体基板50的内部的构造。因此，该半导体装置400的发射极区域13与第1实施方式相比被形成到从第1主面50a来看较深的位置。
由此，能够使二极管导通时的储存到二极管单元20中的电荷量相对于储存到漂移区域17中的总电荷量的比例比IGBT单元10高。即，与第3实施方式同样，与第1实施方式相比能够抑制从IGBT单元10向二极管单元20的电荷的注入量，能够降低Eon+Err。
(第4变形例)
第4实施方式的半导体装置400是仅在IGBT单元10采用埋入接触构造的形态。相对于此，本变形例的半导体装置410如图11所示，采用埋入接触构造从IGBT单元10延长到二极管单元20侧的一部分区域的构造。
由此，本变形例的半导体装置410与第4实施方式的半导体装置400相比能够抑制二极管动作时的电荷的绝对量，所以能够进一步抑制从IGBT单元10向二极管单元20的电荷的注入量。
(第5实施方式)
在本实施方式中，说明与第3及第4实施方式同样、相对于总电荷量而言将储存到二极管单元20中的电荷量的比例增大的例子。
本实施方式的半导体装置500在面积比SDI/S上没有条件，代之，如图12所示，在IGBT单元10的第1主面50a侧具有间隔剔除部(skipping portion)30。间隔剔除部30在相邻的沟槽栅极12之间的区域中未形成有发射极区域13及基极接触区域16a，成为基极区域11在第1主面50a中露出的构造。使间隔剔除部30的基极区域11的杂质浓度比除了间隔剔除部30以外的基极区域11低。
由此，能够使二极管导通时的储存到二极管单元20中的电荷量相对于储存到漂移区域17中的总电荷量的比例比IGBT单元10高。因而，与第1实施方式相比能够抑制从IGBT单元10向二极管单元20的电荷的注入量，能够降低Eon+Err。
(第5变形例)
第5实施方式的半导体装置500是仅在IGBT单元10形成间隔剔除部30的形态。相对于此，本变形例的半导体装置510如图13所示，使阳极区域21中的距IGBT单元10较近的一侧的部分的杂质浓度，与间隔剔除部30中的基极区域11的杂质浓度同等。在本变形例的半导体装置510中，例如，使阳极区域21中的距IGBT单元10较近的一侧的杂质浓度与间隔剔除部30中的基极区域11相同。
由此，本变形例的半导体装置510与第5实施方式的半导体装置500相比能够抑制二极管动作时的电荷的绝对量，所以能够抑制从IGBT单元10向二极管单元20的电荷的注入量。
(其他实施方式)
以上，对本发明的优选的实施方式进行了说明，但本发明完全不受上述实施方式限制，在不脱离本发明的主旨的范围内能够各种各样地变形而实施。
在第1实施方式及其变形例中，对作为二极管单元20的形状而采用长方形或正圆的例子进行了说明，但其形状是任意的。二极管单元20只要形成为满足面积的关系SDI>S就可以。
关于第2～第5实施方式及第2～第5变形例，能够各种各样地组合而实施。例如，也可以如在第2实施方式中说明的那样，使二极管单元20中的阳极区域21高浓度化，并且在IGBT单元10中形成在第3实施方式中说明的那样的电荷储存层18。
此外，在上述各实施方式中，对具有第3缺陷层15c的结构进行了说明，但并不一定需要第3缺陷层15c，能够根据IGBT单元10的开启电压及开关损耗、二极管单元20的正向电压及恢复损耗的要求而适当形成。当然，第3缺陷层15c也可以在IGBT单元10及二极管单元20中部分地形成。
另外，第1实施方式和第2～第5实施方式，是基于使在二极管动作时储存的总电荷量中所占的、IGBT单元10和二极管单元20的边界附近的电荷量的比例较小、换言之使二极管单元20的电荷量的比例较大这一相同的技术思想的半导体装置的形态。由此，在各实施方式及各变形例中，以具有沟槽栅极12的沟槽栅极型RC－IGBT为例进行了说明，但如果是平面型的RC－IGBT，基于同样的思想，也能够将各实施方式的形态应用于平面型RC－IGBT。

Claims (10)

1.一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有在上述第2主面的表层具有集电极区域(14)的IGBT单元(10)、和在上述第2主面的表层具有阴极区域(22)的二极管单元(20)，在上述第1主面与上述第2主面之间具备作为电荷的移动路径的漂移区域(17)；
上述半导体装置还具备：
作为晶格缺陷层(15)的第1缺陷层(15a)，形成在上述二极管单元中的上述漂移区域，通过离子照射而形成；以及
第2缺陷层(15b)，与上述第1缺陷层同时形成，上述第1缺陷层从上述二极管单元向上述IGBT单元侧延长从而伸出并形成该第2缺陷层；
上述半导体装置的特征在于，
在上述漂移区域，在将由界面(Pb)和平面(Pc)包围的区域定义为边界区域时，上述二极管单元形成为，使上述漂移区域的第1主面侧的表面之中上述边界区域所占的面积S、与上述二极管单元所占的面积SDI满足SDI>S的关系，其中，上述界面(Pb)是上述IGBT单元和上述二极管单元的与上述第1主面正交的界面，上述平面(Pc)是穿过作为上述集电极区域与上述阴极区域的边界的、沿着上述集电极区域的上述漂移区域的界面的边界线、并与上述第1主面以角度45度交叉的平面。
2.如权利要求1所述的半导体装置，其特征在于，
上述二极管单元形成为，满足SDI<5S。
3.如权利要求1或2所述的半导体装置，其特征在于，
上述二极管单元当将上述第1主面正面观察时形成为正圆状。
4.一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有在上述第2主面的表层具有集电极区域(14)的IGBT单元(10)、和在上述第2主面的表层具有阴极区域(22)的二极管单元(20)，在上述第1主面与上述第2主面之间具备作为电荷的移动路径的漂移区域(17)；
上述半导体装置还具备：
作为晶格缺陷层(15)的第1缺陷层(15a)，形成在上述二极管单元中的上述漂移区域，通过离子照射而形成；以及
第2缺陷层(15b)，与上述第1缺陷层同时形成，上述第1缺陷层从上述二极管单元向上述IGBT单元侧延长从而伸出并形成该第2缺陷层；
上述半导体装置的特征在于，
上述IGBT单元及上述二极管单元形成为，使得当上述二极管单元动作时，与上述IGBT单元动作时相比，在上述漂移区域中流动的电流密度较高；
用来形成上述晶格缺陷层的离子照射的量基于上述二极管单元动作时的正向电压－损耗特性来决定，以使得储存到上述漂移区域的总电荷量成为预先规定的规定量；
上述IGBT单元具有形成在上述第1主面的表层的基极区域(11)，并且上述二极管单元具有形成在上述第1主面的表层的阳极区域(21)；
上述基极区域的杂质浓度基于预先规定的与上述IGBT单元的动作有关的阈值电压来决定；
上述阳极区域的杂质浓度比上述基极区域的杂质浓度高。
5.一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有在上述第2主面的表层具有集电极区域(14)的IGBT单元(10)、和在上述第2主面的表层具有阴极区域(22)的二极管单元(20)，在上述第1主面与上述第2主面之间具备作为电荷的移动路径的漂移区域(17)；
上述半导体装置还具备：
作为晶格缺陷层(15)的第1缺陷层(15a)，形成在上述二极管单元中的上述漂移区域，通过离子照射而形成；以及
第2缺陷层(15b)，与上述第1缺陷层同时形成，上述第1缺陷层从上述二极管单元向上述IGBT单元侧延长从而伸出并形成该第2缺陷层；
上述半导体装置的特征在于，
上述IGBT单元及上述二极管单元形成为，使得当上述二极管单元动作时，与上述IGBT单元动作时相比，在上述漂移区域中流动的电流密度较高；
用来形成上述晶格缺陷层的离子照射的量基于上述二极管单元动作时的正向电压－损耗特性来决定，以使得储存到上述漂移区域的总电荷量成为预先规定的规定量；
上述IGBT单元具有形成在上述第1主面的表层的基极区域(11)，并且上述二极管单元具有形成在上述第1主面的表层的阳极区域(21)；
上述基极区域的杂质浓度基于预先规定的与上述IGBT单元的动作有关的阈值电压来决定；
上述阳极区域中的与上述IGBT单元邻接的区域的杂质浓度与上述基极区域的杂质浓度相同；
上述阳极区域中的从上述IGBT单元离开了的区域的杂质浓度比上述基极区域的杂质浓度高。
6.一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有在上述第2主面的表层具有集电极区域(14)的IGBT单元(10)、和在上述第2主面的表层具有阴极区域(22)的二极管单元(20)，在上述第1主面与上述第2主面之间具备作为电荷的移动路径的漂移区域(17)；
上述半导体装置还具备：
作为晶格缺陷层(15)的第1缺陷层(15a)，形成在上述二极管单元中的上述漂移区域，通过离子照射而形成；以及
第2缺陷层(15b)，与上述第1缺陷层同时形成，上述第1缺陷层从上述二极管单元向上述IGBT单元侧延长从而伸出并形成该第2缺陷层；
上述半导体装置的特征在于，
上述IGBT单元及上述二极管单元形成为，使得当上述二极管单元动作时，与上述IGBT单元动作时相比，在上述漂移区域中流动的电流密度较高；
用来形成上述晶格缺陷层的离子照射的量基于上述二极管单元动作时的正向电压－损耗特性来决定，以使得储存到上述漂移区域的总电荷量成为预先规定的规定量；
在上述IGBT单元的上述漂移区域中，在比上述第2缺陷层更靠上述第1主面侧，具备第1导电型的电荷储存层(18)。
7.如权利要求6所述的半导体装置，其特征在于，
上述电荷储存层伸出到上述二极管单元的一部分的区域而形成。
8.一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有在上述第2主面的表层具有集电极区域(14)的IGBT单元(10)、和在上述第2主面的表层具有阴极区域(22)的二极管单元(20)，在上述第1主面与上述第2主面之间具备作为电荷的移动路径的漂移区域(17)；
上述半导体装置还具备：
作为晶格缺陷层(15)的第1缺陷层(15a)，形成在上述二极管单元中的上述漂移区域，通过离子照射而形成；以及
第2缺陷层(15b)，与上述第1缺陷层同时形成，上述第1缺陷层从上述二极管单元向上述IGBT单元侧延长从而伸出并形成该第2缺陷层；
上述半导体装置的特征在于，
上述IGBT单元及上述二极管单元形成为，使得当上述二极管单元动作时，与上述IGBT单元动作时相比，在上述漂移区域中流动的电流密度较高；
用来形成上述晶格缺陷层的离子照射的量基于上述二极管单元动作时的正向电压－损耗特性来决定，以使得储存到上述漂移区域的总电荷量成为预先规定的规定量；
上述IGBT单元具有：
基极区域(11)，形成在上述第1主面的表层；
沟槽栅极(12)，正交于上述第1主面并在上述半导体基板的深度方向上延伸而形成；以及
沟槽接触件(19)，在相邻的上述沟槽栅极之间从上述第1主面在深度方向上延伸而形成；
在上述IGBT单元中，在与上述集电极区域之间成为电流的路径的发射极区域(13)被形成在上述沟槽栅极与上述沟槽接触件之间，从而形成使得上述基极区域不在上述第1主面露出的埋入接触构造；
上述二极管单元在上述第1主面的表层具有在与上述阴极区域之间成为电流的路径的阳极区域(21)；
上述二极管单元中的邻接于上述IGBT单元的一部分区域形成上述埋入接触构造，从而被设为上述埋入接触构造的上述阳极区域不在上述第1主面露出。
9.一种半导体装置，在具有第1主面(50a)及其背面的第2主面(50b)的半导体基板(50)中，一并设置有在上述第2主面的表层具有集电极区域(14)的IGBT单元(10)、和在上述第2主面的表层具有阴极区域(22)的二极管单元(20)，在上述第1主面与上述第2主面之间具备作为电荷的移动路径的漂移区域(17)；
上述半导体装置还具备：
作为晶格缺陷层(15)的第1缺陷层(15a)，形成在上述二极管单元中的上述漂移区域，通过离子照射而形成；以及
第2缺陷层(15b)，与上述第1缺陷层同时形成，上述第1缺陷层从上述二极管单元向上述IGBT单元侧延长从而伸出并形成该第2缺陷层；
上述半导体装置的特征在于，
上述IGBT单元及上述二极管单元形成为，使得当上述二极管单元动作时，与上述IGBT单元动作时相比，在上述漂移区域中流动的电流密度较高；
用来形成上述晶格缺陷层的离子照射的量基于上述二极管单元动作时的正向电压－损耗特性来决定，以使得储存到上述漂移区域的总电荷量成为预先规定的规定量；
上述IGBT单元具有间隔剔除部(30)；
上述间隔剔除部不具有在与上述集电极区域之间成为电流的路径的发射极区域(13)，并且，上述间隔剔除部中的在上述第1主面的表层形成的基极区域(11)的杂质浓度低于除了上述间隔剔除部以外的上述基极区域的杂质浓度。
10.如权利要求9所述的半导体装置，其特征在于，
在上述二极管单元中，在与上述阴极区域之间成为电流的路径的阳极区域(21)中的、邻接于上述IGBT单元的区域的杂质浓度与上述间隔剔除部中的上述基极区域的杂质浓度相同。
CN201680038146.2A 2015-08-21 2016-07-22 半导体装置 Active CN107710409B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-163924 2015-08-21
JP2015163924A JP6384425B2 (ja) 2015-08-21 2015-08-21 半導体装置
PCT/JP2016/071515 WO2017033636A1 (ja) 2015-08-21 2016-07-22 半導体装置

Publications (2)

Publication Number Publication Date
CN107710409A CN107710409A (zh) 2018-02-16
CN107710409B true CN107710409B (zh) 2021-04-20

Family

ID=58101097

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680038146.2A Active CN107710409B (zh) 2015-08-21 2016-07-22 半导体装置

Country Status (4)

Country Link
US (1) US10256234B2 (zh)
JP (1) JP6384425B2 (zh)
CN (1) CN107710409B (zh)
WO (1) WO2017033636A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6589817B2 (ja) * 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
JP7013668B2 (ja) * 2017-04-06 2022-02-01 富士電機株式会社 半導体装置
WO2019013286A1 (ja) * 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
DE112018001627B4 (de) * 2017-11-15 2024-07-11 Fuji Electric Co., Ltd. Halbleitervorrichtung
WO2019111572A1 (ja) 2017-12-06 2019-06-13 富士電機株式会社 半導体装置
WO2019116696A1 (ja) 2017-12-14 2019-06-20 富士電機株式会社 半導体装置
JP7124339B2 (ja) * 2018-02-28 2022-08-24 富士電機株式会社 半導体装置
JP6958740B2 (ja) * 2018-08-14 2021-11-02 富士電機株式会社 半導体装置および製造方法
CN109686787B (zh) * 2018-11-20 2020-12-29 电子科技大学 一种利用二极管钳位的具有载流子存储层的igbt器件
JP7364027B2 (ja) * 2020-02-12 2023-10-18 富士電機株式会社 半導体装置およびその製造方法
US20220367187A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Manufacture

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
JP4791704B2 (ja) 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2008192737A (ja) 2007-02-02 2008-08-21 Denso Corp 半導体装置
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP4840482B2 (ja) * 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
JP2010147381A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
JP5190485B2 (ja) * 2010-04-02 2013-04-24 株式会社豊田中央研究所 半導体装置
JP5605073B2 (ja) * 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
CN102044543B (zh) * 2010-11-22 2013-04-24 株洲南车时代电气股份有限公司 一种单片集成igbt和frd的半导体器件
JP5937413B2 (ja) 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
JP5811861B2 (ja) 2012-01-23 2015-11-11 株式会社デンソー 半導体装置の製造方法
JP2013197122A (ja) 2012-03-15 2013-09-30 Toshiba Corp 半導体装置
JP6078961B2 (ja) 2012-03-19 2017-02-15 富士電機株式会社 半導体装置の製造方法
JP2013201360A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体装置
JP6277814B2 (ja) 2014-03-25 2018-02-14 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
JP2017041601A (ja) 2017-02-23
CN107710409A (zh) 2018-02-16
US20180151557A1 (en) 2018-05-31
US10256234B2 (en) 2019-04-09
JP6384425B2 (ja) 2018-09-05
WO2017033636A1 (ja) 2017-03-02

Similar Documents

Publication Publication Date Title
CN107710409B (zh) 半导体装置
JP6181597B2 (ja) 半導体装置及び半導体装置の製造方法
CN109314143B (zh) 半导体装置
US10418441B2 (en) Semiconductor device and method for manufacturing the semiconductor device
JP6421570B2 (ja) 半導体装置
US7358565B2 (en) Semiconductor device having improved insulated gate bipolar transistor and method for manufacturing the same
CN108074924B (zh) 半导体装置
US20130009205A1 (en) Semiconductor device
JPWO2016157606A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2016063072A (ja) 半導体装置の製造方法
US20120074459A1 (en) Semiconductor device
US8937502B2 (en) Lateral insulated gate turn-off devices
US20160149029A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2010147381A (ja) 半導体装置の製造方法
JP4840551B2 (ja) Ｍｏｓトランジスタ
JP7246983B2 (ja) 半導体装置
JP7414047B2 (ja) 半導体装置
CN112640125B (zh) 半导体装置及其制造方法
JP5838176B2 (ja) 半導体装置
JP2008244466A (ja) 半導体装置
JP2024511552A (ja) 信頼性及び導通が向上したトレンチ型パワー・デバイス
JP5399650B2 (ja) 半導体装置
JP2007012786A (ja) 半導体装置
US20120299109A1 (en) Trench power mosfet structure with high switching speed and fabrication method thereof
CN104465766A (zh) 半导体器件和用于形成半导体器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant