CN107680972B - 一种3d nand存储器件及其制造方法 - Google Patents

Abstract

本发明提供一种3D NAND存储器件的制造方法，通过在衬底上形成牺牲层与绝缘层交替堆叠的堆叠层，该堆叠层的第一区域中形成有沟道孔以及沟道孔中的存储层，在堆叠层上形成覆盖层，其中第二区域的覆盖层中形成有不同孔径的刻蚀孔，以覆盖层为遮挡，进行堆叠层的刻蚀，以在刻蚀孔下形成接触孔，不同的接触孔停止于不同层的牺牲层。由于在刻蚀过程中，刻蚀孔孔径越大，其下的堆叠层的刻蚀速率越大，使得越大刻蚀孔下的接触孔能够具有更深的孔深，因此实现了不同深度的接触孔的刻蚀，形成对应于不同牺牲层的接触孔。对于具有较多层堆叠层的存储器件，避免了刻蚀多层台阶导致的制备工艺复杂和较高成本，降低了器件所需要的面积，提高了晶圆的良率。

Description

一种3D NAND存储器件及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND器件及其制造方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器件。

在3D NAND存储器件结构中，采用垂直堆叠多层存储单元的方式，实现堆叠式的立体存储器件。在制造3D NAND存储器件时，首先形成绝缘层和牺牲层交替层叠的堆叠层，并通过多次光刻及刻蚀工艺，在堆叠层的侧面形成阶梯形貌，使得堆叠层具有中央区域和阶梯区域；而后，在中央区域中形成沟道孔(Channel hole)，沟道孔用于形成存储层；在沟道孔中形成存储层之后，将堆叠层中的氮化硅层替换为金属层，每一层的金属层为每一层存储单元的控制栅，堆叠层阶梯区域的每一层台阶用于形成每一层控制栅的接触塞。

在该制造工艺中，在台阶区域上形成接触塞，而随着堆叠层数的不断增加，需要经过更多道光刻和刻蚀工艺形成阶梯形貌，使得制造成本大大提高，同时，阶梯数量越多，所需形成的堆叠层的面积也越大，不利于提高存储器件的集成度，此外，堆叠层数越多，晶圆的翘曲程度加剧，形成接触塞时与阶梯区域中台阶面的对准会更困难，影响器件的性能，不利于晶圆良率的提升。

发明内容

有鉴于此，本发明的目的在于提供一种3D NAND器件及其制造方法，降低了刻蚀成本，减小了器件面积，促进了器件集成度，提高了晶圆良率。

为实现上述目的，本申请提供了一种3D NAND存储器件的制造方法，该方法包括：

提供衬底；

在所述衬底上形成牺牲层与绝缘层交替层叠的堆叠层，所述堆叠层具有第一区域和第二区域，所述第一区域的堆叠层中形成有沟道孔以及沟道孔中的存储层；

在所述堆叠层上形成覆盖层，所述第二区域的覆盖层中形成有不同孔径的刻蚀孔；

以所述刻蚀孔之外的覆盖层为遮挡，进行所述堆叠层的刻蚀，以在所述刻蚀孔下形成接触孔，不同的接触孔停止于不同层的牺牲层，孔径越大的刻蚀孔下的接触孔具有更深的孔深；

在所述接触孔的侧壁上形成接触绝缘层，并进行填充，形成接触塞。

可选地，孔径越大的刻蚀孔具有更深的孔深；则，所述进行所述堆叠层的刻蚀的步骤中，还包括：同时进行所述覆盖层的刻蚀。

可选地，在形成覆盖层与进行所述堆叠层的刻蚀的步骤之间，还包括：

沉积阻挡控制层，孔径越小的刻蚀孔中的阻挡控制层具有更大的厚度；则，所述进行所述堆叠层的刻蚀的步骤中，还包括：同时进行所述阻挡控制层的刻蚀。

可选地，所述堆叠层为矩形堆叠，所述第一区域中的沟道孔呈阵列排布，所述第二区域位于所述第一区域的旁侧。

可选地，所述第二区域中的刻蚀孔与其旁侧的沟道孔的排布方向一致。

可选地，在形成接触孔之后，还包括：

在所述接触孔的内壁上形成绝缘阻挡层；

利用栅线缝隙将所述牺牲层替换为金属层；则，

在所述接触孔的侧壁上形成接触绝缘层，包括：

去除所述接触孔底部的绝缘阻挡层，以所述绝缘阻挡层作为接触绝缘层。

本申请实施例还提供了一种3D NAND存储器件，该器件包括：

衬底；

所述衬底上的金属层与绝缘层交替层叠的堆叠层，所述堆叠层具有第一区域和第二区域，所述第一区域的堆叠层中形成有沟道孔以及沟道孔中的存储层；

所述第二区域的堆叠层中的接触孔，不同的接触孔具有不同的孔径且孔径越大的接触孔设置于更下层的金属层上；

接触孔侧壁上的接触绝缘层以及接触孔中的接触塞。

可选地，所述堆叠层为矩形堆叠，所述第一区域中的沟道孔呈阵列排布，所述第二区域位于所述第一区域的旁侧。

可选地，所述第二区域中的接触孔与其旁侧的沟道孔的排布方向一致。

本发明实施例提供的3D NAND存储器件的制造方法，通过在衬底上形成牺牲层与绝缘层交替堆叠的堆叠层，该堆叠层的第一区域中形成有沟道孔以及沟道孔中的存储层，在堆叠层上形成覆盖层，其中第二区域的覆盖层中形成有不同孔径的刻蚀孔，以覆盖层为遮挡，进行堆叠层的刻蚀，以在刻蚀孔下形成接触孔，不同的接触孔停止于不同层的牺牲层。由于在刻蚀过程中，刻蚀孔孔径越大，其下的堆叠层的刻蚀速率越大，使得越大刻蚀孔下的接触孔能够具有更深的孔深，实现了不同深度的接触孔的刻蚀，从而，形成对应于不同牺牲层的接触孔。对于具有较多层堆叠层的存储器件，避免了刻蚀多层台阶导致的制备工艺复杂和较高成本，降低了器件所需要的面积，提高了晶圆的良率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a和1b示出了现有技术提供的形成的3D NAND存储器件的侧向剖面图和俯视图；

图2示出了本申请实施例提供的一种3D NAND存储器件的制作方法流程图；

图3a-3h示出了根据本申请实施例的制造方法形成3D NAND存储器件过程中的器件剖面结构示意图；

图4示出了本申请实施例中的刻蚀孔的俯视示意图；

图5示出了本申请实施例提供的另一种3D NAND存储器件的制作方法流程图；

图6a-6j示出了根据本申请另一实施例的制造方法形成3D NAND存储器件过程中的器件剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

如图1a所示，为现有技术方法形成的3D NAND垂直堆叠层存储单元中阶梯区域的侧向剖面示意图，通过将堆叠层中的氮化硅层(图未示出)替换为金属层101，形成每一层存储单元的控制栅，水平金属控制栅层101通过独立垂直金属连线102与字线103相连，其中，垂直金属连线102之间通过绝缘层(图未示出)隔开。

如图1b所示，为现有技术方法形成的3D NAND垂直堆叠层存储单元的俯视图，左边的部分为阶梯区域104，虚线表示呈台阶结构的金属栅，水平金属栅层通过独立垂直金属连线102与字线103相连。右侧为存储区域105，其中形成有沟道孔106的阵列。在以上形成垂直堆叠层存储单元的方法中，金属栅层101为台阶状，随着堆叠层数的不断增加，制作成本也大大提高，形成堆叠层的面积也大大增加。

为了解决上述问题，本申请提供了一种3D NAND存储器件的制造方法，如图2所示为本申请实施例一种3D NAND存储器件的制造方法流程图，以下将结合流程图和附图3a-3h对具体的实施例进行详细的说明，为了更好地体现本方案，附图3a-3h仅示出了3D NAND存储器件的接触区域的剖面结构示意图，存储区域即本申请描述中的第一区域，接触区域也即本申请描述中的第二区域。

步骤S201，提供衬底201，参考图3a所示。

在本申请实施例中，衬底201为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底201为体硅衬底，用于支撑在其上的器件结构。

步骤S202，在衬底201上形成牺牲层203与绝缘层202交替层叠的堆叠层，参考图4所示，所述堆叠层具有第一区域105和第二区域303，所述第一区域105的堆叠层中形成有沟道孔106以及沟道孔中的存储层(图未示出)。

该步骤中，绝缘层202可以是氧化硅，牺牲层203可以是氮化硅，将氮化硅层和氧化硅层交替层叠来形成堆叠层，根据垂直方向所需形成的存储单元的个数来确定堆叠层的层数，堆叠层的层数例如可以为8层、32层、64层等，层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该堆叠层。

可以通过在堆叠层上旋涂光刻胶层，通过曝光显影等步骤形成图案化的光刻胶层，即在第二区域的光刻胶层中形成通孔的阵列，以该图案化的光刻胶层为掩蔽，通过对堆叠层的刻蚀形成暴露衬底的沟道孔106，参考图4所示。

在沟道孔106形成之后，进行光刻胶层的去除和沟道孔106中存储层的形成，存储层包括电荷捕获层和沟道层，电荷捕获层例如可以为ONO结构，即氧化物、氮化物和氧化物的叠层，沟道层例如可以为多晶硅层，在具体的应用中，依次在沟道孔侧壁上形成ONO的电荷捕获层以及多晶硅的沟道层，而后在沟道孔中形成填充层，填充层可以为氧化硅。

步骤S203，在所述堆叠层上形成覆盖层204，所述第二区域的覆盖层204中形成有不同孔径的刻蚀孔207。

覆盖层204是后续刻蚀形成接触孔时的掩膜层，是接触孔之外区域的保护层，可以根据具体的需要来选择覆盖层204的材料和厚度。在一些实施例中，覆盖层204可以是对堆叠层具有高选择比的材料形成，覆盖层204例如可以是多晶硅薄膜，其中的刻蚀孔207可以是暴露堆叠层的通孔。在本申请其他实施例中，覆盖层204也可以是其他硬掩膜材料。由于覆盖层204对堆叠层具有高选择比，因此在之后进行堆叠层的刻蚀时不会被刻蚀，且由于刻蚀孔207的孔径大小不同，越大孔径下的堆叠层的刻蚀速率越大，从而可以形成不同深度的接触孔208(参考图3d)。

在另一些实施例中，覆盖层204可以为对堆叠层具有低选择比的材料，也就是在刻蚀堆叠层时，覆盖层204也会被刻蚀掉一部分，覆盖层204例如可以为无定型碳或氧化硅等，在对堆叠层进行刻蚀时，覆盖层204的厚度也在降低，因此覆盖层204的厚度需要具有合适的厚度，或者在覆盖层204下设置其他的阻挡层，避免堆叠层被过刻蚀。在该实施例中，刻蚀孔207可以是暴露堆叠层的通孔，更优地，也可以是由一定深度但未穿透该覆盖层204的孔，且孔径越大的刻蚀孔具有更深的孔深，也就是孔径越小的刻蚀孔207下保留的覆盖层204的厚度越大。由于刻蚀孔207的孔径大小不同，越大孔径下的堆叠层的刻蚀速率越大，同时，越小的刻蚀孔207下的保留的覆盖层204越厚，这样，使得越小的刻蚀孔207下的堆叠层的刻蚀开始时间越晚，便于进行刻蚀速率的控制，形成不同孔深的接触孔208。

在具体的实施例中，如图3a所示，首先，可以在第二区域的堆叠层上沉积覆盖层204，并在覆盖层204上旋涂光刻胶层205，而后，形成图案化的光刻胶层205，图案化的光刻胶层205中形成有具有不同的孔径的通孔206；而后，参考图3b所示，以光刻胶层205作为掩膜进行刻蚀，在覆盖层上形成不同孔径的刻蚀孔207，再去除光刻胶205，如图3c所示。覆盖层的刻蚀方式可以是各向异性的干法刻蚀，由于光刻胶层205中通孔206的孔径大小不同，从而，越大孔径的通孔206下的覆盖层具有更快的刻蚀速率，从而，形成了深度不同的刻蚀孔207，各向异性刻蚀中形成的刻蚀孔的上部直径通常大于底部直径。

在矩形堆叠的堆叠层中，通常第一区域105的沟道孔106呈阵列排布，阵列排布的方式可以为行列对齐排布，如图4所示，也可以是错行排布，也就是一行的沟道孔形成在前一行的两个沟道孔间的位置处，有利于提高沟道孔的集成密度。在本发明实施例中，第二区域303可以位于第一区域105的旁侧，例如旁侧的一边，也可以是旁侧的多边，第二区域303中的刻蚀孔304可以与其旁侧的沟道孔106的排布方向一致，这样，可以有效地减小接触孔区域的面积，从而降低整个存储器的面积。

如图4所示为本申请一种可能的实施方式，在第二区域105中的刻蚀孔106呈阵列分布，第二区域303位于第一区域的旁侧，且各个刻蚀孔304可的排布方向可与第一区域105中的沟道孔106的排布方向一致。因此，在第一区域的旁侧，第二区域的面积只需容纳多个成排的刻蚀孔即可，例如对于32层的堆叠层来说，本申请实施例中的第二区域的面积只需容纳32个刻蚀孔，相对于现有技术中需要的32个金属栅台阶来说，节省了堆叠层的面积，降低了成本。

步骤S204，以刻蚀孔207之外的覆盖层204为遮挡，进行堆叠层的刻蚀，以在刻蚀孔207下形成接触孔208，不同的接触孔208停止于不同层的牺牲层203，孔径越大的刻蚀孔207下的接触孔208具有更深的孔深，参考图3d所示。

对堆叠层的刻蚀，可以是各向异性的干法刻蚀，例如可以为RIE(反应离子刻蚀)，如图3d所示，刻蚀孔207下的堆叠层被刻蚀形成接触孔208。不同孔径的刻蚀孔207，由于其对刻蚀速率的影响，形成接触孔208的深度也不同，对于孔径较大的刻蚀孔207下的接触孔208，因为刻蚀速率较大，因此形成的接触孔208具有更深的孔深。

在对堆叠层的刻蚀过程中，对于对堆叠层具有高选择比的材料形成的覆盖层204，其厚度变化很小。对于对堆叠层具有低选择比的材料形成的覆盖层204，在刻蚀的过程中，该覆盖层204也逐渐被刻蚀，其厚度不断减少，因此在覆盖层204形成时，应考虑到刻蚀造成的覆盖层204损耗，初始形成的厚度可以大于在刻蚀过程中形成的损耗厚度，或者在覆盖层下增加阻挡层。

由于形成的刻蚀孔207的孔径大小不一样，或者，进一步地，刻蚀孔207下的覆盖层204的保留的厚度也不一样，而孔径越大，在刻蚀过程中，其他的被刻蚀层的刻蚀速率将越快，保留的覆盖层204也会延迟对被刻蚀的堆叠层的刻蚀，通过这些控制，同时还可以结合具体刻蚀工艺的控制，刻蚀之后，孔径越大的刻蚀孔207下的接触孔208具有更深的孔深，并停止在不同的牺牲层203上。

在步骤S205，在接触孔208的侧壁上形成接触绝缘层211，并进行填充，形成接触塞212，参考图3g和3h。

该接触绝缘层211为绝缘材料，例如可以为氧化硅或氮氧化硅等，其作为形成接触塞211后与其他金属层的隔离层。可以通过沉积接触绝缘层材料，而后进行刻蚀去除接触孔底部的接触绝缘层材料来形成。而后，在接触孔中填充金属材料，例如W，从而形成接触塞212。

在本发明优选的实施例中，该接触塞212在进行牺牲层203的替换之后进行，易于实现，且利于提高工艺的集成度。

具体的，在步骤S204之后，可以进行如下步骤：

步骤S2051，在接触孔208的内壁上形成绝缘阻挡层209。

步骤S2052，利用栅线缝隙将牺牲层203替换为金属层210。

步骤S2053，去除接触孔208底部的绝缘阻挡层，以所述绝缘阻挡层作为接触绝缘层，并在所述接触孔中形成接触塞。

如图3e所示，在接触孔侧壁形成绝缘阻挡层209。该绝缘阻挡层209在将牺牲层203替换为金属层210的工艺中，起到保持接触形貌的目的。需要说明的是，接触绝缘层211为绝缘材料，其作为形成接触塞212后与其他金属层的隔离层。作为一种优选的实施方式，绝缘阻挡层209是一种绝缘材料，例如可以为氧化硅或氮氧化硅等，即可实现形成接触塞后与其他金属层的隔离的目的，因此可以将接触孔底部的绝缘阻挡层去除，作为接触绝缘层212，从而简化制备工艺。在本申请其他实施例中，上述两种薄膜也可以由不同材料形成。

在具体的实施例中，可以采用原子层沉积的方法形成氧化硅的绝缘阻挡层209，参见图3e所示，接触孔的内壁上形成有绝缘阻挡层209。

而后，通过栅线缝隙(图未示出)去除所述堆叠层中的氮化硅层203，并形成替代氮化硅的金属层210。通常地，先形成栅线缝隙，而后，选择对氮化硅和氧化硅的高选择比的酸液，通过酸液进入栅线缝隙，将氮化硅层203去除，酸液例如可以为磷酸(H₃PO₄)。去除氮化硅203之后，填充入金属层210，金属层210可以为钨(W)。金属层210的填充可以使用气相沉积法实现，再通过对金属进行回刻去除多余的部分金属，形成金属层210，参考图3f。

之后，需要将接触孔底部绝缘阻挡层去除，形成接触绝缘层211，以便后续进行接触塞212的形成。如图3g所示，通过各向异性的干法刻蚀去除绝缘阻挡层209位于接触孔底部的部分。如图3h所示，在接触孔中形成接触塞211，接触塞211可以是用于连接字线103和金属层210的金属导体，例如可以是钨。

本发明实施例提供的3D NAND存储器件的制造方法，通过在衬底上形成牺牲层与绝缘层交替堆叠的堆叠层，该堆叠层的第一区域中形成有沟道孔以及沟道孔中的存储层，在堆叠层上形成覆盖层，其中第二区域的覆盖层中形成有不同孔径的刻蚀孔，以覆盖层为遮挡，进行堆叠层的刻蚀，以在刻蚀孔下形成接触孔，不同的接触孔停止于不同层的牺牲层。由于在刻蚀过程中，刻蚀孔孔径越大，其下的堆叠层的刻蚀速率越大，使得越大刻蚀孔下的接触孔能够具有更深的孔深，实现了不同深度的接触孔的刻蚀，从而，形成对应于不同牺牲层的接触孔。对于具有较多层堆叠层的存储器件，避免了刻蚀多层台阶导致的制备工艺复杂和较高成本，降低了器件所需要的面积，提高了晶圆的良率。

基于上述实施例，本申请提供了另一种3D NAND存储器件的制造方法，与上述实施例不同的是，在覆盖层中形成不同孔径的刻蚀孔之后，可以进一步沉积阻挡控制层，以便进一步控制堆叠层的刻蚀速度，以下详细描述与上述实施例不同的部分，相同部分将不再赘述。

参考图5所示，步骤S501，提供衬底201，参考图6a所示。

本申请实施例中的衬底步骤S201中的相同，在此不再赘述。

步骤S502，在衬底201上形成牺牲层203与绝缘层202交替层叠的堆叠层，参考图4所示，堆叠层具有第一区域105和第二区域303，第一区域105的堆叠层中形成有沟道孔106以及沟道孔中的存储层(图未示出)。

上述步骤与步骤S202相同，在此不再赘述。

步骤S503，在堆叠层上形成覆盖层202，第二区域303的覆盖层中形成有不同孔径的刻蚀孔207，参考图6b。

覆盖层204是后续刻蚀形成接触孔时的掩膜层，是接触孔之外区域的保护层，可以根据具体的需要来选择覆盖层204的材料和厚度。在一些实施例中，覆盖层204可以是对堆叠层具有高选择比的材料，覆盖层204例如可以是多晶硅薄膜，其中的刻蚀孔207可以是暴露堆叠层的通孔。在另一些实施例中，覆盖层204可以为对堆叠层具有低选择比的材料，也就是在刻蚀堆叠层时，覆盖层204也会被刻蚀掉一部分，覆盖层204例如可以为无定型碳或氧化硅等，在对堆叠层进行刻蚀时，覆盖层204的厚度也在降低，因此覆盖层204的厚度需要具有合适的厚度，或者在覆盖层204下设置其他的阻挡层，避免堆叠层被过刻蚀。

覆盖层204的形成过程见步骤S203，在此不再赘述。

在矩形堆叠的堆叠层中，通常第一区域105的沟道孔106呈阵列排布，阵列排布的方式可以为行列对齐排布，如图4所示，也可以是错行排布，也就是一行的沟道孔形成在前一行的两个沟道孔间的位置处，有利于提高沟道孔的集成密度。在本发明实施例中，第二区域303可以位于第一区域105的旁侧，例如旁侧的一边，也可以是旁侧的多边，第二区域303中的刻蚀孔304可以与其旁侧的沟道孔106的排布方向一致，因此，在第一区域的旁侧，第二区域的面积只需容纳多个成排的刻蚀孔即可，这样，可以有效地减小接触孔区域的面积，从而降低整个存储器的面积，降低了成本。

步骤S504，沉积阻挡控制层401，孔径越小的刻蚀孔中的阻挡控制层401具有更大的厚度。

阻挡控制层401可以是相对于堆叠层具有低选择比的材料形成，在刻蚀堆叠层时，该阻挡控制层401也将被刻蚀掉，作为刻蚀形成接触孔时的刻蚀速率的控制层。由于覆盖层中刻蚀孔的孔径不同，沉积时薄膜的均匀性会有所不同，越小孔径的刻蚀孔底部表面的阻挡控制层的厚度会越厚，这样，通过沉积形成阻挡控制层401，在对堆叠层进行刻蚀时，较小孔径中会先刻蚀阻挡控制层，进而才会刻蚀到堆叠层，通过不同厚度的刻蚀阻挡层，可以控制刻蚀堆叠层的起始时间，越小孔径下的堆叠层的刻蚀时间越晚，从而，进一步控制堆叠层中接触孔的深度。

沉积阻挡控制层401的方法可以是气相沉积法，在形成有刻蚀孔207的覆盖层204表面形成阻挡控制层401，如图6c所示，经过阻挡控制层401的沉积后，不同孔径的刻蚀孔中的阻挡控制层401薄膜的厚度不同，刻蚀孔的孔径越小，其内形成的阻挡控制层401越厚，刻蚀阻挡控制层401以暴露堆叠层所需要的时间越长。如图6d所示，在对阻挡控制层401进行刻蚀时，孔径较大的刻蚀孔207内的阻挡控制层401较薄，且刻蚀速率较快，较先完成刻蚀以暴露其下的堆叠层；而孔径较小的刻蚀孔207内的阻挡控制层401较厚，且其刻蚀速率较慢，较后完成刻蚀。通过阻挡控制层401实现了对不同刻蚀孔207下堆叠层刻蚀的顺序和速率的控制，进一步对接触孔208的深度进行控制，参考图6f所示。

在本申请实施例中，步骤S504是为了控制堆叠层的刻蚀，是优选的方式，在本申请其他实施例中，也可以不进行，不影响本申请实施例的实现。

步骤S505，以刻蚀孔207之外的覆盖层204为遮挡，进行堆叠层208的刻蚀，以在刻蚀孔207下形成接触孔208，不同的接触孔208停止于不同层的牺牲层203，孔径越大的刻蚀孔207下的接触孔208具有更深的孔深，参考图6f所示。

对堆叠层的刻蚀，可以是各向异性的干法刻蚀，例如可以为RIE(反应离子刻蚀)，刻蚀孔207下的堆叠层被刻蚀形成接触孔208。不同孔径的刻蚀孔207，由于其对刻蚀速率的影响，形成接触孔208的深度也不同，对于孔径较大的刻蚀孔207下的接触孔208，因为刻蚀速率较大且刻蚀孔中的阻挡控制层越薄，因此形成的接触孔208具有更深的孔深。

在对堆叠层的刻蚀过程中，同时会对阻挡控制层401进行刻蚀。由于不同孔径的刻蚀孔内形成的阻挡控制层厚度不同，且不同孔径的刻蚀孔内的阻挡控制层的刻蚀速率不同，因此，在如图6d的具体实施例中，在对堆叠层刻蚀过程中，需要对阻挡控制层进行刻蚀，孔径较大的刻蚀孔内的阻挡控制层厚度较小，率先完成刻蚀并开始堆叠层的刻蚀，因此堆叠层的刻蚀较早，孔径较小的刻蚀孔内的阻挡控制层厚度较大，需要较长时间才能完成刻蚀并暴露其下的堆叠层，因此堆叠层的刻蚀较晚，因此通过阻挡控制层401，可以实现了对不同孔径的刻蚀孔207下堆叠层刻蚀的顺序和速率的控制。

如图6e所示，孔径较大的刻蚀孔207下的堆叠层刻蚀速率较快，孔径较小的刻蚀孔下的堆叠层刻蚀速率较慢，形成中间孔402，对中间孔402继续进行刻蚀，形成接触孔208，如图6f所示，其中不同孔径的接触孔208停止于不同的牺牲层203，以便在牺牲层203被替换成金属后，接触孔208内的金属介质212和金属层210连通(参考图6j)。

步骤S506，在所述接触孔的内壁上形成绝缘阻挡层209(如图6g所示)；利用栅线缝隙(图未示出)将所述牺牲层203替换为金属层210(如图6h所示)；去除所述接触孔208底部的绝缘阻挡层(如图6i所示)，以所述绝缘阻挡层作为接触绝缘层211，并进行填充，形成接触塞212(如图6j所示)。

上述步骤与步骤S205类似，在此不再赘述。

本发明实施例提供的3D NAND存储器件的制造方法，通过不同孔径的刻蚀孔来控制对堆叠层的刻蚀速率，通过阻挡控制层控制对堆叠层的刻蚀时间，形成对应于不同牺牲层的接触孔。对于具有较多层堆叠层的存储器件，提高了堆叠层刻蚀的准确性，避免了刻蚀多层台阶导致的制备工艺复杂和较高成本，降低了器件所需要的面积，提高了晶圆的良率。

基于以上对3D NAND存储器件的制造方法的描述，本申请还提供了一种由上述方法形成的3D NAND存储器件，参考图4和图6j所示，该器件包括：

衬底201；

所述衬底上的金属层210与绝缘层202交替层叠的堆叠层，所述堆叠层具有第一区域和第二区域，所述第一区域的堆叠层中形成有沟道孔以及沟道孔中的存储层(图未示出)；

所述第二区域的堆叠层中的接触孔208，不同的接触孔具有不同的孔径且孔径越大的接触孔设置于更下层的金属层210上；

接触孔208侧壁上的接触绝缘层211以及接触孔中的接触塞212。

在矩形堆叠的堆叠层中，通常第一区域的沟道孔呈阵列排布，可以设定第二区域位于第一区域的旁侧，例如旁侧的一边，也可以是旁侧的多边，第二区域中的刻蚀孔可以与其旁侧的沟道孔的排布方向一致，因此，在第一区域的旁侧，第二区域的面积只需容纳多个成排的刻蚀孔即可，节省了堆叠层的面积，降低了成本。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (5)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成牺牲层与绝缘层交替层叠的堆叠层，所述堆叠层具有第一区域和第二区域，所述第一区域的堆叠层中形成有沟道孔以及沟道孔中的存储层；

在所述堆叠层上形成覆盖层，所述第二区域的覆盖层中形成有不同孔径的刻蚀孔；

沉积阻挡控制层，孔径越小的刻蚀孔中的阻挡控制层具有更大的厚度；

以所述刻蚀孔之外的覆盖层为遮挡，同时进行所述堆叠层和所述阻挡控制层的刻蚀，以在所述刻蚀孔下形成接触孔，不同的接触孔停止于不同层的牺牲层，孔径越大的刻蚀孔下的接触孔具有更深的孔深；

在所述接触孔的侧壁上形成接触绝缘层，并进行填充，形成接触塞。

2.根据权利要求1所述的制造方法，其特征在于，孔径越大的刻蚀孔具有更深的孔深；则，

所述进行所述堆叠层的刻蚀的步骤中，还包括：

同时进行所述覆盖层的刻蚀。

3.根据权利要求1所述的制造方法，其特征在于，所述堆叠层为矩形堆叠，所述第一区域中的沟道孔呈阵列排布，所述第二区域位于所述第一区域的旁侧。

4.根据权利要求3所述的制造方法，其特征在于，所述第二区域中的刻蚀孔与其旁侧的沟道孔的排布方向一致。

5.根据权利要求1所述的制造方法，其特征在于，在形成接触孔之后，还包括：

在所述接触孔的内壁上形成绝缘阻挡层；

利用栅线缝隙将所述牺牲层替换为金属层；则，

在所述接触孔的侧壁上形成接触绝缘层，包括：

去除所述接触孔底部的绝缘阻挡层，以所述绝缘阻挡层作为接触绝缘层。