CN110462828A - 存储器设备及其形成方法 - Google Patents

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Abstract

公开了三维存储器设备的方法和结构。在一个示例中，存储器设备包括具有在第一区域中的一个或多个第一凹槽以及在第二区域中的一个或多个第二凹槽的衬底。衬层设置在第一区域中的所述一个或多个第一凹槽的侧壁和底部上方，并且外延生长材料形成在第二区域中的所述一个或多个第二凹槽中。一个或多个NAND串形成在设置在所述一个或多个第二凹槽中的外延生长材料上方，以及，一个或多个垂直结构形成在第一区域中的所述一个或多个第一凹槽上方。

Description

存储器设备及其形成方法
背景技术
本公开内容的实施例涉及三维(3D)存储器设备及其制造方法。
快闪存储器设备经历了迅速发展。快闪存储器设备可以在无需供电的情况下存储数据相当长时间，并具有诸如高集成度、快速存取、易于擦除和重写这样的优点。为了进一步提高位密度并降低快闪存储器设备的成本，已经开发出三维NAND快闪存储器设备。
三维NAND快闪存储器设备包括布置在衬底上的堆叠的栅电极，其中多个半导体沟道穿过字线并与字线交叉，进入p型和/或n型掺杂衬底中。底部/下部栅电极用作底部/下部选择栅极(BSG)。顶部/上部栅电极用作顶部/上部选择栅极(TSG)。后端工艺(BEOL)金属起到位线(BL)的作用。在顶部/上部选择栅电极与底部/下部栅电极之间的字线/栅电极用作字线(WL)。字线和半导体沟道交叉形成存储器单元。通常将WL和BL彼此垂直地(例如，沿X方向和Y方向)布置，并且将TSG布置在与WL和BL两者垂直的方向上(例如在Z方向上)。
发明内容
因此，本文公开了三维存储器设备架构和制造方法的实施例。所公开的结构和方法提供了许多益处，包括但不限于当生长接触NAND存储器串的外延硅时更少的寄生电流泄漏和更大的均匀性。
在一些实施例中，NAND存储器设备包括具有在第一区域中的一个或多个第一凹槽以及在第二区域中的一个或多个第二凹槽的衬底。衬层设置在第一区域中的所述一个或多个第一凹槽的侧壁和底部上方，并且外延生长材料形成在第二区域中的所述一个或多个第二凹槽中。一个或多个NAND串形成在设置在所述一个或多个第二凹槽中的外延生长材料上方，并且一个或多个垂直结构形成在第一区域中的所述一个或多个第一凹槽上方。
在一些实施例中，NAND存储器设备包括具有第一区域和第二区域的衬底，其中，第一区域包括一个或多个第一凹槽并且第二区域包括一个或多个第二凹槽。绝缘材料填充衬底的第一区域中的所述一个或多个第一凹槽，并且外延生长材料形成在第二区域中的所述一个或多个第二凹槽中。一个或多个NAND串形成在设置在所述一个或多个第二凹槽中的外延生长材料上方，并且一个或多个垂直结构形成在第一区域中的绝缘材料上方。
在一些实施例中，NAND存储器设备还包括设置在衬底上的导体/电介质交替叠层。
在一些实施例中，所述一个或多个NAND串穿过第二区域中的导体/电介质交替叠层在衬底上方垂直延伸。
在一些实施例中，所述一个或多个垂直结构穿过导体/电介质交替叠层在衬底上方垂直延伸。
在一些实施例中，衬层包括钛和/或氮化钛(TiN)、氮化钽(TaN)、氧化铝(Al2O3)、氧化铪(HfO2)和氧化钽(Ta2O5)中的一种或多种。
在一些实施例中，绝缘材料包括氧化硅或氮化硅或非晶硅(a-Si)，或抑制其上的Epi-Si生长的任何材料。
在一些实施例中，衬层具有5nm至20nm之间的厚度。在一些实施例中，绝缘材料具有在0.5μm至2μm之间的厚度。
在一些实施例中，所述一个或多个垂直结构包括一个或多个电隔离的虚结构。
在一些实施例中，所述一个或多个NAND串和所述一个或多个垂直结构中的每一个包括内部半导体沟道和外部电介质层。
在一些实施例中，一种用于形成NAND存储器设备的方法包括：在衬底的第一区域中形成一个或多个第一凹槽；以及在所述一个或多个第一凹槽的侧壁和底部上方形成衬层。所述方法还包括用绝缘材料填充所述一个或多个第一凹槽。所述方法包括在衬底上形成牺牲/电介质交替叠层。所述方法进一步包括形成穿过牺牲/电介质交替叠层的一个或多个第一孔，以及在所述衬底的第二区域中形成穿过牺牲/电介质交替叠层和穿过所述衬底的一部分的一个或多个第二孔。所述一个或多个第一孔在上方与衬底的第一区域中的所述一个或多个第一凹槽对齐。形成所述一个或多个第二孔在衬底的第二区域中形成多个第二凹槽。所述方法还包括在所述一个或多个第二凹槽中形成材料。所述方法还包括在所述一个或多个第二孔中形成一个或多个NAND串和在所述一个或多个第一孔中形成一个或多个垂直结构。
在一些实施例中，一种用于形成NAND存储器设备的方法包括在衬底的第一区域中形成一个或多个第一凹槽，以及用绝缘材料填充所述一个或多个第一凹槽。所述方法包括在衬底上形成牺牲/电介质交替叠层。所述方法进一步包括在垂直于衬底的方向上形成穿过牺牲/电介质交替叠层并仅穿过绝缘材料的总厚度的一部分的一个或多个第一孔。所述方法包括在衬底的第二区域中形成穿过牺牲/电介质交替叠层和穿过衬底的一部分的一个或多个第二孔。形成所述一个或多个第二孔在衬底的第二区域中形成一个或多个第二凹槽。所述方法还包括在所述一个或多个第二凹槽中形成材料。所述方法还包括在所述一个或多个第二孔中形成一个或多个NAND串和在所述一个或多个第一孔中形成一个或多个垂直结构。
在一些实施例中，形成所述一个或多个第一凹槽包括使用反应离子蚀刻(RIE)工艺来蚀刻衬底。
在一些实施例中，在衬底的第一区域中形成所述一个或多个第一凹槽包括使用反应离子蚀刻(RIE)工艺来蚀刻衬底。
在一些实施例中，所述方法还包括在用绝缘材料填充所述一个或多个第一凹槽之后抛光衬底的顶表面。
在一些实施例中，所述方法还包括在用绝缘材料填充衬底的第一区域中的所述一个或多个第一凹槽之后，抛光衬底的顶表面。
在一些实施例中，形成衬层包括使用化学气相沉积(CVD)技术、原子层沉积技术(ALD)或可以沉积薄而均匀的蚀刻停止层(ESL)的任何其他方法来沉积衬层。
在一些实施例中，用绝缘材料填充所述一个或多个第一凹槽包括使用化学气相沉积(CVD)技术、高密度等离子体(HDP)、旋涂电介质(SOD)或填充凹槽而不会产生空隙或接缝的任何方法来沉积绝缘材料。
在一些实施例中，形成所述一个或多个第一孔进一步包括穿过所述一个或多个第一凹槽中的绝缘材料的至少一部分来形成所述一个或多个第一孔。
在一些实施例中，形成所述一个或多个第一孔进一步包括穿过衬底的第一区域中的所述一个或多个第一凹槽中的绝缘材料的至少一部分来形成所述一个或多个第一孔。
在一些实施例中，形成衬层包括将衬层沉积到5nm至20nm之间的厚度。
在一些实施例中，在衬底的第一区域中形成所述一个或多个第一凹槽包括在衬底中形成具有在0.5μm至2μm之间的深度的凹槽。
在一些实施例中，形成所述一个或多个NAND串包括在所述一个或多个第二孔的侧壁上方形成电介质层，以及形成填充所述一个或多个第二孔的剩余部分的半导体层。
使用由本公开内容提供的三维存储器设备时，半导体材料的外延生长发生在用于形成NAND存储器串并穿过堆叠的交替电介质对形成的开口内，但是在不用于形成NAND存储器串的开口内被禁止。通过确保一些开口在它们被蚀刻时不暴露下面的半导体衬底，在该些开口中阻止外延生长。在不用于形成NAND存储器串的开口中禁止外延半导体材料的生长减少了设备中的电流泄漏并提高了存储器单元的可靠性。
附图说明
当结合附图阅读时，从以下的详细描述可以最好地理解本公开内容的各方面。值得注意的是，根据业界的惯例，各种特征并未按比例绘制。事实上，为了说明和讨论的清楚起见，可以任意增加或减小各个特征的尺寸。
图1是三维存储器设备的图示。
图2A和2B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图3A和3B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图4A和4B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图5A和5B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图6A和图6B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图7A和7B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图8A和8B示出了根据一些实施例的在示例性制造工艺的一个阶段处的三维存储器结构的俯视图和侧视图。
图9A和9B示出了根据一些实施例的在示例性制造工艺的一个阶段处的另一三维存储器结构的俯视图和侧视图。
图10A和10B示出了根据一些实施例的在示例性制造工艺的一个阶段的另一三维存储器结构的俯视图和侧视图。
图11A和11B示出了根据一些实施例的在示例性制造工艺的一个阶段处的另一三维存储器结构的俯视图和侧视图。
图12A和12B示出了根据一些实施例的在示例性制造工艺的一个阶段的另一三维存储器结构的俯视图和侧视图。
图13A和13B示出了根据一些实施例的在示例性制造工艺的一个阶段处的另一三维存储器结构的俯视图和侧视图。
图14是根据一些实施例的用于形成三维存储器结构的制造工艺的图示。
图15是根据一些实施例的用于形成三维存储器结构的另一制造工艺的图示。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意，虽然在说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可以不必包括该特定的特征、结构或特性。而且，这样的短语不必指代相同的实施例。此外，当结合实施例来描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，如本文所使用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。
应当容易理解的是，本公开内容中的“在...上”、“在...之上”和“在...上方”的含义应以最宽泛的方式来解释，使得“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或中间层的“在某物上”的含义，并且“在......之上”或“在......上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或中间层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相对描述符。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅，锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，可以包括一层或多层，和/或可以在其上、在其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或过孔)以及一个或多个电介质层。
如本文所使用的，术语“标称的/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于该特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内(例如，值的±10％、±20％或±30％)变化。
如本文所使用的，术语“3D存储器设备”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中称为“存储器串”，诸如NAND串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直的/垂直地”表示基本上垂直于衬底的横向表面。
在本公开内容中，为了便于描述，“层级体(tier)”用于指代沿垂直方向基本上相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“一个层级体”，字线和下面的绝缘层可以一起被称为“一个层级体”，基本上相同高度的字线可以被称为“字线的一个层级体”或类似的，等等。
图1示出了三维NAND快闪存储器设备100的一部分。快闪存储器设备100包括衬底101、衬底101上方的绝缘层103、绝缘层103上方的下部选择栅电极104的一个层级体以及堆叠在底部选择栅电极104顶部上的控制栅电极107的多个层级体，以形成导体/电介质交替叠层。快闪存储器设备还包括在该堆叠的控制栅电极107上方的上部选择栅电极109的一个层级体，衬底101在相邻的下部选择栅电极104之间的部分中的掺杂源极线区域120，以及穿过上部选择性栅电极109、控制栅电极107、下部选择栅电极104和绝缘层103的NAND串114。NAND串114包括在NAND串114的内表面上方的存储器膜113和由存储器膜113围绕的核心填充膜115。快闪存储器设备100还包括在上部选择栅电极109上方连接到NAND串114的多条位线111和通过多个金属接触孔117连接到栅电极的多个金属互连线119。为了清楚起见，图1中未示出在栅电极的相邻层级体之间的绝缘层。栅电极包括上部选择栅电极109、控制栅电极107(例如，也被称为字线)和下部选择栅电极104。
在图1中，为了说明的目的，将控制栅电极的三个层级体107-1、107-2和107-3与上部选择栅电极109的一个层级体和下部选择栅电极104的一个层级体一起示出。栅电极的每个层级体在衬底101上方具有基本相同的高度。每个层级体的栅电极由穿过该堆叠的栅电极的栅极线狭缝108-1和108-2分开。相同层级体中的每个栅电极通过金属接触孔117电连接到金属互连线119。即，在栅电极上形成的金属接触孔的数量等于栅电极的数量(即，所有上部选择栅电极109、控制栅电极107和下部选择栅电极104的总数)。此外，形成相同数量的金属互连线以连接到每个金属接触孔。在一些布置中，形成额外的金属接触孔以连接到栅电极之外的其他结构，例如虚结构。
当形成NAND串114时，还可以形成其他垂直结构，其穿过控制栅电极的层级体107-1、107-2和107-3向下延伸到衬底101。这些其他垂直结构可以包括与NAND串114相同的层结构(例如，包括在内表面上方的存储器膜113和由存储器膜113围绕的核心填充膜115)。然而，该其他垂直结构可以与快闪存储器设备100的其他部件电隔离，并且在本文被称为“虚”结构。垂直结构的其它示例包括可用于与栅电极的层级体上方和/或下方的部件进行电连接的贯穿阵列接触部(TAC)。为了清楚起见，这些其他垂直结构在图1中未被示出，但参考后面的附图被更详细地讨论。
为了说明的目的，三维NAND设备中的相似或相同的部分使用相同的元件编号进行标记。然而，元件编号仅用于在具体实施方式中区分相关部分，并不表示在功能、组成或位置方面的任何相似或不同。图2至图13中所示的结构200-1300是三维NAND存储器设备的每一个部分。为了便于描述，未示出存储器设备的其他部分。尽管使用三维NAND设备作为示例，但是在各种应用和设计中，所公开的结构也可以应用于相似或不同的半导体设备中，以例如减少金属连接或布线的数量。所公开的结构的具体应用不应受到本公开内容的实施例的限制。为了说明的目的，可互换地使用字线和栅电极以描述本公开内容。
图2-8示出了根据一些实施例的示例性NAND存储器设备的各个制造阶段的俯视图和侧视图。图9-13示出了根据一些实施例的NAND存储器设备的另一示例的各个制造阶段的俯视图和侧视图。对于制造的每个阶段，用“A”表示的图表示当前制造阶段的俯视图，用“B”表示的图表示相同制造阶段的剖面图。
图2A和2B示出了根据一些实施例的用于形成三维存储器结构的示例性结构200。图2A是结构200的俯视图，图2B是沿着2-2'方向的结构200的剖面图。在一些实施例中，结构200包括基础衬底210。基础衬底210可以提供用于形成后续结构的平台。这样的后续结构形成在结构200的前(例如，顶)表面上。并且将这样的后续结构称为在垂直方向上(例如，垂直于前表面和后表面)形成。在图2A和2B中，并且对于所有后续的示出的结构，X和Y方向沿着与结构200的前表面和后表面平行的平面，而Z方向处于垂直于结构200的前表面和后表面的方向上。
在一些实施例中，基础衬底210包括用于形成三维存储器设备的任何合适的材料。例如，基础衬底210可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V族化合物。
为了说明的目的，将结构200(例如，或者基础衬底210)分成三个区域，即区域A、B和C。在后续的三维存储器结构的制造中，沿基本平行于基础衬底210的顶表面的水平方向(例如，y轴)在区域B(例如，阶梯区域)和C(例如，核心阵列区域)上方形成字线(栅电极)。半导体沟道(例如，也称为存储器串或NAND串)基本形成在区域C上方，并且导电地连接字线的连接部分基本上形成在区域B上方。区域A可以用于表示切割道，沿着该切割道可以将衬底210切割或劈开以放出各个存储器芯片。应该注意的是，区域A、B和C仅为了便于描述而呈现，并且不旨在表示结构200的物理分割或结构200的尺寸。
根据一些实施例，多个第一凹槽204-1和204-2形成在衬底210的第一区域(例如，区域B)中。其他凹槽也可以形成在诸如凹槽206和凹槽208的第二区域(例如，区域C)中。切割道区域(区域A)可以包括凹槽202。凹槽202可以用于在衬底210内形成浅槽隔离(STI)结构。
如图2A中所示，多个第一凹槽204-1和204-2以及其他凹槽206和208中的每一个可以具有基本圆形的剖面。可以在衬底210中的区域B和/或C中的每一个中形成这种凹槽的阵列。根据一些实施例，凹槽204-1、204-2、206和208中的每一个指示将形成将来的虚结构和其他TAC结构的位置。存储器NAND串将在区域C中的其他地方形成，这将在本文中更详细地讨论。在一个示例中，凹槽204-1、204-2和206中的每一个用于提供将来的虚结构的位置，而凹槽208具有较大直径并且用于提供将来的TAC的位置。
如相关领域的技术人员将理解的，可以使用常规光刻技术形成所讨论的任何凹槽。这种常规技术包括沉积掩模层，使用光致抗蚀剂来图案化掩模层，以及蚀刻暴露的衬底以形成这些凹槽中的每一个。可以使用公知的湿法或干法技术来执行蚀刻，诸如如反应离子蚀刻(RIE)或用氢氧化钾(KOH)蚀刻。
图3A和3B示出了根据一些实施例的用于形成三维存储器设备的示例性结构300。图3A是结构300的俯视图，图3B是沿着3-3'方向的结构300的剖面图。根据一个实施例，将覆盖衬层302沉积在衬底210上方。衬层302覆盖凹槽202、204-1、204-2、206和208中每一个的侧壁和底表面。衬层302可以具有约2nm至约20nm之间的厚度，并且可以包括电介质材料，例如TiN、TaN、Al2O3、HfO2或Ta2O5。
可以使用常规沉积技术来沉积衬层302。例如，可以使用化学气相沉积(CVD)来沉积衬层302。示例性的CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。也可以使用高密度等离子体(HDP)来沉积衬层302。
图4A和4B示出了根据一些实施例的用于形成三维存储器设备的示例性结构400。图4A是结构400的俯视图，图4B是沿着4-4'方向的结构400的剖面图。根据一些实施例，分别基本上用绝缘材料402、404-1、404-2、406和408来填充凹槽202、204-1、204-2、206和208中的每一个。绝缘材料可以是二氧化硅或氮化硅。根据一些实施例，衬层302的材料被选择为对于为绝缘材料402、404-1、404-2、406和408所选择的材料具有非常高的蚀刻选择性。例如，绝缘材料402、404-1、404-2、406和408可以与衬层302具有在100：1和500：1的蚀刻速率选择比之间的任何值。在一些实施例中，将凹槽202用作对准标记以辅助在后续的存储器设备的制造工艺中对准。
可以使用常规沉积技术来沉积绝缘材料402、404-1、404-2、406和408。例如，可以使用CVD来沉积绝缘材料402、404-1、404-2、406和408。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和ALD。也可使用HDP或旋涂电介质(SOD)来沉积绝缘材料402、404-1、404-2、406和408。根据一个实施例，在沉积绝缘材料402、404-1、404-2、406和408之后，抛光衬底210的顶表面以横跨衬底210的顶部形成平坦表面。抛光还从衬底210的顶表面移除衬层302，使得在抛光之后，衬层302仅沿着凹槽202、204-1、204-2、206和208中的每一个的侧壁和底表面存在。作为一个示例，可以使用化学机械抛光(CMP)来执行抛光。
图5A和5B示出了根据一些实施例的用于形成三维存储器设备的结构500。图5A是结构500的俯视图，图5B是沿着5-5'方向的结构500的剖面图。根据一个实施例，牺牲/电介质层交替叠层502形成在衬底210上方。交替叠层502包括在衬底210的区域C上方具有与电介质层506-1至506-4交替的牺牲层504-1至504-4的部分。交替叠层502的形成可以涉及沉积不同厚度或相同厚度的牺牲层504-1至504-4。牺牲层504-1至504-4的示例性厚度可以在20nm至500nm的范围内。类似地，电介质层506-1至506-4可以各自具有相同的厚度或具有不同的厚度。电介质层506-1至506-4的示例性厚度可以在20nm至500nm的范围内。另一电介质材料507沉积在交替叠层502上方。根据一些实施例，电介质材料507具有与电介质层506-1至506-4相同的材料组成。
根据一个实施例，牺牲层504-1至504-4的电介质材料不同于电介质层506-1至506-4的电介质材料。例如，牺牲层504-1至504-4中的每一个可以是氮化硅，而电介质层506-1至506-4中的每一个可以是二氧化硅。用于牺牲层504-1至504-4中的每一个的其他示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层506-1至506-4或牺牲层504-1至504-4中的任一个的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在交替叠层502中仅示出了四个交替的电介质对，但应该理解，这仅仅是出于说明的目的，交替叠层502中可以包括任何数量的电介质对。
交替叠层502包括在衬底210的区域B上方具有阶梯结构的部分，其中牺牲层504-1至504-4和电介质层506-1至506-4中的每一个在区域B内沿着水平'y'方向以不同长度终止。该阶梯结构允许电连接存储器设备的每条字线。
图6A和6B示出了根据一些实施例的用于形成三维存储器设备的结构600。图6A是结构600的俯视图，图6B是沿着6-6'方向的结构600的剖面图。根据一个实施例，在衬底210的第一区域(例如，区域B)中，多个第一孔602-1和602-2分别通过蚀刻的方式穿过交替叠层502并在上方与凹槽204-1和204-2对齐。类似地，在衬底210的第二区域(例如，区域C)内，其他孔606和608分别通过刻蚀的方式穿过交替叠层502并在上方与凹槽206和208对齐。
可以使用RIE工艺蚀刻穿交替叠层502来形成孔602-1、602-2、606和608中的每一个。另外，该蚀刻可以包括穿过设置在凹槽204-1、204-2、206和208中的每一个中的绝缘材料的至少一部分来蚀刻。根据一个实施例，由于衬层302的存在，蚀刻孔602-1、602-2、606和608的工艺不会蚀刻到衬底210的材料。孔602-1、602-2和606的直径可以在大约100nm至200nm之间。
还可以在衬底210的第二区域(例如，区域C)内通过刻蚀的方式形成穿过交替叠层502的孔604-1至604-3。根据一个实施例，将孔604-1至604-3向下蚀刻到衬底210的材料中，使得凹槽605-1至605-3分别形成在衬底210内。根据一些实施例，孔604-1到604-3为要在衬底210的核心存储器区域(例如，区域C)内形成的存储器NAND串提供空间。例如，孔604-1至604-3的直径可以在约100nm与200nm之间。
从结构600的俯视图可以看出，可以在衬底210的区域B和C的两个区域中形成穿过交替叠层502的孔阵列。应当理解的是，如从上面看的，交替叠层502的孔阵列可以为任何图案、任何数量。
图7A和7B示出了根据一些实施例的用于形成三维存储器设备的结构700。图7A是结构700的俯视图，图7B是沿7-7'方向的结构700的剖面图。根据一些实施例，外延生长材料702形成在孔604-1至604-3的底部处的凹槽605-1至605-3中的每一个内。外延生长材料702可以是通常匹配衬底210的半导体材料的任何半导体材料。例如，当衬底210是硅时，外延生长材料702可以是外延生长硅。
根据一些实施例，外延生长材料702不形成在孔602-1、602-2、606和608中的任何一个内。这是因为由于预蚀刻的凹槽和衬层302的存在，孔602-1、602-2、606和608没有暴露衬底210的任何部分。在没有任何暴露的半导体衬底的情况下，不存在种子材料来引发外延生长材料的生长。通过将材料702的生长限制于仅最终包括NAND存储器串的那些孔，减少通过存储器设备的电流泄漏并且增加单元可靠性。
图8A和8B示出了根据一些实施例的用于形成三维存储器设备的结构800。图8A是结构800的俯视图，图8B是沿着8-8'方向的结构800的剖面图。根据一些实施例，分别在孔602-1、602-2、606和608内形成垂直结构802-1、802-2、806和808。垂直结构802-1、802-2和806可以是与存储器设备的任何其他部分电隔离的虚结构。例如，垂直结构802-1、802-2和806可以与由导体层814-1至814-4表示的所有栅电极电隔离。垂直结构808可以是与最低或最高导体层504电接触的TAC。另外，分别在孔604-1至604-3内在外延生长材料702上方形成NAND串804-1至804-3。NAND串804-1至804-3中的每一个和字线(例如，导体层814-1至814-4)可以形成三维存储器设备的存储器单元来执行例如读取、编程和擦除。
每个NAND串804可以基本上呈沿z轴的柱状并且可以包括彼此围绕的多个层。例如，每个NAND串804可以包括半导体沟道810和电介质层812(也称为“存储器膜”)。在一些实施例中，半导体沟道810包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，电介质层812包括隧穿层、储存层(也称为“电荷陷阱/储存层”)和阻挡层的复合层。根据一些实施例，半导体沟道810、隧穿层、储存层和阻挡层按照从柱的中心向外表面的方向排列。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，电介质层812包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层，包括氮化硅的储存层以及包括氧化硅的阻挡层)。
根据一个实施例，去除交替叠层502的牺牲层504-1至504-4并用导体层814-1至814-4替代以形成电介质/导体交替叠层816。牺牲层504-1至504-4可以通过合适的蚀刻工艺去除，例如，各向同性干法蚀刻或湿法蚀刻。蚀刻工艺可以相对于结构800的其他部分的材料具有对牺牲层504-1至504-4的材料足够高的蚀刻选择性，使得蚀刻工艺可以对结构800的其他部分具有最小的影响。在一些实施例中，牺牲层504-1至504-4包括氮化硅，并且各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻的射频(RF)功率可以低于约100W，并且偏压可以低于约10V。在一些实施例中，牺牲层504-1至504-4包括氮化硅，湿法蚀刻的蚀刻剂包括磷酸。
导体层814-1至814-4可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的合适的沉积方法将导体层814-1至814-4中的每一个沉积到在去除牺牲层504-1至504-4后留下的区域中。
根据一些实施例，垂直结构802-1、802-2、806和808中的每一个包括与NAND串804-1到804-3相同的层结构。例如，如上所述，垂直结构802-1、802-2、806和808中的每一个包括半导体沟道810和电介质层812。垂直结构802-1、802-2和806可以作为虚结构以辅助制造导体层814-1至814-4。可以提供虚结构以减少在RIE蚀刻工艺期间的负载效应，并且通过横跨衬底210蚀刻的各个孔产生更高度一致的蚀刻速率。
图9A和9B示出了根据一些实施例的用于形成另一三维存储器设备的结构900。图9A是结构900的俯视图，图9B是沿着9-9'方向的结构900的剖面图。为了说明的目的，将结构900(例如，或基础衬底210)分成两个区域，即区域B和C。这些区域可以类似于参考图2-8中所示的三维存储器设备描述的区域B和C。在三维存储器结构的后续制造中，在区域B中形成TAC结构。在区域C中形成半导体沟道(例如，也称为存储器串或NAND串)。在一些实施例中，诸如虚结构的其他垂直结构可以形成在区域B或区域C中。应该注意的是，区域B和C仅为了便于描述而呈现，并且不旨在指示结构900的物理分割或结构900的尺寸。
根据一些实施例，在衬底210的区域B内形成凹槽并且随后用绝缘材料902填充。在一些实施例中，首先沉积蚀刻停止衬层，然后沉积绝缘材料902。蚀刻停止衬层302可以是TiN、TaN、Al2O3、HfO2或Ta2O5。正如相关领域的技术人员将理解的那样，可以使用常规光刻技术来形成凹槽。这种常规技术包括沉积掩模层，使用光致抗蚀剂来图案化掩模层，以及蚀刻暴露的衬底以形成凹槽。可以使用公知的湿法或干法技术来进行蚀刻，诸如反应离子蚀刻(RIE)或用氢氧化钾(KOH)蚀刻。
绝缘材料可以是氧化硅或氮化硅。可以使用常规沉积技术来沉积绝缘材料902。例如，可以使用CVD来沉积绝缘材料902。示例性的CVD技术包括PECVD、LPCVD和ALD。也可以使用HDP来沉积绝缘材料902。绝缘材料902可以具有在约0.5μm至约2μm之间的厚度。
根据一个实施例，在沉积绝缘材料902之后，抛光衬底210的顶表面以横跨衬底210的顶部形成平坦表面。抛光可以使用化学机械抛光(CMP)执行并且形成平坦顶表面，其中衬底210的半导体材料暴露在区域C中的顶表面上并且绝缘材料902暴露在区域B中的顶表面上。
图10A和10B示出根据一些实施例的用于形成另一三维存储器设备的结构1000。图10A是结构1000的俯视图，图10B是沿着10-10'方向的结构1000的剖面图。
根据一个实施例，在衬底210上方形成牺牲/电介质层交替叠层1002。交替叠层1002具有与牺牲层1006-1至1006-4交替的电介质层1004-1至1004-4。电介质层1004-1至1004-4可以各自具有相同的厚度或具有不同的厚度。电介质层1004-1至1004-4的示例性厚度可以在20nm至500nm的范围内。类似地，牺牲层1006-1至1006-4可以各自具有相同的厚度或具有不同的厚度。牺牲层1006-1至1006-4的示例性厚度可以在20nm至500nm的范围内。电介质层1004-1至1004-4可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。另一电介质材料1005沉积在交替叠层1002上方。根据一些实施例，电介质材料1005具有与电介质层1004-1至1004-4相同的材料组成。
根据一个实施例，牺牲层1006-1至1006-4的电介质材料不同于电介质层1004-1至1004-4的电介质材料。例如，牺牲层1006-1到1006-4中的每一个可以是氮化硅，而电介质层1004-1到1004-4中的每一个可以是二氧化硅。牺牲层1006-1至1006-4中的每一个的其它示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层1004-1至1004-4或牺牲层1006-1至1006-4中的任一个的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在交替叠层1002中仅示出了四个交替的电介质对，但应该理解，这仅仅是出于说明的目的，可以在交替叠层1002中包括任何数量的电介质对。
在一个实施例中，在结构1000的区域B上方的交替叠层1002包括与以上针对交替叠层502描述的阶梯结构类似的阶梯结构。
图11A和11B示出了根据一些实施例的用于形成另一三维存储器设备的结构1100。图11A是结构1100的俯视图，图11B是沿着11-11'方向的结构1100的剖面图。
根据一个实施例，多个第一孔1102-1到1102-4通过蚀刻的方式穿过交替叠层1002并在上方与衬底210的第一区域(例如，区域A)中的绝缘材料902对齐。类似地，可以在衬底210的第二区域(例如，区域B)内通过蚀刻的方式形成穿过交替叠层1002的多个第二孔。根据一个实施例，将孔1104-1到1104-4向下蚀刻到衬底210的材料中，使得凹槽1106-1至1106-4分别形成在衬底210内。根据一些实施例，孔1104-1至1104-4为要在衬底210的核心存储器区域(例如，区域B)内形成的存储器NAND串提供空间。孔1104-1到1104-4的直径可以在约100nm至200nm之间。
可以使用RIE工艺蚀刻穿交替叠层1002来使成孔1102-1到1102-4和1104-1到1104-4中的每一个。另外，孔1102-1至1102-4的蚀刻可以包括穿过绝缘材料902的至少一部分进行蚀刻。根据一个实施例，由于绝缘材料902的存在，蚀刻孔1102-1至1102-4的工艺不会蚀刻到衬底210的材料中。
如从结构1100的俯视图可以看出，可以在衬底210的区域A和B两者中穿过交替叠层1002形成孔阵列。应当理解，如从上面看的，交替叠层1002的孔阵列可以为任何图案、任何数量。
图12A和12B示出了根据一些实施例的用于形成另一三维存储器设备的结构1200。图12A是结构1200的俯视图，图12B是沿着12-12'方向的结构1200的剖面图。
根据一些实施例，在孔1104-1到1104-4的底部处的凹槽1106-1到1106-4中的每一个内形成外延生长材料1202。外延生长材料1202可以是通常匹配衬底210的半导体材料的任何半导体材料。例如，当衬底210是硅时，外延生长材料1202可以是外延生长硅。
根据一些实施例，外延生长材料1202不形成在孔1102-1至1102-4中的任何一个内。这是因为由于绝缘材料902的存在，孔1102-1至1102-4没有暴露衬底210的任何部分。在没有任何暴露的半导体衬底的情况下，不存在种子材料来引发外延生长材料的生长。通过将材料1202的生长限制于仅最终包括NAND存储器串的那些孔，减少通过存储器设备的电流泄漏并且增加单元可靠性。
图13A和13B示出了根据一些实施例的用于形成另一三维存储器设备的结构1300。图13A是结构1300的俯视图，图13B是沿着13-13'方向的结构1300的剖面图。根据一些实施例，分别在孔1102-1至1102-4内形成垂直结构1302-1至1302-4。垂直结构1302-1至1302-4可以是与最低或最高导体层1004电接触的TAC。垂直结构1302-1至1302-4的其他示例包括电隔离的虚结构。例如，垂直结构1302-1至1302-4可以与由导体层1310-1至1310-4表示的所有栅电极电隔离。另外，分别在孔1106-1到1106-4内的外延生长材料1202上方形成NAND串1304-1到1304-4。NAND串1304-1至1304-4中的每一个和字线(例如，导体层1310-1至1310-4)可以形成三维存储器设备的存储单元，例如用于存储数据。
每个NAND串1304可以基本上呈沿z轴的柱的形状并且可以包括彼此围绕的多个层。例如，每个NAND串1304可以包括半导体沟道1306和电介质层1308(也称为“存储器膜”)。在一些实施例中，半导体沟道1306包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，电介质层1308是包括隧穿层、储存层(也称为“电荷陷阱/储存层”)和阻挡层的复合层。根据一些实施例，半导体沟道1306、隧穿层、储存层和阻挡层按照从柱的中心向外表面的方向排列。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，电介质层1308包括ONO电介质(例如，包括氧化硅的隧穿层，包括氮化硅的储存层以及包括氧化硅的阻挡层)。
根据一些实施例，垂直结构1302-1至1302-4中的每一个包括与NAND串1304-1至1304-4相同的层结构。例如，如上所述，垂直结构1302-1至1302-4中的每一个包括半导体沟道1306和电介质层1308。
根据一个实施例，去除交替叠层1002的牺牲层1006-1至1006-4并且用导体层1310-1至1310-4替代以形成电介质/导体交替叠层1312。牺牲层1006-1至1006-4可以通过合适的蚀刻工艺来去除，例如各向同性干法蚀刻或湿法蚀刻。蚀刻工艺可以相对于结构1300的其他部分的材料具有对牺牲层1006-1至1006-4的材料足够高的蚀刻选择性，使得蚀刻工艺可以对结构1300的其他部分具有最小的影响。在一些实施例中，牺牲层1006-1至1006-4包括氮化硅，并且各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻的射频(RF)功率可以低于约100W，并且偏压可以低于约10V。在一些实施例中，牺牲层1006-1至1006-4包括氮化硅，湿法蚀刻的蚀刻剂包括磷酸。
导体层1310-1至1310-4可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的合适的沉积方法将导体层1310-1至1310-4中的每一个沉积到在去除牺牲层1006-1至1006-4后留下的区域中。
图14是根据一些实施例的用于形成NAND存储器设备的示例性方法1400的流程图。在图2-8中总体上示出了方法1400的操作。应该理解，方法1400中所示的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。在本公开内容的各种实施例中，方法1400的操作可以以不同的顺序执行和/或改变。
在操作1402中，将多个凹槽蚀刻到衬底中。衬底可以包括用于形成三维存储器结构的任何合适的材料。例如，衬底可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V族化合物。
可以在衬底的第一区域中蚀刻该多个凹槽。如相关领域的技术人员将会理解的，可以使用常规光刻技术形成该多个凹槽。这种常规技术包括沉积掩模层，使用光致抗蚀剂来图案化掩模层，以及蚀刻暴露的衬底以形成这些凹槽的每一个。可以使用公知的湿法或干法技术来执行蚀刻，诸如反应离子蚀刻(RIE)或用氢氧化钾(KOH)蚀刻。
在操作1404中，将衬层沉积在该多个凹槽的表面上方。衬层可以覆盖该多个凹槽的侧壁和底表面。衬层可以具有约2nm至约20nm的厚度，并且可以包括诸如TiN、TaN、Al2O3、HfO2或Ta2O5的电介质材料。
可以使用常规沉积技术来沉积衬层。例如，可以使用CVD沉积衬层。示例性CVD技术包括PECVD、LPCVD和ALD。也可以使用HDP沉积衬层。
在操作1406中，用绝缘材料来填充凹槽。绝缘材料可以是二氧化硅或氮化硅。可以使用常规沉积技术来沉积绝缘材料。例如，可以使用CVD来沉积绝缘材料。示例性CVD技术包括PECVD、LPCVD和ALD。也可以使用HDP来沉积绝缘材料。
根据一个实施例，在沉积绝缘材料之后，抛光衬底的顶表面以横跨衬底的顶部形成平坦表面。抛光还从衬底的顶表面去除衬层，使得在抛光之后，衬层仅沿着这些凹槽的每一个的侧壁和底表面存在。可以使用化学机械抛光(CMP)来进行抛光。
在操作1408中，在衬底上方沉积牺牲/电介质交替叠层。牺牲/电介质交替叠层的各个层可以包括包含但不限于氧化硅、氮化硅、氮氧化硅或其任何组合的材料。牺牲/电介质交替叠层的各个层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在操作1410中，多个第一孔通过蚀刻的方式穿过牺牲/电介质交替叠层并在上方与操作1402中形成的该多个凹槽对齐。可以使用RIE工艺蚀刻穿电介质交替叠层来形成该多个第一孔中的每一个。另外，孔的蚀刻可以包括穿过在操作1406期间设置在凹槽中的绝缘材料的至少一部分蚀刻。根据一个实施例，由于在操作1404期间沉积的衬层的存在，蚀刻该多个第一孔的工艺不会蚀刻到衬底的材料中。
在操作1412中，通过蚀刻的方式形成穿过牺牲/电介质交替叠层并且还穿过衬底材料的一部分的多个第二孔。将该多个第二孔向下蚀刻到衬底的材料中，使得在衬底内形成附加凹槽。根据一些实施例，该多个第二孔为要在衬底的核心存储器区域内形成的存储器NAND串提供空间。与在操作1410期间蚀刻的该多个第一孔相比，该多个第二孔可以在衬底的不同区域中。
在操作1414中，在由于蚀刻该多个第二孔而形成在衬底中的附加凹槽内生长外延材料。外延生长材料可以是通常匹配衬底的半导体材料的任何半导体材料。例如，当衬底是硅时，外延生长材料可以是外延生长硅。
根据一些实施例，外延生长材料不形成在该多个第一孔中的任何一个内。这是因为由于来自操作1402的预蚀刻的凹槽和操作1404期间沉积的衬层的存在，该多个第一孔没有暴露衬底的任何部分。在没有任何暴露的半导体衬底的情况下，不存在种子材料来引发外延生长材料的生长。
在操作1416中，在该多个第二孔内形成NAND串并且在该多个第一孔内形成垂直结构。垂直结构可以是与存储器设备的任何其他部分电隔离的虚结构。而且，在操作1416期间或之后，牺牲/电介质交替叠层的牺牲层可以被去除并且用导体层替代以形成导体/电介质交替叠层。NAND串中的每一个和字线(例如，导体/电介质交替叠层的导体层)可以形成三维存储器设备的存储器单元，例如用于存储数据。
在一些实施例中，用于形成NAND串和垂直结构的制造工艺包括形成垂直延伸穿过导体/电介质交替叠层的半导体沟道，以及在半导体沟道与导体/电介质交替叠层之间形成电介质层。电介质层可以是复合电介质层，例如多个电介质层的组合，包括但不限于隧穿层、储存层和阻挡层。隧穿层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。储存层可以包括用于存储用于存储器操作的电荷的材料。储存层材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任何组合。阻挡层可以包括电介质材料，包括但不限于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层可以进一步包括高k电介质层(例如氧化铝)。电介质层可以通过诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的工艺来形成。
图15是根据一些实施例的用于形成另一个NAND存储器设备的示例性方法1500的流程图。在图9-13中总体上示出了方法1500的操作。应该理解，方法1500中所示的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。在本公开内容的各种实施例中，方法1500的操作可以以不同的顺序执行和/或改变。
在操作1502中，在衬底的第一区域中将凹槽蚀刻到衬底中。衬底可以包括用于形成三维存储器结构的任何合适的材料。例如，衬底可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V族化合物。
如相关领域的技术人员将会理解的，可以使用常规光刻技术形成凹槽。这种常规技术包括沉积掩模层，使用光致抗蚀剂来图案化掩模层，以及蚀刻暴露的衬底以形成凹槽。可以使用公知的湿法或干法技术来执行蚀刻，诸如反应离子蚀刻(RIE)或用氢氧化钾(KOH)蚀刻。
在一个实施例中，在形成凹槽之后，可以在凹槽的侧壁和底表面上方沉积绝缘蚀刻停止衬层。绝缘蚀刻停止衬层可以是TiN、TaN、Al2O3、HfO2或Ta2O5。可以使用常规沉积技术来沉积衬层。例如，可以使用CVD沉积衬层。示例性CVD技术包括PECVD、LPCVD和ALD。也可以使用HDP沉积衬层。
在操作1504中，用绝缘材料填充凹槽。绝缘材料可以是二氧化硅或氮化硅。可以使用常规沉积技术来沉积绝缘材料。例如，可以使用CVD来沉积绝缘材料。示例性CVD技术包括PECVD、LPCVD和ALD。也可以使用HDP来沉积绝缘材料。
根据一个实施例，在沉积绝缘材料之后，抛光衬底的顶表面以横跨衬底的顶部形成平坦表面。抛光可以使用化学机械抛光(CMP)执行。最终的绝缘材料可以具有在约0.5μm与约2μm之间的凹槽内的厚度。
在操作1506中，在衬底上方沉积牺牲/电介质交替叠层。牺牲/电介质交替叠层的各个层可以包括包含但不限于氧化硅、氮化硅、氮氧化硅或其任何组合的材料。牺牲/电介质交替叠层的各个层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在操作1508中，多个第一孔通过蚀刻的方式穿过牺牲/电介质交替叠层并在上方与操作1502中形成的凹槽对齐。可以使用RIE工艺蚀刻穿电介质交替叠层来形成该多个第一孔中的每一个。另外，孔的蚀刻可以包括穿过在操作1504期间设置在凹槽中的绝缘材料的至少一部分进行蚀刻。根据一个实施例，由于绝缘材料的存在，蚀刻该多个第一孔的工艺不会蚀刻到衬底的材料中。
在操作1510中，通过蚀刻的方式形成穿过牺牲/电介质交替叠层并且还穿过衬底材料的一部分的多个第二孔。将该多个第二孔向下蚀刻到衬底的材料中，使得在衬底内形成附加凹槽。根据一些实施例，该多个第二孔为要在衬底的核心存储器区域内形成的存储器NAND串提供空间。与在操作1508期间蚀刻的该多个第一孔相比，该多个第二孔可以在衬底的不同区域中。
在操作1512中，在由于蚀刻该多个第二孔而形成在衬底中的附加凹槽内生长外延材料。外延生长材料可以是通常匹配衬底的半导体材料的任何半导体材料。例如，当衬底是硅时，外延生长材料可以是外延生长硅。
根据一些实施例，外延生长材料不形成在该多个第一孔中的任何一个内。这是因为由于绝缘材料的存在，该多个第一孔没有暴露衬底的任何部分。在没有任何暴露的半导体衬底的情况下，不存在种子材料来引发外延生长材料的生长。
在操作1514中，在该多个第二孔内形成NAND串并且在该多个第一孔内形成垂直结构。垂直结构可以是与在牺牲/电介质交替叠层上方和/或下方的部件电接触的TAC。而且，在操作1514期间或之后，牺牲/电介质交替叠层的牺牲层可以被去除并且用导体层替代以形成导体/电介质交替叠层。NAND串中的每一个和字线(例如，导体/电介质交替叠层的导体层)可以形成三维存储器设备的存储器单元，例如用于存储数据。
在一些实施例中，用于形成NAND串和垂直结构的制造工艺包括形成垂直延伸穿过导体/电介质交替叠层的半导体沟道，以及在半导体沟道与导体/电介质交替叠层之间形成电介质层。电介质层可以是复合电介质层，例如多个电介质层的组合，包括但不限于隧穿层、储存层和阻挡层。隧穿层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。储存层可以包括用于存储用于存储器操作的电荷的材料。储存层材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任何组合。阻挡层可以包括电介质材料，包括但不限于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层可以进一步包括高k电介质层(例如氧化铝)。电介质层可以通过诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的工艺来形成。
本公开内容描述了三维NAND存储器设备和制造其的方法的各种实施例。在一些实施例中，第一三维存储器设备包括衬底，所述衬底具有在第一区域中的多个第一凹槽以及在第二区域中的多个第二凹槽。衬层设置在第一区域中的所述多个第一凹槽的侧壁和底部上方，并且外延生长材料形成在第二区域中的所述多个第二凹槽中。多个NAND串形成在设置在所述多个第二凹槽中的外延生长材料上方，并且多个垂直结构形成在第一区域中的所述多个第一凹槽上方。
在一些实施例中，用于形成第一三维存储器设备的方法包括：在衬底的第一区域中形成多个第一凹槽，以及在所述多个第一凹槽的侧壁和底部上方形成衬层。所述方法还包括用绝缘材料填充所述多个第一凹槽。所述方法包括在衬底上形成导体/电介质交替叠层。所述方法进一步包括形成穿过导体/电介质交替叠层的多个第一孔，以及在衬底的第二区域中形成穿过导体/电介质交替叠层和穿过衬底的一部分的多个第二孔。所述多个第一孔在上方与衬底的第一区域中的所述多个第一凹槽对齐。形成所述多个第二孔在衬底的第二区域中形成多个第二凹槽。所述方法还包括在所述多个第二凹槽中形成材料。所述方法还包括在所述多个第二孔中形成多个NAND串并在所述多个第一孔中形成多个垂直结构。
在一些实施例中，第二三维存储器设备包括具有第一区域和第二区域的衬底，其中，第一区域包括第一凹槽并且第二区域包括多个凹槽。绝缘材料填充衬底的第一区域中的第一凹槽，并且外延生长材料形成在第二区域中的多个凹槽中。多个NAND串形成在设置在所述多个第二凹槽中的外延生长材料上方，并且多个垂直结构形成在第一区域中的绝缘材料上方。
在一些实施例中，用于形成第二三维存储器设备的方法包括：在衬底的第一区域中形成凹槽，并且用绝缘材料填充凹槽。所述方法包括在衬底上形成导体/电介质交替叠层。所述方法进一步包括形成穿过导体/电介质交替叠层的多个第一孔，以及，在衬底的第二区域中形成穿过导体/电介质交替叠层和穿过衬底的一部分的多个第二孔。所述多个第一孔在上方与绝缘材料对齐。形成所述多个第二孔在衬底的第二区域中形成多个凹槽。所述方法还包括在所述多个凹槽中形成材料。所述方法还包括在所述多个第二孔中形成多个NAND串，以及，在所述多个第一孔中形成多个垂直结构。
以上对具体实施例的描述将充分地揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构建块描述了本公开内容的实施例，该功能构建块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构建块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应被任何上述示例性实施例限制，而应仅根据以下权利要求及其等同变换来限定。

Claims (32)

1.一种NAND存储器设备，包括：
衬底，具有在第一区域中的一个或多个第一凹槽以及在第二区域中的一个或多个第二凹槽；
衬层，设置在所述第一区域中的所述一个或多个第一凹槽的侧壁和底部上方；
外延生长材料，形成在所述第二区域中的所述一个或多个第二凹槽中；
一个或多个NAND串，形成在设置在所述一个或多个第二凹槽中的所述外延生长材料上方；以及
一个或多个垂直结构，形成在所述第一区域中的所述一个或多个第一凹槽上方。
2.根据权利要求1所述的NAND存储器设备，还包括设置在所述衬底上的导体/电介质交替叠层。
3.根据权利要求2所述的NAND存储器设备，其中，所述一个或多个NAND串穿过所述导体/电介质交替叠层在所述衬底上方垂直延伸。
4.根据权利要求2所述的NAND存储器设备，其中，所述一个或多个垂直结构穿过所述导体/电介质交替叠层在所述衬底上方垂直延伸。
5.根据权利要求1所述的NAND存储器设备，其中，所述衬层包括从由TiN、TaN、Al2O3、HfO2和Ta2O5组成的列表选取的材料。
6.根据权利要求1所述的NAND存储器设备，其中，所述衬层具有5nm至20nm之间的厚度。
7.根据权利要求1所述的NAND存储器设备，其中，所述一个或多个垂直结构包括一个或多个电隔离的虚结构。
8.根据权利要求1所述的NAND存储器设备，其中，所述一个或多个NAND串和所述一个或多个垂直结构中的每一个包括内部半导体沟道和外部电介质层。
9.根据权利要求1所述的NAND存储器设备，其中，所述衬底还包括在第三区域中的一个或多个第三凹槽，其中，所述衬层设置在所述第三区域中的所述一个或多个第三凹槽的侧壁和底部上方，以及其中，所述一个或多个第三凹槽被绝缘材料填充。
10.一种用于形成NAND存储器设备的方法，包括：
在衬底的第一区域中形成一个或多个第一凹槽；
在所述一个或多个第一凹槽的侧壁和底部上方形成衬层；
用绝缘材料填充所述一个或多个第一凹槽；
在所述衬底上方形成牺牲/电介质交替叠层；
形成穿过所述牺牲/电介质交替叠层的一个或多个第一孔，所述一个或多个第一孔在上方与所述一个或多个第一凹槽对齐；
形成穿过所述牺牲/电介质交替叠层以及所述衬底的第二区域的一部分的一个或多个第二孔，从而在所述衬底的所述第二区域中形成一个或多个第二凹槽；
在所述一个或多个第二凹槽中形成材料；
在所述一个或多个第二孔中形成一个或多个NAND串；以及
在所述一个或多个第一孔中形成一个或多个垂直结构。
11.根据权利要求10所述的方法，其中，形成所述一个或多个第一凹槽包括使用反应离子蚀刻(RIE)工艺来蚀刻所述衬底。
12.根据权利要求10所述的方法，还包括在用所述绝缘材料填充所述一个或多个第一凹槽之后抛光所述衬底的顶表面。
13.根据权利要求10所述的方法，其中，形成所述衬层包括使用化学气相沉积(CVD)技术来沉积所述衬层。
14.根据权利要求10所述的方法，其中，形成所述一个或多个第一孔进一步包括穿过所述一个或多个第一凹槽中的所述绝缘材料的至少一部分来形成所述一个或多个第一孔。
15.根据权利要求10所述的方法，其中，形成所述衬层包括将所述衬层沉积到5nm至20nm之间的厚度。
16.根据权利要求10所述的方法，其中，形成所述一个或多个NAND串包括：
在所述一个或多个第二孔的侧壁上方形成电介质层；以及
形成填充所述一个或多个第二孔的剩余部分的半导体层。
17.一种NAND存储器设备，包括：
衬底，具有第一区域和第二区域，其中，所述第一区域包括一个或多个第一凹槽，以及，所述第二区域包括一个或多个第二凹槽；
绝缘材料，填充在所述衬底的所述第一区域中的所述一个或多个第一凹槽；
外延生长材料，形成在所述第二区域中的所述一个或多个第二凹槽中；
一个或多个NAND串，形成在设置在所述一个或多个第二凹槽中的所述外延生长材料上方；以及
一个或多个垂直结构，形成在所述第一区域中的所述绝缘材料上方。
18.根据权利要求17所述的NAND存储器设备，还包括设置在所述衬底上的导体/电介质交替叠层。
19.根据权利要求18所述的NAND存储器设备，其中，所述一个或多个NAND串穿过所述导体/电介质交替叠层在所述衬底上方垂直延伸。
20.根据权利要求18所述的NAND存储器设备，其中，所述一个或多个垂直结构穿过所述导体/电介质交替叠层在所述衬底上方垂直延伸。
21.根据权利要求17所述的NAND存储器设备，其中，所述绝缘材料包括二氧化硅或氮化硅。
22.根据权利要求17所述的NAND存储器设备，其中，所述绝缘材料具有在0.5μm至2μm之间的厚度。
23.根据权利要求17所述的NAND存储器设备，其中，所述一个或多个垂直结构包括一个或多个电隔离的虚结构。
24.根据权利要求17所述的NAND存储器设备，其中所述一个或多个NAND串和所述一个或多个垂直结构中的每一个包括内部半导体沟道和外部电介质层。
25.根据权利要求17所述的NAND存储器设备，还包括设置在所述一个或多个第一凹槽的侧壁和底部上方的衬层，使得所述衬层位于所述衬底和所述绝缘材料之间。
26.一种用于形成NAND存储器设备的方法，包括：
在衬底的第一区域中形成一个或多个第一凹槽；
用绝缘材料填充所述一个或多个第一凹槽；
在所述衬底上形成牺牲/电介质交替叠层；
在垂直于所述衬底的方向上形成穿过所述牺牲/电介质交替叠层和仅穿过所述绝缘材料的总厚度的一部分的一个或多个第一孔；
形成穿过所述牺牲/电介质交替叠层以及穿过所述衬底的第二区域的一部分的一个或多个第二孔，从而在所述衬底的所述第二区域中形成一个或多个第二凹槽；
在所述一个或多个第二凹槽中形成材料；
在所述一个或多个第二孔中形成一个或多个NAND串；以及
在所述一个或多个第一孔中形成一个或多个垂直结构。
27.根据权利要求26所述的方法，其中，在所述衬底的所述第一区域中形成所述一个或多个第一凹槽包括使用反应离子蚀刻(RIE)工艺来蚀刻所述衬底。
28.根据权利要求26所述的方法，还包括在用所述绝缘材料填充所述一个或多个第一凹槽之后抛光所述衬底的顶表面。
29.根据权利要求26所述的方法，其中，用所述绝缘材料填充所述一个或多个第一凹槽包括使用化学气相沉积(CVD)技术来沉积所述绝缘材料。
30.根据权利要求26所述的方法，其中，形成所述一个或多个第一孔进一步包括穿过在所述一个或多个第一凹槽中的所述绝缘材料的至少一部分来形成所述一个或多个第一孔。
31.根据权利要求26所述的方法，其中，在所述衬底的所述第一区域中形成所述一个或多个第一凹槽包括在所述衬底中形成具有0.5μm至2μm之间的深度的所述一个或多个第一凹槽。
32.根据权利要求26所述的方法，其中，形成所述一个或多个NAND串包括：
在所述一个或多个第二孔的侧壁上方形成电介质层；以及
形成半导体层，所述半导体层填充所述一个或多个第二孔的剩余部分。
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