CN107369407B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本公开提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板，涉及显示技术领域。该移位寄存器单元包括输入模块、输出模块和输出控制模块：所述输入模块连接输入信号端、第一电源信号端、以及上拉节点，用于在输入信号的控制下将第一电源信号传输至所述上拉节点；所述输出模块连接所述上拉节点、时钟信号端、以及输出控制节点，用于在所述上拉节点的控制下将时钟信号传输至所述输出控制节点；所述输出控制模块连接所述输出控制节点、所述时钟信号端、以及信号输出端，用于在所述时钟信号的控制下将所述输出控制节点的信号传输至所述信号输出端。本公开可避免时钟信号的误输出。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示面板

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。

背景技术

随着光学技术和半导体技术的发展，以液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管显示器(Organic Light Emitting Diode，OLED)为代表的平板显示器具有轻薄、能耗低、反应速度快、色纯度佳、以及对比度高等特点，在显示领域占据了主导地位。

近些年来显示装置呈现出了高集成度以及低成本的发展趋势。以阵列基板行驱动(Gate Driver on Array，GOA)技术为代表，利用GOA技术将栅极驱动电路集成于阵列基板的周边区域，可在实现窄边框的同时有效降低制造成本。但受限于栅线负载以及晶体管特性等因素的影响，GOA单元的输出波形很多时候都具有一下降沿，该下降沿的存在可能会导致信号的误输出，从而造成显示异常。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供一种移位寄存器单元，包括输入模块、输出模块和输出控制模块：

所述输入模块连接输入信号端、第一电源信号端、以及上拉节点，用于在输入信号的控制下将第一电源信号传输至所述上拉节点；

所述输出模块连接所述上拉节点、时钟信号端、以及输出控制节点，用于在所述上拉节点的控制下将时钟信号传输至所述输出控制节点；

所述输出控制模块连接所述输出控制节点、所述时钟信号端、以及信号输出端，用于在所述时钟信号的控制下将所述输出控制节点的信号传输至所述信号输出端。

本公开的一种示例性实施例中，所述输出控制模块包括：

第一开关元件，其控制端连接所述时钟信号端，第一端连接所述输出控制节点，第二端连接所述信号输出端。

本公开的一种示例性实施例中，所述输入模块包括：

第二开关元件，其控制端连接所述输入信号端，第一端连接所述第一电源信号端，第二端连接所述上拉节点。

本公开的一种示例性实施例中，所述输出模块包括：

第三开关元件，其控制端连接所述上拉节点，第一端连接所述时钟信号端，第二端连接所述输出控制节点；

储能元件，连接在所述上拉节点和所述输出控制节点之间。

本公开的一种示例性实施例中，所述移位寄存器单元还包括下拉模块；

所述下拉模块连接所述上拉节点、第二电源信号端、第三电源信号端、所述输出控制节点、以及所述信号输出端，用于在所述上拉节点以及第二电源信号的控制下将第三电源信号分别传输至所述上拉节点、所述输出控制节点、以及所述信号输出端。

本公开的一种示例性实施例中，所述下拉模块包括：

第四开关元件，其控制端连接所述第二电源信号端，第一端连接所述第二电源信号端，第二端连接下拉节点；

第五开关元件，其控制端连接所述上拉节点，第一端连接所述第三电源信号端，第二端连接所述下拉节点；

第六开关元件，其控制端连接所述下拉节点，第一端连接所述第三电源信号端，第二端连接所述上拉节点；

第七开关元件，其控制端连接所述下拉节点，第一端连接所述第三电源信号端，第二端连接所述输出控制节点；

第八开关元件，其控制端连接所述下拉节点，第一端连接所述第三电源信号端，第二端连接所述信号输出端。

本公开的一种示例性实施例中，所述移位寄存器还包括复位模块；

所述复位模块连接复位信号端、第四电源信号端、以及所述上拉节点，用于在复位信号的控制下将第四电源信号传输至所述上拉节点。

本公开的一种示例性实施例中，所述复位模块包括：

第九开关元件，其控制端连接所述复位信号端，第一端连接所述第四电源信号端，第二端连接所述上拉节点。

本公开的一种示例性实施例中，所有开关元件均为晶体管。

根据本公开的一个方面，提供一种栅极驱动电路，包括多个级联的上述的移位寄存器单元；

其中，第MM-1级移位寄存器单元的信号输出端与第M级移位寄存器单元的输入信号端连接，第M级移位寄存器单元的信号输出端与第MM-1级移位寄存器单元的复位信号端连接。

根据本公开的一个方面，提供一种显示面板，包括上述的栅极驱动电路。

根据本公开的一个方面，提供一种移位寄存器单元的驱动方法，用于驱动上述的移位寄存器单元；所述驱动方法包括：

在输入信号的控制下，输入模块将第一电源信号传输至上拉节点以进行充电储能；

在所述上拉节点的控制下，输出模块将时钟信号传输至输出控制节点；

在所述时钟信号的控制下，输出控制模块将所述输出控制节点的信号传输至所述信号输出端。

本公开示例性实施方式所提供的移位寄存器单元及其驱动方法，在输出模块后端增加一输出控制模块，以在时钟信号的控制下进行信号的输出。

这样一来，所述移位寄存器单元通过时钟信号CLK控制输出信号的有效电平时间，可使输出信号波形的下降沿大幅度降低，从而降低误输出的风险，保证显示品质。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出一对比例中GOA单元的模块示意图；

图2示意性示出一对比例中GOA电路的级联结构图；

图3示意性示出本公开示例性实施例中移位寄存器单元的模块示意图；

图4示意性示出本公开示例性实施例中移位寄存器单元的驱动方法示意图；

图5示意性示出移位寄存器单元的输出模块的电路结构示意图；

图6示意性示出图5所示的输出模块的相关信号时序图；

图7示意性示出本公开示例性实施例中移位寄存器单元的电路结构图；

图8示意性示出本公开示例性实施例中移位寄存器单元的信号时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免使本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。附图中各层的厚度和形状不反映真实比例，仅是为了便于说明本公开的内容。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

图1和图2分别示出一种GOA单元的结构示意图以及搭载该GOA单元的级联结构图。如图1所示，GOA单元包括输入模块10、复位模块20、下拉模块30和输出模块40，本级的输入模块10可与上一级的输出模块40相连，本级的复位模块20可与下一级的输出模块40相连。其中，输入模块10负责为输出模块40进行储能；输出模块40负责将储存的能量在时钟信号CLK来临时输出；复位模块20负责将输出模块40的能量完全释放；下拉模块30负责对输出模块40进行能量释放，以保证GOA电路的稳定性。但是，发明人发现，如果栅线的负载过大(如应用于高分辨率显示面板时)或者输出模块中晶体管特性(如晶体管尺寸较小时)等因素的影响，GOA单元的输出波形往往不是一个完美的方波，而是具有一下降沿。该下降沿较小时不会影响晶体管的开关，但该下降沿较大时，在当前行输出阶段结束后下一行输出阶段开始时，当前行的输出端无法完全关闭，仍旧产生输出信号，从而导致同时有两行输出信号，造成显示异常。

本示例实施方式提供了一种移位寄存器单元，如图3所示，所述移位寄存器单元可以包括输入模块10、输出模块40、以及输出控制模块50。其中：

所述输入模块10连接输入信号端、第一电源信号端、以及上拉节点PU，用于在输入信号INPUT的控制下将第一电源信号VD/S传输至上拉节点PU；

所述输出模块40连接上拉节点PU、时钟信号端、以及输出控制节点PCN，用于在上拉节点PU的控制下将时钟信号CLK传输至输出控制节点PCN；

所述输出控制模块50连接输出控制节点PCN、时钟信号端、以及信号输出端OUTPUT，用于在时钟信号CLK的控制下将输出控制节点PCN的信号传输至信号输出端OUTPUT。

本公开示例性实施方式所提供的移位寄存器单元，在输出模块后端增加一输出控制模块，以在时钟信号的控制下进行信号的输出。这样一来，所述移位寄存器单元通过时钟信号CLK控制输出信号的有效电平时间，可使输出信号波形的下降沿大幅度降低，从而降低误输出的风险，保证显示品质。

进一步的，参考图3所示，本示例实施方式中，所述移位寄存器还可以包括复位模块20和下拉模块30。其中：

所述复位模块20连接复位信号端、第四电源信号端、以及上拉节点PU，用于在复位信号RESET的控制下将第四电源信号VS/D传输至上拉节点PU；

所述下拉模块30连接上拉节点PU、第二电源信号端、第三电源信号端、输出控制节点PCN、以及信号输出端OUTPUT，用于在上拉节点PU以及第二电源信号GCH的控制下将第三电源信号VGL分别传输至上拉节点PU、输出控制节点PCN、以及信号输出端OUTPUT。

基于本示例实施方式所提供的移位寄存器单元，如图4所示，其驱动方法可以包括如下步骤：

S1、在输入信号INPUT的控制下，输入模块10将第一电源信号VD/S传输至上拉节点PU以进行充电储能；

S2、在上拉节点PU的控制下，输出模块40将时钟信号CLK传输至输出控制节点PCN；

S3、在时钟信号CLK的控制下，输出控制模块50将输出控制节点PCN的信号传输至信号输出端OUTPUT。

需要说明的是：在该移位寄存器单元的驱动方法中，步骤S2和步骤S3可在同一时段例如信号输出阶段进行。

本公开示例性实施方式所提供的移位寄存器单元的驱动方法，通过输出控制模块50控制时钟信号CLK输出至栅极扫描线的时间，可使输出信号波形的下降沿大幅度降低，从而降低误输出的风险，保证显示品质。

在所述移位寄存器单元的一种实施方式中，输出模块40的结构例如可以包括图5所示的一晶体管T以及一存储电容Cs，其信号时序可参考图6所示时序图。其中，存储电容Cs可在输入模块10结束工作时完成储能，使得上拉节点PU的电压升高，则晶体管T导通，但此时时钟信号CLK为低电平，因此无信号输出；当下一时刻时钟信号CLK为高电平时，由于晶体管T已经导通，因此信号输出端OUTPUT接收时钟信号CLK而变成高电平，且上拉节点PU的电位也因存储电容Cs的自举效应而变的更高。

但是，在具有上述输出模块电路结构的移位寄存器单元中，信号输出端OUTPUT输出的信号波形往往不是一个完美的方波，而是具有一个下降沿；该下降沿较大时就会在下一级进行信号输出的同时当前行仍存在输出信号，从而导致当前行输出信号的时序错误，造成显示异常。

本示例实施方式基于上述情况针对移位寄存器单元的电路结构进行了改进。下面结合图7对本示例实施方式所提供的移位寄存器单元的电路结构进行详细的描述。

所述输入模块10可以包括：

第二开关元件T2，其控制端连接输入信号端，第一端连接第一电源信号端，第二端连接上拉节点PU，用于响应输入信号INPUT而导通，以将第一电源信号VD/S传输至上拉节点PU。

所述输出模块40可以包括：

第三开关元件T3，其控制端连接上拉节点PU，第一端连接时钟信号端，第二端连接输出控制节点PCN，用于响应上拉节点PU的信号而导通，以将时钟信号CLK传输至输出控制节点PCN；

储能元件C，连接在上拉节点PU和输出控制节点PCN之间。

所述输出控制模块50可以包括：

第一开关元件T1，其控制端连接时钟信号端，第一端连接输出控制节点PCN，第二端连接信号输出端OUTPUT，用于响应时钟信号CLK而导通，以将输出控制节点PCN的信号传输至信号输出端OUTPUT。

所述下拉模块30可以包括：

第四开关元件T4，其控制端连接第二电源信号端，第一端连接第二电源信号端，第二端连接下拉节点PD，用于响应第二电源信号GCH而导通，以将第二电源信号GCH传输至下拉节点PD；

第五开关元件T5，其控制端连接上拉节点PU，第一端连接第三电源信号端，第二端连接下拉节点PD，用于响应上拉节点PU的信号而导通，以将第三电源信号VGL传输至下拉节点PD；

第六开关元件T6，其控制端连接下拉节点PD，第一端连接第三电源信号端，第二端连接上拉节点PU，用于响应下拉节点PD的信号而导通，以将第三电源信号VGL传输至上拉节点PU；

第七开关元件T7，其控制端连接下拉节点PD，第一端连接第三电源信号端，第二端连接输出控制节点PCN，用于响应下拉节点PD的信号而导通，以将第三电源信号VGL传输至输出控制节点PCN；

第八开关元件T8，其控制端连接下拉节点PD，第一端连接第三电源信号端，第二端连接信号输出端OUTPUT，用于响应下拉节点PD的信号而导通，以将第三电源信号VGL传输至信号输出端OUTPUT。

所述复位模块20可以包括：

第九开关元件T9，其控制端连接复位信号端，第一端连接第四电源信号端，第二端连接上拉节点PU，用于响应复位信号RESET而导通，以将第四电源信号VS/D传输至上拉节点PU。

需要说明的是：本示例实施方式中，输入模块10和复位模块20在结构上具有对称性，因此该移位寄存器单元的电路结构不仅可适用于正向扫描，还可适用于反向扫描。其中，在反向扫描时，只需将复位信号端作为输入信号端，将输入信号端作为复位信号端，同时将第一电源信号VD/S和第四电源信号VS/D互换即可。在此情况下，第二开关元件T2为复位元件，第九开关元件T9为输入元件。

在本示例实施方式中，所有开关元件均可以为晶体管。考虑到制备工艺的统一化，优选所有晶体管的类型均相同，其例如可以均为N型晶体管或者均为P型晶体管。其中，所述晶体管的第一端可以是源极、第二端可以是漏极；或者，所述晶体管的第一端可以是漏极、第二端可以是源极。此外，根据晶体管导电方式的不同，所述晶体管可以分为增强型晶体管和耗尽型晶体管。本实施例对此不作限定。

基于此，以所述开关元件均为N型晶体管、所述储能元件C为存储电容为例，结合图8所示的信号时序图对所述移位寄存器单元的工作原理进行示例性说明。其中，第一电源信号VD/S和第二电源信号GCH为高电平，第三电源信号VGL和第四电源信号VS/D为低电平。

所述移位寄存器单元的工作过程可以包括：

在t1时段(充电阶段)，输入信号INPUT为高电平，第二晶体管导通以将第一电源信号VD/S传输至上拉节点PU并对存储电容C充电，则上拉节点PU为高电平；在上拉节点PU的控制下，虽然第三晶体管导通，但此时时钟信号CLK为低电平，因此输出控制节点PCN为低电平；同时，受控于上拉节点PU的第五晶体管导通，以将第三电源信号VGL传输至下拉节点PD，则下拉节点PD为低电平，第六至第八晶体管均关闭。

在t2时段(输出阶段)，输入信号INPUT为低电平，时钟信号CLK为高电平，在存储电容C的作用下上拉节点PU保持高电平，则第三晶体管导通以将时钟信号CLK传输至信号输出节点PCN，并通过存储电容C的自举效应使得上拉节点PU的电平进一步提高，第三晶体管充分导通以使时钟信号CLK完全传输至输出控制节点PCN，则输出控制节点PCN为高电平；此时，在时钟信号CLK的控制下，第一晶体管导通以将输出控制节点PCN的信号传输至信号输出端OUTPUT，从而输出高电平信号。

在t3时段(放电阶段)，复位信号Reset为高电平，第九晶体管导通以将第四电源信号VS/D传输至上拉节点PU，从而拉低上拉节点PU的电位，则第三晶体管和第五晶体管均关闭，信号输出节点PCN的电位缓慢下降；与此同时，第二电源信号GCH为高电平，第四晶体管导通以将第二电源信号GCH传输至下拉节点PD，则第六至第八晶体管均导通，以将第三电源信号VGL分别传输至上拉节点PU、信号输出节点PCN、以及信号输出端OUTPUT，从而保证输出信号为低电平。

基于上述过程，即可实现移位寄存器单元的信号逐级输出，从而为栅极驱动电路提供扫描信号。

本示例实施方式所提供的移位寄存器单元，通过在输出模块40后端增加了一输出控制模块50，即可达到控制信号输出时间的效果，从而防止信号的误输出。本实施例中，所述输出控制模块50具体是通过控制端连接时钟信号端、第一端连接输出控制节点PCN、第二端连接信号输出端OUTPUT的第一开关元件T1而实现的。需要说明的是：本示例实施方式虽然是以采用时钟信号CLK来控制信号输出时间为例进行说明的，但采用其它信号来控制信号输出时间的方案也属于本发明的构思，因此也在本发明点的保护范围之内。

本示例实施方式还提供了一种栅极驱动电路，参考图2所示，包括多个级联的上述的移位寄存器单元。

其中，第一级移位寄存器单元的输入信号端可以连接一初始输入信号STV，第MM-1级移位寄存器单元的信号输出端OUTPUT与第M级移位寄存器单元的输入信号端连接，第M级移位寄存器单元的信号输出端OUTPUT与第MM-1级移位寄存器单元的复位信号端连接，第M级移位寄存器单元的复位信号端可以单独连接一个帧复位信号。

需要说明的是：所述栅极驱动电路的具体细节已经在对应的移位寄存器单元中进行了详细的描述，这里不再赘述。

本示例实施方式还提供了一种显示面板，包括显示区域和周边区域。所述周边区域设置有上述的栅极驱动电路，从而形成GOA面板，这样有利于实现窄边框设计。

本示例实施方式还提供了一种显示装置，包括上述的显示面板。

其中，所述显示装置例如可以包括手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开对此不进行特殊限定。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括输入模块、输出模块和输出控制模块：

所述输入模块连接输入信号端、第一电源信号端、以及上拉节点，用于在输入信号的控制下将第一电源信号传输至所述上拉节点；

所述输出模块连接所述上拉节点、时钟信号端、以及输出控制节点，用于在所述上拉节点的控制下将时钟信号传输至所述输出控制节点；

所述输出控制模块包括第一开关元件，其控制端连接所述时钟信号端，第一端连接所述输出控制节点，第二端连接信号输出端，用于在所述时钟信号的控制下将所述输出控制节点的信号传输至所述信号输出端；

所述移位寄存器单元还包括下拉模块；所述下拉模块包括：

第四开关元件，其控制端连接第二电源信号端，第一端连接所述第二电源信号端，第二端连接下拉节点；

第五开关元件，其控制端连接所述上拉节点，第一端连接第三电源信号端，第二端连接所述下拉节点；

第六开关元件，其控制端连接所述下拉节点，第一端连接所述第三电源信号端，第二端连接所述上拉节点；

第七开关元件，其控制端连接所述下拉节点，第一端连接所述第三电源信号端，第二端连接所述输出控制节点；

第八开关元件，其控制端连接所述下拉节点，第一端连接所述第三电源信号端，第二端连接所述信号输出端；

其中，所述下拉模块用于在所述上拉节点以及第二电源信号的控制下将第三电源信号分别传输至所述上拉节点、所述输出控制节点、以及所述信号输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第二开关元件，其控制端连接所述输入信号端，第一端连接所述第一电源信号端，第二端连接所述上拉节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：

第三开关元件，其控制端连接所述上拉节点，第一端连接所述时钟信号端，第二端连接所述输出控制节点；

储能元件，连接在所述上拉节点和所述输出控制节点之间。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器还包括复位模块；

所述复位模块连接复位信号端、第四电源信号端、以及所述上拉节点，用于在复位信号的控制下将第四电源信号传输至所述上拉节点。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述复位模块包括：

第九开关元件，其控制端连接所述复位信号端，第一端连接所述第四电源信号端，第二端连接所述上拉节点。

6.根据权利要求1-3和5中任一项所述的移位寄存器单元，其特征在于，所有开关元件均为晶体管。

7.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-6任一项所述的移位寄存器单元；

其中，第MM-1级移位寄存器单元的信号输出端与第M级移位寄存器单元的输入信号端连接，第M级移位寄存器单元的信号输出端与第MM-1级移位寄存器单元的复位信号端连接。

8.一种显示面板，其特征在于，包括如权利要求7所述的栅极驱动电路。

9.一种移位寄存器单元的驱动方法，用于驱动权利要求1-6任一项所述的移位寄存器单元；其特征在于，所述驱动方法包括：

在输入信号的控制下，输入模块将第一电源信号传输至上拉节点以进行充电储能；

在所述上拉节点的控制下，输出模块将时钟信号传输至输出控制节点；

在所述时钟信号的控制下，输出控制模块将所述输出控制节点的信号传输至所述信号输出端。

Images