CN105609136A - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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CN105609136A CN201610004051.0A CN201610004051A CN105609136A CN 105609136 A CN105609136 A CN 105609136A CN 201610004051 A CN201610004051 A CN 201610004051A CN 105609136 A CN105609136 A CN 105609136A
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Abstract

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：上拉晶体管；存储电容；输出放噪晶体管；下拉节点控制模块，在上拉节点的控制下控制下拉节点接入第一低电平或第一高电平；上拉节点控制模块，在输入信号的控制下控制上拉节点是否接入第二高电平，并在复位信号的控制下控制上拉节点是否接入第二低电平；以及，上拉节点放噪模块，在下拉节点的控制下控制上拉节点是否接入第一低电平。本发明解决现有技术中抗干扰能力弱，输出的栅极驱动信号的毛刺多并波形不稳定的问题。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
图1给出了一种传统的4T1C移位寄存器单元的电路图。图1所示的移位寄存器单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3\第四晶体管M4和存储电容C1，其中PU标示上拉节点，Input为输入端,CLK为时钟信号输入端，Output为本级栅极驱动信号输出端,Reset为复位段，VGL为第一低电平。
如图2所示，图1所示的移位寄存器单元在工作时，
在第一阶段t1，Input输出高电平，CLK和Reset均输出低电平，使得M2和M4都关断，M1导通。M1导通后，PU的电位为高电平，此时M3导通；
在第二阶段t2，Input输出低电平，使得M1关断，由于C1的作用，PU的电位保持高电平，M3导通，当CLK输出高电平时，Output输出高电平；
第三阶段t3，Input和CLK都输出低电平，M1和M3都关断，PU的电位为低电平，M3关断，此时Reset输出高电平，M2和M4导通，Output输出低电平；
在下一帧到来之前，该移位寄存器一直保持输出低电平。
上述传统的4T1C移位寄存器单元电路使用频率高，导致抗干扰能力弱，毛刺多、较大，输出波形不稳定。
发明内容
本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中抗干扰能力弱，输出的栅极驱动信号的毛刺多并波形不稳定的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括本级栅极驱动信号输出端、时钟信号输入端、用于接入输入信号的输入端和用于接入复位信号的复位端，所述移位寄存器单元还包括：
上拉晶体管，栅极与上拉节点连接，第一极与时钟信号输入端连接，第二极与所述本级栅极驱动信号输出端连接；
存储电容，第一端与所述上拉节点连接，第二端接入第一低电平；
输出放噪晶体管，栅极与下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入所述第一低电平；
下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点接入所述第一低电平或第一高电平；
上拉节点控制模块，分别与所述输入端、所述复位端、所述上拉节点、第二高电平和第二低电平连接，用于在所述输入信号的控制下控制所述上拉节点是否接入所述第二高电平，并在所述复位信号的控制下控制所述上拉节点是否接入所述第二低电平；以及，
上拉节点放噪模块，控制端与所述下拉节点连接，用于在所述下拉节点的控制下控制所述上拉节点是否接入所述第一低电平。
实施时，在正向扫描时，所述上拉节点控制模块包括：
第一晶体管，栅极与所述输入端连接，第一极接入所述第二高电平，第二极与所述上拉节点连接；以及，
第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入所述第二低电平；
在反向扫描时，所述上拉节点控制模块包括：
第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二极与所述上拉节点连接；以及，
第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二极接入所述第二高电平。
实施时，上拉节点放噪模块包括：上拉节点放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第一低电平。
实施时，所述下拉节点控制模块，具体用于当所述上拉节点的电位为第二高电平时控制所述下拉节点的电位为第一低电平，当所述上拉节点的电位为第二低电平时控制所述下拉节点的电位为第一高电平。
实施时，所述下拉节点控制模块包括：
第三晶体管，栅极接入所述第一高电平，第一极接入所述第一高电平，第二极与所述下拉节点连接；以及，
第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第一低电平。
实施时，当所述上拉晶体管、所述输出放噪晶体管、所述上拉节点放噪晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管都为n型晶体管。
本发明提供了一种移位寄存器的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，
在预充电阶段，输入端接入高电平，复位端接入低电平，时钟信号输入端接入低电平，上拉节点控制模块控制上拉节点接入第二高电平，对存储电容进行充电，维持所述上拉节点的电位为高电平，控制上拉晶体管导通，下拉节点控制模块控制下拉节点接入第一低电平，从而控制输出放噪晶体管关断，所述本级栅极驱动信号输出低电平；
在输出阶段，所述输入端接入低电平，所述复位端接入低电平，所述时钟信号输入端接入高电平，存储电容维持所述上拉节点的电位为高电平，控制上拉晶体管保持导通，从而使得所述本级栅极驱动信号输出端输出高电平，下拉节点控制模块控制下拉节点仍然接入所述第一低电平；
在复位阶段，所述输入端接入低电平，所述复位端接入高电平，所述时钟信号输入端接入低电平，上拉节点控制模块控制所述上拉节点接入第二低电平，下拉节点控制模块控制所述下拉节点接入第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端接入第一低电平；
在持续放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述下拉节点控制模块控制所述下拉节点接入所述第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端持续接入第一低电平。
本发明提供了一种栅极驱动电路，包括沉积在阵列基板上的多级上述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
实施时，相邻级移位寄存器单元的时钟信号输入端接入的时钟信号相互反相。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置，将存储电容设置于上拉节点和第一低电平输出端之间，从而在输入信号为高电平时通过第二高电平对存储电容充电，上拉节点的电位为高直到本级栅极驱动信号输出端输出低电平，存储电容可以起到稳定上拉节点PU的电位的作用，增强抗干扰能力；本发明采用输出放噪晶体管对本级栅极驱动信号输出端放噪，采用上拉节点放噪模块对上拉节点放噪，从而可以提高移位寄存器单元的抗干扰能力，使得其输出的栅极驱动信号毛刺少，波形稳定；并且本实施例所述的移位寄存器单元采用的晶体管个数少，从而更加有利于窄边框的设计。
附图说明
图1是传统的4T1C移位寄存器单元的电路图；
图2是图1所示的4T1C移位寄存器单元的工作时序图；
图3是本发明实施例所述的移位寄存器单元的结构图；
图4A是本发明另一实施例所述的移位寄存器单元的结构图；
图4B是本发明又一实施例所述的移位寄存器单元的结构图；
图5是本发明再一实施例所述的移位寄存器单元的结构图；
图6是本发明另一实施例所述的移位寄存器单元的结构图；
图7是本发明所述的移位寄存器单元的一具体实施例的电路图；
图8是本发明图7所示的移位寄存器单元的具体实施例的工作时序图；
图9是本发明实施例所述的栅极驱动电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，本发明实施例所述的移位寄存器单元包括本级栅极驱动信号输出端Output、时钟信号输入端CLK、用于接入输入信号的输入端Input和用于接入复位信号的复位端Reset，所述移位寄存器单元还包括：
上拉晶体管MU，栅极与上拉节点PU连接，第一极接入与时钟信号输入端CLK连接，第二极与所述本级栅极驱动信号输出端Output连接；
存储电容C1，第一端与所述上拉节点PU连接，第二端接入第一低电平VGL；
输出放噪晶体管MD，栅极与下拉节点PD连接，第一极与所述本级栅极驱动信号输出端Output连接，第二极接入所述第一低电平VGL；
下拉节点控制模块31，分别与所述上拉节点PU和所述下拉节点PD连接，用于在所述上拉节点PU的控制下控制所述下拉节点PD接入所述第一低电平VGL或第一高电平GCH；
上拉节点控制模块32，分别与所述输入端Input、所述复位端Reset、所述上拉节点PU、第二高电平FW和第二低电平BW连接，用于在所述输入信号Input的控制下控制所述上拉节点PU是否接入所述第二高电平FW，并在所述复位信号Reset的控制下控制所述上拉节点PU是否接入所述第二低电平BW；以及，
上拉节点放噪模块33，控制端与所述下拉节点PD连接，用于在所述下拉节点PD的控制下控制所述上拉节点PU是否接入所述第一低电平VGL。
本发明实施例所述的移位寄存器单元将存储电容设置于上拉节点PU和第一低电平输出端之间，从而在输入信号为高电平时通过第二高电平FW对存储电容C1充电，上拉节点PU的电位为高直到本级栅极驱动信号输出端Output输出低电平，存储电容C1可以起到稳定上拉节点PU的电位的作用，增强本发明实施例所述的移位寄存器单元的抗干扰能力；本发明实施例所述的移位寄存器单元采用输出放噪晶体管MD对本级栅极驱动信号输出端放噪，采用上拉节点放噪模块33对上拉节点PU放噪，从而可以提高移位寄存器单元的抗干扰能力，使得其输出的栅极驱动信号毛刺少，波形稳定。
具体的，在正向扫描时，如图4A所示，所述上拉节点控制模块32包括：
第一晶体管M1，栅极与所述输入端Input连接，第一极接入所述第二高电平FW，第二极与所述上拉节点PU连接；以及，
第二晶体管M2，栅极与所述复位端Reset连接，第一极与所述上拉节点PU连接，第二极接入所述第二低电平BW；
在反向扫描时，如图4B所示，所述上拉节点控制模块32包括：
第一晶体管M1，栅极与所述复位端Reset连接，第一极接入所述第二低电平BW，第二极与所述上拉节点PU连接；以及，
第二晶体管M2，栅极与所述输入端Input连接，第一极与所述上拉节点PU连接，第二极接入所述第二高电平FW。
具体的，如图5所示，上拉节点放噪模块33包括：上拉节点放噪晶体管M0，栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极接入所述第一低电平VGL。
具体的，所述下拉节点控制模块，具体用于当所述上拉节点的电位为第二高电平时控制所述下拉节点的电位为第一低电平，当所述上拉节点的电位为第二低电平时控制所述下拉节点的电位为第一高电平。
本发明实施例所述的移位寄存器单元包括的下拉节点控制模块在上拉节点的电位为第二低电平时控制下拉节点的电位为第一高电平，从而控制在输出栅极驱动信号之后下拉节点的电位一直为高电平，从而持续对本级栅极驱动信号输出端和上拉节点进行放噪。
具体的，如图6所示，所述下拉节点控制模块31包括：
第三晶体管M3，栅极接入所述第一高电平GCH，第一极接入所述第一高电平GCH，第二极与所述下拉节点PD连接；以及，
第四晶体管M4，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极接入所述第一低电平VGL。
具体的，当所述上拉晶体管、所述输出放噪晶体管、所述上拉节点放噪晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管都为n型晶体管。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图7所示，本发明所述的移位寄存器单元的一具体实施例包括：本级栅极驱动信号输出端Output、用于接入输入信号的输入端Input和用于接入复位信号的复位端Reset、上拉晶体管MU、存储电容C1，输出放噪晶体管MD、下拉节点控制模块、上拉节点控制模块和上拉节点放噪模块，其中，
所述上拉晶体管MU，栅极与上拉节点PU连接，第一极与时钟信号输入端CLK连接，第二极与所述本级栅极驱动信号输出端Output连接；
所述存储电容C1，第一端与所述上拉节点PU连接，第二端接入第一低电平VGL；
所述输出放噪晶体管MD，栅极与下拉节点PD连接，第一极与所述本级栅极驱动信号输出端Output连接，第二极接入所述第一低电平VGL；
所述上拉节点放噪模块包括：上拉节点放噪晶体管M0，栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极接入所述第一低电平VGL；
所述上拉节点控制模块包括：
第一晶体管M1，栅极与所述输入端Input连接，第一极接入所述第二高电平FW，第二极与所述上拉节点PU连接；以及，
第二晶体管M2，栅极与所述复位端Reset连接，第一极与所述上拉节点PU连接，第二极接入所述第二低电平BW；
所述下拉节点控制模块包括：
第三晶体管M3，栅极接入所述第一高电平GCH，第一极接入所述第一高电平GCH，第二极与所述下拉节点PD连接；以及，
第四晶体管M4，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极接入所述第一低电平VGL。
在图7中，所有的晶体管都为n型晶体管。
图8是本发明如图7所示的移位寄存器单元的具体实施例的工作时序图。
如图8所示，如图7所示的移位寄存器单元的具体实施例在工时，
在输入阶段T1，时钟信号输入端CLK接入低电平，Input输出的输入信号为高电平，M1导通，以将上拉节点PU的电位拉高，PU的电位为高电平(直到Output输出低电平)，存储电容C1起到稳定上拉节点PU的电位的作用，以增强移位寄存器单元的抗干扰能力，MU导通，但是由于CLK为低电平，因此Output输出低电平，M4导通，从而将PD的电位下拉为第一低电平VGL，MD和M0都关断；
在输出阶段T2，时钟信号输入端CLK接入高电平，PU的电位维持为高电平，MU持续导通，Output输出高电平，M4导通，持续将PD的电位下拉为第一低电平VGL，MD和M0都关断；
在复位阶段T3，CLK为低电平，Reset输出的复位信号为高电平，M2导通，将PU的电位下拉为第二低电平BW，此时M4关断，M3导通，以将下拉节点PD的电位上拉为第一高电平GCH；
在持续放噪阶段T4(即复位阶段T3结束至下一帧来之前的阶段)，上拉节点PU的电位为第二低电平BW，下拉节点PD的电位维持为第一高电平GCH，从而持续对本级栅极驱动信号输出端和上拉节点进行放噪，本级栅极驱动信号输出端Output输出第一低电平VGL，即MD导通而对本级栅极驱动信号输出端Output进行放噪，M0导通对上拉节点PU进行放噪，因此Output输出的信号毛刺少，输出波形稳定。
并且，本发明实施例所述的移位寄存器单元采用的晶体管个数少，从而更加有利于窄边框的设计。
本发明实施例所述的移位寄存器的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，
在预充电阶段，输入端接入高电平，复位端接入低电平，时钟信号输入端接入低电平，上拉节点控制模块控制上拉节点接入第二高电平，对存储电容进行充电，维持所述上拉节点的电位为高电平，控制上拉晶体管导通，下拉节点控制模块控制下拉节点接入第一低电平，从而控制输出放噪晶体管关断，所述本级栅极驱动信号输出低电平；
在输出阶段，所述输入端接入低电平，所述复位端接入低电平，所述时钟信号输入端接入高电平，存储电容维持所述上拉节点的电位为高电平，控制上拉晶体管保持导通，从而使得所述本级栅极驱动信号输出端输出高电平，下拉节点控制模块控制下拉节点仍然接入所述第一低电平；
在复位阶段，所述输入端接入低电平，所述复位端接入高电平，所述时钟信号输入端接入低电平，上拉节点控制模块控制所述上拉节点接入第二低电平，下拉节点控制模块控制所述下拉节点接入第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端接入第一低电平；
在持续放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述下拉节点控制模块控制所述下拉节点接入所述第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端持续接入第一低电平。
本发明实施例所述的移位寄存器单元的驱动方法通过存储电容稳定上拉节点的电位，通过输出放噪晶体管对本级栅极驱动信号输出端放噪，通过上拉节点放噪模块对上拉节点放噪，从而可以提高移位寄存器单元的抗干扰能力，使得其输出的栅极驱动信号毛刺少，波形稳定。
本发明实施例所述的栅极驱动电路，包括沉积在阵列基板上的多级上述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
具体的，相邻级移位寄存器单元的时钟信号输入端接入的时钟信号相互反相。
如图9所示，本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；
在图9中，仅示出了第一级移位寄存器单元S1和第二级移位寄存器单元S2；
第一级移位寄存器单元S1的时钟信号输入端CLK接入第一时钟信号CLK1；
第二级移位寄存器单元S2的时钟信号输入端CLK接入第二时钟信号CLK2；
CLK1和CLK2相互反相；
S1的本级栅极驱动信号输出端Output与S2的输入端Input连接；
S2的本级栅极驱动信号输出端Output与S1的复位端Reset连接；
S1的输入端Input接入起始信号STV；
在图9中，VGL标示第一低电平，GCH标示第一高电平，FW标示第二高电平，BW标示第二低电平。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括本级栅极驱动信号输出端、时钟信号输入端、用于接入输入信号的输入端和用于接入复位信号的复位端，所述移位寄存器单元还包括：
上拉晶体管，栅极与上拉节点连接，第一极与时钟信号输入端连接，第二极与所述本级栅极驱动信号输出端连接；
存储电容，第一端与所述上拉节点连接，第二端接入第一低电平；
输出放噪晶体管，栅极与下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入所述第一低电平；
下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点接入所述第一低电平或第一高电平；
上拉节点控制模块，分别与所述输入端、所述复位端、所述上拉节点、第二高电平和第二低电平连接，用于在所述输入信号的控制下控制所述上拉节点是否接入所述第二高电平，并在所述复位信号的控制下控制所述上拉节点是否接入所述第二低电平；以及，
上拉节点放噪模块，控制端与所述下拉节点连接，用于在所述下拉节点的控制下控制所述上拉节点是否接入所述第一低电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，
在正向扫描时，所述上拉节点控制模块包括：
第一晶体管，栅极与所述输入端连接，第一极接入所述第二高电平，第二极与所述上拉节点连接；以及，
第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入所述第二低电平；
在反向扫描时，所述上拉节点控制模块包括：
第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二极与所述上拉节点连接；以及，
第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二极接入所述第二高电平。
3.如权利要求1所述的移位寄存器单元，其特征在于，上拉节点放噪模块包括：上拉节点放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第一低电平。
4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述下拉节点控制模块，具体用于当所述上拉节点的电位为第二高电平时控制所述下拉节点的电位为第一低电平，当所述上拉节点的电位为第二低电平时控制所述下拉节点的电位为第一高电平。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括：
第三晶体管，栅极接入所述第一高电平，第一极接入所述第一高电平，第二极与所述下拉节点连接；以及，
第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第一低电平。
6.如权利要求5所述的移位寄存器单元，其特征在于，当所述上拉晶体管、所述输出放噪晶体管、所述上拉节点放噪晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管都为n型晶体管。
7.一种移位寄存器的驱动方法，应用于如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：在每一显示周期内，
在预充电阶段，输入端接入高电平，复位端接入低电平，时钟信号输入端接入低电平，上拉节点控制模块控制上拉节点接入第二高电平，对存储电容进行充电，维持所述上拉节点的电位为高电平，控制上拉晶体管导通，下拉节点控制模块控制下拉节点接入第一低电平，从而控制输出放噪晶体管关断，所述本级栅极驱动信号输出低电平；
在输出阶段，所述输入端接入低电平，所述复位端接入低电平，所述时钟信号输入端接入高电平，存储电容维持所述上拉节点的电位为高电平，控制上拉晶体管保持导通，从而使得所述本级栅极驱动信号输出端输出高电平，下拉节点控制模块控制下拉节点仍然接入所述第一低电平；
在复位阶段，所述输入端接入低电平，所述复位端接入高电平，所述时钟信号输入端接入低电平，上拉节点控制模块控制所述上拉节点接入第二低电平，下拉节点控制模块控制所述下拉节点接入第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端接入第一低电平；
在持续放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述下拉节点控制模块控制所述下拉节点接入所述第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端持续接入第一低电平。
8.一种栅极驱动电路，其特征在于，包括沉积在阵列基板上的多级如权利要求1至6中任一权利要求所述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
9.如权利要求8所述的栅极驱动电路，其特征在于，相邻级移位寄存器单元的时钟信号输入端接入的时钟信号相互反相。
10.一种显示装置，其特征在于，包括如权利要求8或9所述的栅极驱动电路。
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