CN113056783B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

Info

Publication number
CN113056783B
CN113056783B CN201980002152.6A CN201980002152A CN113056783B CN 113056783 B CN113056783 B CN 113056783B CN 201980002152 A CN201980002152 A CN 201980002152A CN 113056783 B CN113056783 B CN 113056783B
Authority
CN
China
Prior art keywords
node
transistor
terminal
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980002152.6A
Other languages
English (en)
Other versions
CN113056783A (zh
Inventor
冯雪欢
吴思翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Zhuoyin Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Zhuoyin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Zhuoyin Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN113056783A publication Critical patent/CN113056783A/zh
Application granted granted Critical
Publication of CN113056783B publication Critical patent/CN113056783B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。移位寄存器单元包括输入电路、输出电路和第一控制电路。输入电路响应于输入信号控制第一节点的电平。输出电路在第一节点的电平的控制下，将至少一个时钟信号端的时钟信号输出至至少一个信号输出端，以及在第一节点为非工作电位时，将第二节点的电平输出至至少一个信号输出端。第一控制电路响应于第一节点的电平，控制第二节点的电平。该移位寄存器单元可以同时提供相应像素电路所需要的多个栅极驱动信号，电路结构简单，有助于减小边框。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路以及显示装置。
背景技术
在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。
例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括：输入电路、输出电路和第一控制电路。其中，所述输入电路与第一节点和信号输入端连接，配置为响应于所述信号输入端的输入信号控制所述第一节点的电平；所述输出电路与所述第一节点、第二节点和至少一个时钟信号端连接，所述输出电路包括至少一个信号输出端。所述输出电路配置为在所述第一节点的电平的控制下，将所述至少一个时钟信号端的时钟信号输出至所述至少一个信号输出端，以及在所述第一节点为非工作电位时，将所述第二节点的电平输出至所述至少一个信号输出端。所述第一控制电路与所述第一节点和所述第二节点连接，且配置为响应于所述第一节点的电平，控制所述第二节点的电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括输出子电路和分压控制子电路。所述输出子电路与所述第一节点和所述至少一个时钟信号端连接，配置为在所述第一节点的电平的控制下，将所述至少一个时钟信号端的时钟信号输出至所述至少一个信号输出端。所述分压控制子电路与所述第二节点连接，配置为在所述第二节点的电平或者第一电压的控制下，在所述第一节点为非工作电位时，将所述第二节点的电平输出至所述至少一个信号输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述分压控制子电路包括第一晶体管，所述第一晶体管的第一极与所述第二节点连接，所述第一晶体管的第二极和所述至少一个信号输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一晶体管的栅极和所述第二节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一晶体管的栅极和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述至少一个信号输出端包括第一信号输出端、第二信号输出端和第三信号输出端，以及所述至少一个时钟信号端包括第一时钟信号端、第二时钟信号端和第三时钟信号端。其中，所述输出电路配置为在所述第一节点的电平的控制下，将所述第一时钟信号端、所述第二时钟信号端和所述第三时钟信号端的时钟信号分别输出至所述第一信号输出端、所述第二信号输出端和所述第三信号输出端，以及在所述第一节点为所述非工作电位时，将所述第二节点的电平输出至所述第三信号输出端。所述输出子电路配置为在所述第一节点的电平的控制下，将所述第一时钟信号端、所述第二时钟信号端和所述第三时钟信号端的时钟信号分别输出至所述第一信号输出端、所述第二信号输出端和所述第三信号输出端。所述分压控制子电路配置为在所述第二节点的电平或者第一电压的控制下，在所述第一节点为非工作电位时，将所述第二节点的电平输出至所述第三信号输出端；以及所述第一晶体管的第二极和所述第三信号输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出子电路包括第一输出子电路、第二输出子电路和第三输出子电路。所述第一输出子电路包括第二晶体管和第一电容，所述第二输出子电路包括第三晶体管和第二电容，所述第三输出子电路包括第四晶体管。所述第二晶体管的栅极和所述第一节点连接，所述第二晶体管的第一极和所述第一时钟信号端连接以接收第一时钟信号，所述第二晶体管的第二极和所述第一信号输出端连接。所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极和所述第二时钟信号端连接以接收第二时钟信号，所述第三晶体管的第二极和所述第二信号输出端连接。所述第四晶体管的栅极和所述第一节点连接，所述第四晶体管的第一极和所述第三时钟信号端连接以接收第三时钟信号，所述第四晶体管的第二极和所述第三信号输出端连接。所述第一电容的第一极和所述第一节点连接，所述第一电容的第二极和所述第二晶体管的第二极连接。所述第二电容的第一极和所述第一节点连接，所述第二电容的第二极和所述第三晶体管的第二极连接。
例如，在本公开一实施例提供的移位寄存器单元中，在所述第一晶体管的栅极和第一电压端连接以接收第一电压的情形下，所述第一晶体管的导通电阻小于所述第四晶体管的导通电阻。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管，所述第五晶体管的栅极和所述信号输入端连接以接收所述输入信号，所述第五晶体管的第一极和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第五晶体管的第二极和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第五晶体管的第二极和所述第五晶体管的栅极连接以接收所述输入信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制电路包括：第六晶体管和第七晶体管。所述第六晶体管的栅极和第一极连接且连接到第三电压端以接收第三电压，所述第六晶体管的第二极和所述第二节点连接；所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第二节点连接，所述第七晶体管的第二极和第四电压端连接以接收第四电压。
例如，本公开一实施例提供的移位寄存器单元还包括第二控制电路。所述第二控制电路与所述第二节点、所述第一信号输出端和所述第二信号输出端连接，配置为在所述第二节点的电平的控制下对所述第一信号输出端和所述第二信号输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二控制电路包括第八晶体管和第九晶体管。所述第八晶体管的栅极和所述第二节点连接，所述第八晶体管的第一极和所述第一信号输出端连接，所述第八晶体管的第二极和第四电压端连接以接收第四电压；所述第九晶体管的栅极和所述第二节点连接，所述第九晶体管的第一极和所述第二信号输出端连接，所述第九晶体管的第二极和所述第四电压端连接以接收所述第四电压。
例如，本公开一实施例提供的移位寄存器单元还包括第三控制电路。所述第三控制电路与所述第一节点和所述第二节点连接，配置为响应于所述第二节点的电平，对所述第一节点的电平进行控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述第三控制电路包括第十晶体管。所述第十晶体管的栅极和所述第二节点连接，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和第四电压端连接以接收第四电压。
例如，本公开一实施例提供的移位寄存器单元还包括第一复位电路。所述第一复位电路与所述第一节点连接，且配置为响应于第一复位信号对所述第一节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位电路包括第十一晶体管；所述第十一晶体管的栅极和第一复位信号端连接以接收所述第一复位信号，所述第十一晶体管的第一极和所述第一节点连接，所述第十一晶体管的第二极和第四电压端连接以接收第四电压。
例如，本公开一实施例提供的移位寄存器单元还包括第二复位电路。所述第二复位电路与所述第一节点连接，且配置为响应于第二复位信号对所述第一节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二复位电路包括第十二晶体管。所述第十二晶体管的栅极和第二复位信号端连接以接收所述第二复位信号，所述第十二晶体管的第一极和所述第一节点连接，所述第十二晶体管的第二极和第四电压端连接以接收第四电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的上述移位寄存器单元。
例如，在本公开一实施例提供的栅极驱动电路中，在所述至少一个信号输出端包括第一信号输出端、第二信号输出端和第三信号输出端的情形，第n级移位寄存器单元的信号输入端和第n-1级移位寄存器单元的第一信号输出端或第二信号输出端连接；第n级移位寄存器单元的第一复位信号端和第n+1级移位寄存器单元的第一信号输出端或第二信号输出端连接；n为大于1的整数。
本公开至少一实施例还提供一种显示装置，包括上述移位寄存器单元或上述栅极驱动电路。
本公开至少一实施例还提供一种上述移位寄存器单元的驱动方法，包括：第一阶段，所述输入电路响应于所述输入信号而控制所述第一节点的电平；第二阶段，所述输出电路在所述第一节点的电平的控制下，将所述至少一个时钟信号端的时钟信号输出至所述至少一个信号输出端；第三阶段，所述输出电路在所述第二节点的电平或者第一电压的控制下，在所述第一节点的电平的控制下，在所述第一节点为非工作电位时，将所述第二节点的电平输出至所述至少一个信号输出端。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开至少一实施例提供的一种移位寄存器单元的示意框图；
图1B为本公开至少一实施例提供的如图1A所示的移位寄存器单元中包括的一种输出电路的示意框图；
图1C为本公开至少一实施例提供的另一种移位寄存器单元的示意框图；
图2为本公开至少一实施例提供的如图1C所示的移位寄存器单元中包括的一种输出电路的示意框图；
图3A为本公开至少一实施例提供的一种移位寄存器单元的电路结构图；
图3B为本公开至少一实施例提供的另一种移位寄存器单元的电路结构图；
图4为本公开至少一实施例提供的一种移位寄存器单元的一种信号时序图；
图5为本公开至少一实施例提供的一种栅极驱动电路的示意框图；
图6为本公开至少一实施例提供的一种显示装置的示意框图；
图7为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框，降低装配成本等。例如，有机发光二极管(Organic Light Emitting Diode，OLED)显示装置通常包括多个阵列排布的像素单元，每个像素单元例如可以包括像素电路。在OLED显示装置中，由于制备工艺的限制，各个像素电路中的驱动晶体管的阈值电压可能存在差异，而且由于例如温度变化的影响，驱动晶体管的阈值电压可能会产生漂移现象。因此，各个驱动晶体管的阈值电压的不同可能会导致显示不良(例如显示不均匀)，所以需要对阈值电压进行补偿。此外，在驱动晶体管处于关态时，由于漏电流的存在，也可能会导致显示不良。因此，OLED显示装置通常采用具有补偿功能的像素电路，例如，在基本像素电路(例如，2T1C，即两个晶体管和一个电容)的基础上增加晶体管和/或电容，从而提供补偿功能。例如，补偿功能可以通过电压补偿、电流补偿或混合补偿来实现，具有补偿功能的像素电路例如为常见的4T1C或4T2C电路等。
然而，为了实现像素电路(例如，4T1C电路等)的功能，例如补偿功能和驱动发光元件发光的功能等，需要向该像素电路提供多个栅极驱动信号。因此，这样的像素电路所对应的GOA电路会更加复杂，使得GOA电路在显示面板上占用的面积较大，不利于实现窄边框。
本公开至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括输入电路、输出电路和第一控制电路。该输入电路与第一节点和信号输入端连接，配置为响应于信号输入端的输入信号控制第一节点的电平；该输出电路与第一节点、第二节点和至少一个时钟信号端连接，该输出电路包括至少一个信号输出端。输出电路配置为在第一节点的电平的控制下，将至少一个时钟信号端的时钟信号输出至至少一个信号输出端，以及在第一节点为非工作电位时，将第二节点的电平输出至至少一个信号输出端。
本公开至少一实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元可以同时提供像素电路所需要的多个栅极驱动信号(例如，至少三个不同的栅极驱动信号)，该移位寄存器单元的电路结构简单，能够简化相应的GOA电路结构，有助于减小边框。
下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
需要说明的是，在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)；术语“工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)；术语“工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。
图1A为本公开至少一实施例提供的一种移位寄存器单元的示意框图；图1B为本公开至少一实施例提供的如图1A所示的移位寄存器单元中包括的一种输出电路的示意框图；图1C为本公开至少一实施例提供的另一种移位寄存器单元的示意框图。
参考图1A，该移位寄存器单元10包括输入电路100、输出电路200和第一控制电路300。
例如，输入电路100与第一节点Q(例如上拉节点)和信号输入端IN连接，配置为响应于信号输入端IN的输入信号而控制第一节点Q的电平。例如，在一些示例中，当输入电路100响应于来自信号输入端IN的输入信号而导通时，使得信号输入端IN提供的输入信号输入到第一节点Q，或者使得另行提供的电源电压端(例如高电压端)与第一节点Q电连接，从而将第一节点Q的电平上拉为工作电位，例如高电平。
例如，输出电路200与第一节点Q、第二节点QB(例如下拉节点)和至少一个时钟信号端CLK连接，并且输出电路200可以包括至少一个信号输出端OP，如图1A所示。输出电路200配置为在第一节点Q的电平的控制下，将至少一个时钟信号端CLK时钟信号输出至至少一个信号输出端OP以及在第一节点Q为非工作电位时，将第二节点QB的电平输出至至少一个信号输出端OP。
例如，如图1A所示，第一控制电路300与第一节点Q和第二节点QB连接，且配置为响应于第一节点Q的电平，控制第二节点QB的电平。
例如，如图1B所示，在一些示例中，输出电路200包括输出子电路210和分压控制子电路220。
例如，如图1B所示，在一些示例中，输出子电路210与第一节点Q和至少一个时钟信号端CLK连接，配置为在第一节点Q的电平的控制下，将至少一个时钟信号端CLK的时钟信号输出至至少一个信号输出端OP。例如，如图1B所示，在一些示例中，分压控制子电路220与第二节点QB连接，配置为在第二节点QB的电平或者另行提供的电源电压的控制下，在第一节点Q为非工作电位时，将第二节点QB的电平输出至至少一个信号输出端OP。
例如，在一些示例中，如图1C所示，移位寄存器单元10中的至少一个信号输出端OP可以包括第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3，并且，如图1C所示，移位寄存器单元10中的至少一个时钟信号端包括第一时钟信号端CLKA、第二时钟信号端CLKB和第三时钟信号端CLKC。
例如，在一些示例中，当该输出电路200在第一节点Q的电平的控制下导通时，至少一个时钟信号端CLK和至少一个信号输出端OP分别对应电连接，从而可以将至少一个时钟信号端CLK提供的时钟信号(例如，CLKA、CLKB和CLKC)分别输出至对应的至少一个信号输出端OP(例如，OP_1、OP_2以及OP_3)。例如，如图1C所示，当输出电路200导通时，第一时钟信号端CLKA与第一信号输出端OP_1电连接，第二时钟信号端CLKB与第二信号输出端OP_2电连接，第三时钟信号端CLKC与第三信号输出端OP_3电连接。当该输出电路200在第一节点Q的电平的控制下截止时，至少一个时钟信号端CLK和至少一个信号输出端OP断开，此时，第三信号输出端OP_3与第二节点QB电连接，从而将第二节点QB的电平输出至第三信号输出端OP_3。
例如，在该实施例中，如图1C所示，第一控制电路300与第一节点Q和第二节点QB电连接，且配置为响应于第一节点Q的电平，控制第二节点QB的电平。例如，第一控制电路300还与电压端VGL电连接，该电压端VGL例如可以被配置为保持输入直流低电平信号，例如接地。例如，当第一节点Q为工作电位(例如，高电平)时，第一控制电路300将第二节点QB下拉为非工作电位(例如，低电平)；当第一节点Q为非工作电位(例如低电平)时，第一控制电路300将第二节点QB上拉为工作电位(例如高电平)。由此，本公开的实施例提供的移位寄存器单元10可以同时提供相应像素电路(例如4T1C电路)所需要的至少一个(例如，三个)栅极驱动信号，该移位寄存器单元10的电路结构简单，可以简化相应的GOA电路结构，有助于减小采用该移位寄存器单元10的显示面板的边框。
需要说明的是，在本公开的实施例中，“在第一节点Q为非工作电位时”是指第一节点Q处于低电位时，即，输出电路200在第一节点Q的电平的控制下截止(例如输出电路200包含的晶体管在第一节点Q的电平的控制下截止)，至少一个时钟信号端CLK和至少一个信号输出端OP断开，从而使得至少一个时钟信号端CLK提供的至少一个时钟信号无法传输至至少一个信号输出端OP。相应地，当第一节点Q为工作电位时，即第一节点Q处于高电位时，输出电路200在第一节点Q的电平的控制下导通(例如输出电路200包含的晶体管在第一节点Q的电平的控制下导通)，至少一个时钟信号端CLK和至少一个信号输出端OP电连接，从而使得至少一个时钟信号端CLK提供的至少一个时钟信号被传输至至少一个信号输出端OP。
例如，在本公开的至少一个实施例中，如图1C中所示，移位寄存器单元10除了包括输入电路100、输出电路200和第一控制电路300以外，还可以进一步包括第二控制电路400、第三控制电路500、第一复位电路600和第二复位电路700。在该实施例中，输入电路100、输出电路200和第一控制电路300与图1A所示的移位寄存器单元10中的输入电路100、输出电路200和第一控制电路300基本相同，此处不再赘述。
例如，如图1C所示，第二控制电路400与第二节点QB、第一信号输出端OP_1和第二信号输出端OP_2连接，且配置为在第二节点QB的电平的控制下对第一信号输出端OP_1和第二信号输出端OP_2进行降噪。例如，当第二节点QB处于工作电位时，第一信号输出端OP_1和第二信号输出端OP_2分别与电压端VGL电连接，从而对第一信号输出端OP_1和第二信号输出端OP_2进行降噪。
例如，如图1C所示，第三控制电路500与第一节点Q和第二节点QB连接，且配置为响应于第二节点QB的电平，对第一节点Q的电平进行控制。例如，当第三控制电路500响应于第二节点QB的电平而导通时，使第一节点Q与电压端VGL电连接，从而将第一节点Q下拉为非工作电位(例如，低电平)，以实现降噪。
例如，如图1C所示，第一复位电路600被配置为响应于第一复位信号对第一节点Q进行复位。例如，如图1C所示，该第一复位电路600可以连接到电压端VGL、第一复位信号端RST1和第一节点Q，当第一复位电路600响应于第一复位信号端RST1提供的第一复位信号导通时，使第一节点Q和电压端VGL电连接，从而对第一节点Q进行复位。
例如，第二复位电路700被配置为响应于第二复位信号对第一节点Q进行复位。例如，如图1C所示，该第二复位电路700可以连接到电压端VGL、第二复位信号端RST2和第一节点Q，当第二复位电路700响应于第二复位信号端RST2提供的第二复位信号(例如，帧复位信号)导通时，使第一节点Q和电压端VGL电连接，从而对第一节点Q进行复位。例如，第二复位信号端RST2用于在每帧扫描结束后或每帧扫描开始前输出有效的帧复位信号，当多个移位寄存器单元10级联构成栅极驱动电路时，第二复位信号端RST2输出的帧复位信号可以控制所有移位寄存器单元10中的第二复位电路700对相应的第一节点Q进行复位。
值得注意的是，在图1C所示的示例中，第一控制电路300、第二控制电路400、第三控制电路500、第一复位电路600、第二复位电路700均连接到电压端VGL以接收直流低电平信号，但本公开的实施例不限于此，第一控制电路300、第二控制电路400、第三控制电路500、第一复位电路600、第二复位电路700也可以分别连接到不同的电压端，以接收不同的低电平信号，只要各个电路能够实现相应的功能即可，本公开的实施例对此不作具体限制。
图2为本公开至少一实施例提供的如图1C所示的移位寄存器单元10中包括的一种输出电路200的示意框图。如图2所示，输出电路200可以包括输出子电路210和分压控制子电路220。至少一个时钟信号端CLK包括第一时钟信号端CLKA、第二时钟信号端CLKB和第三时钟信号端CLKC。至少一个信号输出端OP包括第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。例如，如图2所示，该输出子电路210与第一节点Q、多个时钟信号端CLK和多个信号输出端OP连接，配置为在第一节点Q的电平的控制下，将至少一个时钟信号端CLK的时钟信号分别输出至至少一个信号输出端OP。例如，输出子电路210可以包括第一输出子电路211、第二输出子电路212和第三输出子电路213。
第一输出子电路211被配置为在第一节点Q的电平的控制下，将第一时钟信号输出至第一信号输出端OP_1。例如，第一输出子电路211可以与第一节点Q、第一时钟信号端CLKA和第一信号输出端OP_1连接，当第一输出子电路211在第一节点Q的电平的控制下导通时，第一时钟信号端CLKA和第一信号输出端OP_1电连接，从而将第一时钟信号端CLKA提供的第一时钟信号作为第一输出信号输出至第一信号输出端OP_1。
第二输出子电路212被配置为在第一节点Q的电平的控制下，将第二时钟信号输出至第二信号输出端OP_2。例如，第二输出子电路212可以与第一节点Q、第二时钟信号端CLKB和第二信号输出端OP_2连接，当第二输出子电路212在第一节点Q的电平的控制下导通时，第二时钟信号端CLKB和第二信号输出端OP_2电连接，从而将第二时钟信号端CLKB提供的第二时钟信号作为第二输出信号输出至第二信号输出端OP_2。
第三输出子电路213被配置为在第一节点Q的电平的控制下，将第三时钟信号输出至第三信号输出端OP_3。例如，第三输出子电路213可以与第一节点Q、第三时钟信号端CLKC和第三信号输出端OP_3连接，当第三输出子电路213在第一节点Q的电平的控制下导通时，第三时钟信号端CLKC和第三信号输出端OP_3电连接，从而将第三时钟信号端CLKC提供的第三时钟信号作为第三输出信号输出至第三信号输出端OP_3。
分压控制子电路220与第二节点QB和第三信号输出端OP_3连接，配置为在第二节点QB的电平或者另行提供的电源电压的控制下，且在输出子电路210在第一节点Q为非工作电位时，将第二节点QB的电平输出至第三信号输出端OP_3。
图3A为本公开至少一实施例提供的移位寄存器单元10的一种电路结构图，图3B为本公开至少一实施例提供的移位寄存器单元10的另一种电路结构图。下面，结合图1B至图3B，以各晶体管为N型晶体管为例对本公开的实施例进行说明，但这并不构成对本公开的实施例的限制。
如图3A所示，分压控制子电路220可以包括第一晶体管T1。例如，第一晶体管T1的栅极和第一晶体管T1的第一极连接且与第二节点QB连接，第一晶体管T1的第二极和第三信号输出端OP_3连接。
例如，当第二节点QB(即下拉节点)处于工作电位(例如，高电平)时，第一晶体管T1导通，第二节点QB与第三信号输出端OP_3电连接，从而使第二节点QB的高电平输出到第三信号输出端OP_3，使得第三信号输出端OP_3的输出信号受到第二节点QB的电平的控制而输出高电平。
可替换地，如图3B所示，在另一些示例中，分压控制子电路220例如可以包括第一晶体管T1’。例如，第一晶体管T1’的栅极和第一电压端VDD_1连接以接收第一电压，第一晶体管T1’的第一极和第二节点QB连接，第一晶体管T1’的第二极和第三信号输出端OP_3连接。
例如，由于图3B中的第一晶体管T1’的栅极和第一电压端VDD_1连接以接收第一电压，若第一电压为高电平，则第一晶体管T1’导通，第二节点QB与第三信号输出端OP_3电连接，从而使第二节点QB的高电平输出到第三信号输出端OP_3，使得第三信号输出端OP_3的输出信号受到第二节点QB的电平的控制而输出高电平。
在一些示例中，例如，第一输出子电路211包括第二晶体管T2和第一电容C1，第二输出子电路212包括第三晶体管T3和第二电容C2，第三输出子电路213包括第四晶体管T4。例如，第二晶体管T2的栅极和第一节点Q连接，第二晶体管T2的第一极和第一时钟信号端CLKA连接以接收第一时钟信号，第二晶体管T2的第二极和第一信号输出端OP_1连接；第三晶体管T3的栅极和第一节点Q连接，第三晶体管T3的第一极和第二时钟信号端CLKB连接以接收第二时钟信号，第三晶体管T3的第二极和第二信号输出端OP_2连接；第四晶体管T4的栅极和第一节点Q连接，第四晶体管T4的第一极和第三时钟信号端CLKC连接以接收第三时钟信号，第四晶体管T4的第二极和第三信号输出端OP_3连接；第一电容C1的第一极和第一节点Q连接，第一电容C1的第二极和第二晶体管T2的第二极连接；第二电容C2的第一极和第一节点Q连接，第二电容C2的第二极和第三晶体管T3的第二极连接。
例如，当第一节点Q(即上拉节点)处于工作电位(例如，高电平)时，第二晶体管T2、第三晶体管T3和第四晶体管T4均导通，从而分别将第一时钟信号CLKA、第二时钟信号CLKB和第三时钟信号CLKC分别输出到第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。
需要说明的是，本公开的各实施例中，存储电容(例如，图3A和图3B中的第一电容C1和第二电容C2)可以是通过工艺制作的电容器件，例如通过制作专门的电容电极来实现的电容器件，该存储电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。存储电容也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现，只要能维持第一节点Q的电平且在第一信号输出端OP_1、第二信号输出端OP_2输出信号时实现自举作用即可。
需要说明的是，为了描述方便和简洁，在本公开的各个实施例中，CLKA既可以代表第一时钟信号端，也可以代表第一时钟信号端提供的第一时钟信号；同样的，CLKB既可以代表第二时钟信号端，也可以代表第二时钟信号端提供的第二时钟信号；CLKC既可以代表第三时钟信号端，也可以代表第三时钟信号端提供的第三时钟信号。
例如，在一些示例中，可以通过设计图3B中的第一晶体管T1’的沟道宽长比与第四晶体管T4的沟道宽长比的比例关系，使得第一晶体管T1’的导通电阻小于第四晶体管T4的导通电阻。例如，可以使第四晶体管T4的沟道宽长比大于第一晶体管T1’的沟道宽长比。如此，在第三信号输出端OP_3需要输出第三时钟信号CLKC时，也即是，当第四晶体管T4和第一晶体管T1’均导通时，第一晶体管T1’的分压相对较小，从而减小对第三信号输出端OP_3输出的第三输出信号的影响，使得第三输出信号等于或近似等于第三时钟信号CLKC。
如图3A所示，例如，在一些示例中，输入电路100可以包括第五晶体管T5。例如，第五晶体管T5的栅极和信号输入端IN连接以接收输入信号，第五晶体管T5的第一极和和第一节点Q连接，第五晶体管T5的第二极和第二电压端VDD_2连接以接收第二电压。
例如，当输入信号为有效电平(例如，高电平)时，第五晶体管T5导通，使得第二电压端VDD_2与第一节点Q电连接，从而使第二电压端VDD_2提供的第二电压(例如，高电平)输入到第一节点Q，将第一节点Q的电位上拉到工作电位。
例如，在一些示例中，第一电压端VDD_1提供的第一电压的高电平和第二电压端VDD_2提供的第二电压的高电平可以相同。
可替换地，如图3B所示，输入电路100可以包括第五晶体管T5’。例如，第五晶体管T5’的第一极和第一节点Q连接，第五晶体管T5’的栅极和第二极连接且连接到信号输入端IN以接收输入信号。
例如，当信号输入端IN提供的输入信号为有效电平(例如，高电平)时，第五晶体管T5’导通，第五晶体管T5’的第一极和栅极均与信号输入端IN连接以接收输入信号，以将第一节点Q的电位上拉到工作电位。此时，输入信号复用为输入控制信号，从而可以减少信号端以及信号的数量，简化控制方式，降低生产成本。
如图3A和图3B所示，第一控制电路300可以包括第六晶体管T6和第七晶体管T7。例如，第六晶体管T6的栅极和第一极连接且连接到第三电压端VDD_3以接收第三电压(例如，高电平)，第六晶体管T6的第二极和第二节点QB连接。第七晶体管T7的栅极和第一节点Q连接，第七晶体管T7的第一极和第二节点QB连接，第七晶体管T7的第二极和第四电压端(例如前述的电压端VGL)连接以接收第四电压(例如，低电平)。
例如，当第一节点Q处于工作电位(例如，高电平)时，第七晶体管T7导通，通过设计第六晶体管T6的沟道宽长比与第七晶体管T7的沟道宽长比的比例关系，可以将第二节点QB的电位下拉到非工作电位(例如，低电平)。当第一节点Q处于非工作电位时，第七晶体管T7截止，第三电压端VDD_3配置为提供第三电压(例如高电平)，因此，第六晶体管T6导通，则通过第六晶体管T6将第三电压端VDD_3提供的高电平信号写入第二节点QB，以将第二节点QB的电位上拉至工作电位(例如，高电平)。
第二控制电路400可以包括第八晶体管T8和第九晶体管T9。例如，第八晶体管T8的栅极和第二节点QB连接，第八晶体管T8的第一极和第一信号输出端OP_1连接，第八晶体管T8的第二极和第四电压端(例如前述的电压端VGL)连接以接收第四电压。第九晶体管T9的栅极和第二节点QB连接，第九晶体管T9的第一极和第二信号输出端OP_2连接，第九晶体管T9的第二极和第四电压端(例如前述的电压端VGL)连接以接收第四电压。
例如，当第二节点QB处于工作电位(例如，高电平)时，第八晶体管T8和第九晶体管T9均导通，则第一信号输出端OP_1和第二信号输出端OP_2均与电压端VGL电连接，从而对第一信号输出端OP_1和第二信号输出端OP_2进行降噪。例如，第四电压端被配置为保持输入直流低电平的第四电压，第四电压端可以采用前述的电压端VGL，也可以是另行提供的电压端，本公开的实施例对此不作限制。
第三控制电路500可以包括第十晶体管T10。例如，第十晶体管T10的栅极和第二节点QB连接，第十晶体管T10的第一极和第一节点Q连接，第十晶体管T10的第二极和第四电压端(例如前述的电压端VGL)连接以接收第四电压。
例如，当第二节点QB处于工作电位(例如，高电平)时，第十晶体管T10导通，则第一节点Q与电压端VGL电连接，从而将低电压写入第一节点Q以对第一节点Q进行降噪。
第一复位电路600包括第十一晶体管T11。例如，第十一晶体管T11的栅极和第一复位信号端RST1连接以接收第一复位信号，第十一晶体管T11的第一极和第一节点Q连接，第十一晶体管T11的第二极和第四电压端(例如前述的电压端VGL)连接以接收第四电压。
例如，当第十一晶体管T11响应于第一复位信号端RST1提供的第一复位信号导通时，第一节点Q和电压端VGL电连接，从而将低电压写入第一节点Q以对第一节点Q进行复位。
第二复位电路700包括第十二晶体管T12。例如，第十二晶体管T12的栅极和第二复位信号端RST2连接以接收第二复位信号，第十二晶体管T12的第一极和第一节点Q连接，第十二晶体管T12的第二极和第四电压端(例如前述的电压端VGL)连接以接收第四电压。
例如，当第十二晶体管T12响应于第二复位信号端RST2提供的第二复位信号导通时(例如，第二复位信号可以是帧复位信号)，第一节点Q和电压端VGL电连接，从而将低电压写入第一节点Q以对第一节点Q进行复位。
需要说明的是，在本公开的各个实施例的说明中，第一节点Q、第二节点QB并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature PolySilicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
图4为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图4所示的信号时序图，对图3A和3B所示的移位寄存器单元10的工作原理进行说明。需要说明的是，图4中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。
需要说明的是，在图3A、图3B和图4以及下面的描述中，IN、CLKA、CLKB、CLKC、VDD_1、VDD_2、VDD_3、OP_1、OP_2、OP_3、VGL、RST1、RST2既用于表示相应的信号端，也用于表示相应的信号。
首先，在初始阶段P0(图4中未示出)，第二复位信号RST2为高电平。第十二晶体管T12导通，从而对第一节点Q进行复位。此时输入信号IN为低电平。例如，当多个移位寄存器单元10级联时，该阶段可以对多个移位寄存器单元10的第一节点Q进行全局复位。
如图4所示，在第一阶段P1，输入信号IN为高电平。此时，图3A中的第五晶体管T5导通，第二电压端VDD_2与第一节点Q电连接，从而将第一节点Q上拉为高电平。可替换地，图3B中的第五晶体管T5’导通，将信号输入端IN的高电平信号输出至第一节点Q，从而将第一节点Q上拉为高电平。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4在第一节点Q的高电平的控制下导通，将第一时钟信号CLKA、第二时钟信号CLKB和第三时钟信号CLKC分别输出至第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。由于此时第一时钟信号CLKA和第二时钟信号CLKB为低电平，因此第一信号输出端OP_1和第二信号输出端OP_2均输出低电平；第三时钟信号CLKC此时为高电平，因此第三信号输出端OP_3输出高电平。第七晶体管T7导通，第六晶体管T6导通，由于第七晶体管T7和第六晶体管T6的分压作用，使第二节点QB为低电平。
在第二阶段P2，第一时钟信号CLKA和第二时钟信号CLKB由低电平变为高电平，第三时钟信号CLKC保持为高电平。由于第一电容C1和第二电容C2的自举作用，第一节点Q的电位进一步升高，此时，第二晶体管T2、第三晶体管T3和第四晶体管T4更加充分导通，第一时钟信号CLKA和第二时钟信号CLKB的高电平分别输出至第一信号输出端OP_1和第二信号输出端OP_2，第三信号输出端OP_3仍然输出高电平。
在第三阶段P3，第二时钟信号CLKB由高电平变为低电平，第一时钟信号CLKA和第三时钟信号CLKC保持高电平。由于第一电容C1的自举作用，第一节点Q的电位保持不变。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均保持导通，第一信号输出端OP_1和第三信号输出端OP_3保持输出高电平，第二信号输出端OP_2输出低电平。
在第四阶段P4，第一时钟信号CLKA和第三时钟信号CLKC由高电平变为低电平，第二时钟信号CLKB保持低电平，由于第一电容C1的自举作用，第一节点Q的电位有所降低但仍然为高电平。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均保持导通，第一时钟信号CLKA、第二时钟信号CLKB和第三时钟信号CLKC的低电平分别输出至第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。
在第五阶段P5，第一时钟信号CLKA由低电平变为高电平，第二时钟信号CLKB和第三时钟信号CLKC保持低电平，由于第一电容C1的自举作用，第一节点Q的电位进一步提高。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均保持导通。第一时钟信号CLKA的高电平输出至第一信号输出端OP_1，第二时钟信号CLKB和第三时钟信号CLKC的低电平分别输出至第二信号输出端OP_2和第三信号输出端OP_3。
在第六阶段P6，第一时钟信号CLKA由高电平变为低电平，第二时钟信号CLKB和第三时钟信号CLKC保持低电平，由于第一电容C1的自举作用，第一节点Q的电位有所降低但仍然为高电平。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均保持导通。第一时钟信号CLKA、第二时钟信号CLKB和第三时钟信号CLKC的低电平分别输出至第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。
在第七阶段P7，第一复位信号RST1(图4中未示出)为高电平，第十一晶体管T11导通，从而对第一节点Q进行复位，使第一节点Q变为低电平。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均截止。第七晶体管T7也截止，第二节点QB被导通的第六晶体管T6上拉为工作电位，即高电平。第十晶体管T10在第二节点QB的高电平的作用下导通，以进一步对第一节点Q降噪。第八晶体管T8和第九晶体管T9也在第二节点QB的高电平的作用下导通，从而对第一信号输出端OP_1、第二信号输出端OP_2进行降噪。图3A中的第一晶体管T1在第二节点QB的高电平的作用下导通，由于此时第四晶体管T4在第一节点Q的低电平作用下截止，则第三信号输出端OP_3受到第二节点QB的高电平的控制，从而输出高电平。类似地，图3B中的第一晶体管T1’在第一电压端VDD_1提供的第一电压(例如，高电平)下保持导通，此时第四晶体管T4在第一节点Q的低电平作用下截止，则第三信号输出端OP_3输出第二节点QB的电平，也即是，输出高电平。
需要说明的是，在本公开的实施例中，第一节点Q为非工作电位的时间可以是指第七阶段P7。在第七阶段P7期间，第一节点Q变为低电平，处于非工作电位。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均截止，从而使得第一时钟信号CLKA、第二时钟信号CLKB和第三时钟信号CLKC无法传输至第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。相应地，第一节点Q为工作电位的时间可以是指第一阶段P1至第六阶段P6。在第一阶段P1至第六阶段P6期间，第一节点Q为高电平，处于工作电位。此时，第二晶体管T2、第三晶体管T3和第四晶体管T4均导通，从而使得第一时钟信号CLKA、第二时钟信号CLKB和第三时钟信号CLKC被传输至第一信号输出端OP_1、第二信号输出端OP_2和第三信号输出端OP_3。
例如，第一输出信号OP_1、第二输出信号OP_2和第三输出信号OP_3被提供给像素电路(例如4T1C电路)，从而使该像素电路驱动相应的发光元件发光并具有补偿功能。因此，本公开的实施例提供的移位寄存器单元10可以同时提供多个输出信号(例如至少三个不同的信号)，电路结构简单，可以简化相应的GOA电路结构，有助于减小边框。
本公开至少一实施例还提供一种栅极驱动电路，该栅极驱动电路包括多个级联的本公开任一实施例提供的移位寄存器单元。该栅极驱动电路可以同时向对应的像素电路提供所需要的多个栅极驱动信号，电路结构简单，有助于减小边框。
图5为本公开至少一实施例提供的一种栅极驱动电路的示意框图。如图5所示，该栅极驱动电路20包括多个级联的移位寄存器单元(例如，A1、A2、A3等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以构成GOA，可以实现例如逐行扫描驱动功能。
例如，在一些示例中，如图5所示，每个移位寄存器单元可以具有信号输入端IN、第一时钟信号端CLKA、第二时钟信号端CLKB、第三时钟信号端CLKC、第一信号输出端OP_1、第二信号输出端OP_2、第三信号输出端OP_3、第一复位信号端RST1和第二复位信号端RST2。
例如，在本公开一实施例提供的栅极驱动电路20中，第n级移位寄存器单元的信号输入端IN和第n-1级移位寄存器单元的第一信号输出端OP_1或第二信号输出端OP_2连接；第n级移位寄存器单元的第一复位信号端RST1和第n+1级移位寄存器单元的第一信号输出端OP_1或第二信号输出端OP_2连接；n为大于1的整数。
例如，在一些示例中，如图5所示，除最后一级移位寄存器单元(例如，第三移位寄存器单元A3)外，其余各级移位寄存器单元的第一复位信号端RST1和下一级移位寄存器单元的第二信号输出端OP_2连接。除第一级移位寄存器单元(例如，第一移位寄存器单元A1)外，其余各级移位寄存器单元的信号输入端IN和上一级移位寄存器单元的第二信号输出端OP_2连接。第一级移位寄存器单元的信号输入端IN可以被配置为接收触发信号STV，最后一级移位寄存器单元的第一复位信号端RST1可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图5中未示出。
例如，在另一些示例中，除最后一级移位寄存器单元(例如，第三移位寄存器单元A3)外，其余各级移位寄存器单元的第一复位信号端RST1还可以和下一级移位寄存器单元的第一信号输出端OP_1连接。除第一级移位寄存器单元(例如，第一移位寄存器单元A1)外，其余各级移位寄存器单元的信号输入端IN还可以和上一级移位寄存器单元的第一信号输出端OP_1连接。本公开的实施例对此不做具体限制。
如图5所示，该栅极驱动电路20还可以包括第一时钟信号线CLKA_L、第二时钟信号线CLKB_L和第三时钟信号线CLKC_L。例如，第一时钟信号线CLKA_L可以和每一级移位寄存器单元的第一时钟信号端CLKA连接；第二时钟信号线CLKB_L和每一级移位寄存器单元的第二时钟信号端CLKB连接；第三时钟信号线CLKC_L和每一级移位寄存器单元的第三时钟信号端CLKC连接。需要说明的是，本公开的实施例包括但不限于上述连接方式。例如，在其他示例中，也可以使栅极驱动电路20中各个移位寄存器单元的第一时钟信号端CLKA、第二时钟信号端CLKB和第三时钟信号端CLKC与另行提供的多条时钟信号线连接，该多条时钟信号线例如多于3条，并且，并非所有的第一时钟信号端CLKA都连接到同一条时钟信号线，并非所有的第二时钟信号端CLKB都连接到同一条时钟信号线，并非所有的第三时钟信号端CLKC都连接到同一条时钟信号线，这可以根据实际需求而定，本公开的实施例对此不作限制。
例如，第一时钟信号线CLKA_L、第二时钟信号线CLKB_L和第三时钟信号线CLKC_L上提供的时钟信号时序可以采用图5中所示的信号时序，以实现栅极驱动电路20同时输出多个栅极驱动信号的功能。
如图5所示，该栅极驱动电路20还可以包括第二复位信号线RST2_L(即，帧复位信号线)。例如，第二复位信号线RST2_L可以被配置为与各级移位寄存器单元(例如，第一移位寄存器单元A1、第二移位寄存器单元A2和第三移位寄存器单元A3)的第二复位信号端RST2连接。
例如，该栅极驱动电路20还可以包括时序控制器T-CON。例如，时序控制器T-CON被配置为和第一时钟信号线CLKA_L、第二时钟信号线CLKB_L、第三时钟信号线CLKC_L和第二复位信号线RST2_L连接，以向各级移位寄存器单元提供各个时钟信号和第二复位信号。时序控制器T-CON还可以被配置为提供触发信号STV和复位信号RESET。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多的时钟信号。
例如，在一些示例中，当采用该栅极驱动电路20驱动显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示面板的阵列基板上，以构成GOA，从而实现驱动功能。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对该栅极驱动电路20的设置方式不作限制。该栅极驱动电路20的工作原理可参考本公开的实施例中对于移位寄存器单元10的工作原理的相应描述，这里不再赘述。
本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的移位寄存器单元或者本公开任一实施例所述的栅极驱动电路。该显示装置中的移位寄存器单元或者栅极驱动电路的电路结构简单，可以同时提供像素电路所需要的多个栅极驱动信号，有助于减小边框。
图6为本公开至少一实施例提供的一种显示装置的示意框图。例如，如图6所示，该显示装置30包括栅极驱动电路20，该栅极驱动电路20可以为本公开的任一实施例提供的栅极驱动电路20。例如，本实施例中的显示装置30可以为液晶显示面板、液晶电视、OLED显示面板、OLED电视、OLED显示器、量子点发光二极管(Quantum Dot Light Emitting Diode，QLED)显示面板等，也可以为电子书、手机、平板电脑、笔记本电脑、数码相框、导航仪等任意具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
例如，在一些示例中，显示装置30包括显示面板3000、栅极驱动器3010、和数据驱动器3030。显示面板3000包括根据多条扫描线GL和多条数据线DL交叉限定的多个像素单元P；栅极驱动器3010用于驱动多条扫描线GL；数据驱动器3030用于驱动多条数据线DL。数据驱动器3030通过数据线DL与像素单元P电连接，栅极驱动器3010通过扫描线GL与像素单元P电连接。
例如，栅极驱动器3010和数据驱动器3030可以实现为半导体芯片。该显示装置30还可以包括其他部件，例如时序控制器、信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
图7为本公开一实施例提供的一种移位寄存器单元的驱动方法1000的流程图。例如，如图7所示，该移位寄存器单元的驱动方法1000可以包括：
步骤S10：第一阶段，输入电路响应于输入信号而控制第一节点的电平；
步骤S20：第二阶段，输出电路在第一节点的电平的控制下，将至少一个时钟信号端的时钟信号分别输出至至少一个信号输出端；
步骤S30：第三阶段，输出电路在第二节点的电平或者第一电压的控制下，在第一节点为非工作电位时，将第二节点的电平输出至至少一个信号输出端。
关于本公开的实施例提供的驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种移位寄存器单元，包括：输入电路、输出电路和第一控制电路；其中，
所述输入电路与第一节点和信号输入端连接，配置为响应于所述信号输入端的输入信号控制所述第一节点的电平；
所述输出电路与所述第一节点、第二节点和至少一个时钟信号端连接，所述输出电路包括至少一个信号输出端；
所述输出电路配置为在所述第一节点的电平的控制下，将所述至少一个时钟信号端的时钟信号输出至所述至少一个信号输出端，以及在所述第一节点为非工作电位时，将所述第二节点的电平输出至所述至少一个信号输出端；
所述第一控制电路与所述第一节点和所述第二节点连接，且配置为响应于所述第一节点的电平，控制所述第二节点的电平。
2.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括输出子电路和分压控制子电路；
所述输出子电路与所述第一节点和所述至少一个时钟信号端连接，配置为在所述第一节点的电平的控制下，将所述至少一个时钟信号端的时钟信号输出至所述至少一个信号输出端；
所述分压控制子电路与所述第二节点连接，配置为在所述第二节点的电平或者第一电压的控制下，在所述第一节点为所述非工作电位时，将所述第二节点的电平输出至所述至少一个信号输出端。
3.根据权利要求2所述的移位寄存器单元，其中，所述分压控制子电路包括第一晶体管，所述第一晶体管的第一极与所述第二节点连接，所述第一晶体管的第二极和所述至少一个信号输出端连接。
4.根据权利要求3所述的移位寄存器单元，其中，所述第一晶体管的栅极和所述第二节点连接。
5.根据权利要求3所述的移位寄存器单元，其中，所述第一晶体管的栅极和第一电压端连接以接收所述第一电压。
6.根据权利要求3-5中任一项所述的移位寄存器单元，其中，所述至少一个信号输出端包括第一信号输出端、第二信号输出端和第三信号输出端，以及所述至少一个时钟信号端包括第一时钟信号端、第二时钟信号端和第三时钟信号端；
所述输出电路配置为在所述第一节点的电平的控制下，将所述第一时钟信号端、所述第二时钟信号端和所述第三时钟信号端的时钟信号分别输出至所述第一信号输出端、所述第二信号输出端和所述第三信号输出端，以及在所述第一节点为所述非工作电位时，将所述第二节点的电平输出至所述第三信号输出端；
所述输出子电路配置为在所述第一节点的电平的控制下，将所述第一时钟信号端、所述第二时钟信号端和所述第三时钟信号端的时钟信号分别输出至所述第一信号输出端、所述第二信号输出端和所述第三信号输出端；
所述分压控制子电路配置为在所述第二节点的电平或者所述第一电压的控制下，在所述第一节点为所述非工作电位时，将所述第二节点的电平输出至所述第三信号输出端；以及
所述第一晶体管的第二极和所述第三信号输出端连接。
7.根据权利要求6所述的移位寄存器单元，其中，所述输出子电路包括第一输出子电路、第二输出子电路和第三输出子电路；
所述第一输出子电路包括第二晶体管和第一电容，所述第二输出子电路包括第三晶体管和第二电容，所述第三输出子电路包括第四晶体管；
所述第二晶体管的栅极和所述第一节点连接，所述第二晶体管的第一极和所述第一时钟信号端连接以接收第一时钟信号，所述第二晶体管的第二极和所述第一信号输出端连接；
所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极和所述第二时钟信号端连接以接收第二时钟信号，所述第三晶体管的第二极和所述第二信号输出端连接；
所述第四晶体管的栅极和所述第一节点连接，所述第四晶体管的第一极和所述第三时钟信号端连接以接收第三时钟信号，所述第四晶体管的第二极和所述第三信号输出端连接；
所述第一电容的第一极和所述第一节点连接，所述第一电容的第二极和所述第二晶体管的第二极连接；
所述第二电容的第一极和所述第一节点连接，所述第二电容的第二极和所述第三晶体管的第二极连接。
8.根据权利要求7所述的移位寄存器单元，其中，在所述第一晶体管的栅极和第一电压端连接以接收所述第一电压的情形，所述第一晶体管的导通电阻小于所述第四晶体管的导通电阻。
9.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括第五晶体管，所述第五晶体管的栅极和所述信号输入端连接以接收所述输入信号，所述第五晶体管的第一极和所述第一节点连接。
10.根据权利要求9所述的移位寄存器单元，其中，所述第五晶体管的第二极和第二电压端连接以接收第二电压。
11.根据权利要求9所述的移位寄存器单元，其中，所述第五晶体管的第二极和所述第五晶体管的栅极连接以接收所述输入信号。
12.根据权利要求1所述的移位寄存器单元，其中，所述第一控制电路包括：第六晶体管和第七晶体管，
所述第六晶体管的栅极和第一极连接且连接到第三电压端以接收第三电压，所述第六晶体管的第二极和所述第二节点连接；
所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第二节点连接，所述第七晶体管的第二极和第四电压端连接以接收第四电压。
13.根据权利要求6所述的移位寄存器单元，还包括第二控制电路，
其中，所述第二控制电路与所述第二节点、所述第一信号输出端和所述第二信号输出端连接，配置为在所述第二节点的电平的控制下对所述第一信号输出端和所述第二信号输出端进行降噪。
14.根据权利要求13所述的移位寄存器单元，其中，所述第二控制电路包括：第八晶体管和第九晶体管；
所述第八晶体管的栅极和所述第二节点连接，所述第八晶体管的第一极和所述第一信号输出端连接，所述第八晶体管的第二极和第四电压端连接以接收第四电压；
所述第九晶体管的栅极和所述第二节点连接，所述第九晶体管的第一极和所述第二信号输出端连接，所述第九晶体管的第二极和所述第四电压端连接以接收所述第四电压。
15.根据权利要求1所述的移位寄存器单元，还包括第三控制电路，
其中，所述第三控制电路与所述第一节点和所述第二节点连接，配置为响应于所述第二节点的电平，对所述第一节点的电平进行控制。
16.根据权利要求15所述的移位寄存器单元，其中，所述第三控制电路包括第十晶体管；
所述第十晶体管的栅极和所述第二节点连接，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和第四电压端连接以接收第四电压。
17.根据权利要求1所述的移位寄存器单元，还包括第一复位电路；
其中，所述第一复位电路与所述第一节点连接，且配置为响应于第一复位信号对所述第一节点进行复位。
18.根据权利要求17所述的移位寄存器单元，其中，所述第一复位电路包括第十一晶体管；
所述第十一晶体管的栅极和第一复位信号端连接以接收所述第一复位信号，所述第十一晶体管的第一极和所述第一节点连接，所述第十一晶体管的第二极和第四电压端连接以接收第四电压。
19.根据权利要求1所述的移位寄存器单元，还包括第二复位电路；
其中，所述第二复位电路与所述第一节点连接，且配置为响应于第二复位信号对所述第一节点进行复位。
20.根据权利要求19所述的移位寄存器单元，其中，所述第二复位电路包括第十二晶体管；
所述第十二晶体管的栅极和第二复位信号端连接以接收所述第二复位信号，所述第十二晶体管的第一极和所述第一节点连接，所述第十二晶体管的第二极和第四电压端连接以接收第四电压。
21.一种栅极驱动电路，包括多个级联的如权利要求1-20中任一项所述的移位寄存器单元。
22.根据权利要求21所述的栅极驱动电路，其中，在所述至少一个信号输出端包括第一信号输出端、第二信号输出端和第三信号输出端的情形，第n级移位寄存器单元的信号输入端和第n-1级移位寄存器单元的第一信号输出端或第二信号输出端连接；
第n级移位寄存器单元的第一复位信号端和第n+1级移位寄存器单元的第一信号输出端或第二信号输出端连接；
n为大于1的整数。
23.一种显示装置，包括如权利要求1-20中任一项所述的移位寄存器单元或如权利要求21或22所述的栅极驱动电路。
24.一种如权利要求1-20中任一项所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述输入电路响应于所述输入信号而控制所述第一节点的电平；
第二阶段，所述输出电路在所述第一节点的电平的控制下，将所述至少一个时钟信号端的时钟信号输出至所述至少一个信号输出端；
第三阶段，所述输出电路在所述第二节点的电平或者第一电压的控制下，在所述第一节点为所述非工作电位时，将所述第二节点的电平输出至所述至少一个信号输出端。
CN201980002152.6A 2019-10-28 2019-10-28 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Active CN113056783B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/113670 WO2021081703A1 (zh) 2019-10-28 2019-10-28 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Publications (2)

Publication Number Publication Date
CN113056783A CN113056783A (zh) 2021-06-29
CN113056783B true CN113056783B (zh) 2022-12-13

Family

ID=75715647

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980002152.6A Active CN113056783B (zh) 2019-10-28 2019-10-28 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Country Status (4)

Country Link
US (1) US11763724B2 (zh)
EP (1) EP4053833A4 (zh)
CN (1) CN113056783B (zh)
WO (1) WO2021081703A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2772902A1 (en) * 2011-10-26 2014-09-03 Beijing Boe Optoelectronics Technology Co. Ltd. Grating line drive method, shift register, grating line drive apparatus and display device
KR20180069270A (ko) * 2016-12-15 2018-06-25 엘지디스플레이 주식회사 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101160836B1 (ko) 2005-09-27 2012-06-29 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
TWI671724B (zh) * 2009-09-10 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置和顯示裝置
KR102050511B1 (ko) * 2012-07-24 2019-12-02 삼성디스플레이 주식회사 표시 장치
CN103021358B (zh) * 2012-12-07 2015-02-11 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103927960B (zh) * 2013-12-30 2016-04-20 上海中航光电子有限公司 一种栅极驱动装置和显示装置
CN104715733A (zh) * 2015-04-09 2015-06-17 京东方科技集团股份有限公司 移位寄存器单元、驱动电路和方法、阵列基板和显示装置
TWI588812B (zh) 2016-03-23 2017-06-21 友達光電股份有限公司 移位暫存器及其感測顯示裝置
CN107134245B (zh) * 2017-05-09 2019-01-22 京东方科技集团股份有限公司 驱动电路及其驱动方法、显示面板和显示装置
CN108509258A (zh) * 2017-07-25 2018-09-07 平安科技（深圳）有限公司 撤回任务的方法、装置、计算机设备及存储介质
CN107316603B (zh) * 2017-08-31 2021-01-29 京东方科技集团股份有限公司 移位寄存单元和显示装置
CN109545156B (zh) * 2017-09-21 2020-06-30 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN107369407B (zh) 2017-09-22 2021-02-26 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板
KR102470378B1 (ko) * 2017-11-30 2022-11-23 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 발광 표시 장치
CN207489450U (zh) 2017-12-08 2018-06-12 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置
CN109903729B (zh) 2017-12-08 2024-04-16 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法、显示装置
CN108154835B (zh) 2018-01-02 2020-12-25 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN108281123B (zh) 2018-03-30 2020-03-10 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN108806628B (zh) * 2018-06-21 2021-01-22 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN109036304B (zh) * 2018-07-26 2020-09-08 武汉华星光电技术有限公司 一种goa电路、显示面板及显示装置
CN109346007B (zh) 2018-11-26 2020-10-27 合肥鑫晟光电科技有限公司 移位寄存单元、栅极驱动电路、显示装置及驱动方法
CN110189680B (zh) 2019-06-24 2021-02-09 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2772902A1 (en) * 2011-10-26 2014-09-03 Beijing Boe Optoelectronics Technology Co. Ltd. Grating line drive method, shift register, grating line drive apparatus and display device
KR20180069270A (ko) * 2016-12-15 2018-06-25 엘지디스플레이 주식회사 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치

Also Published As

Publication number Publication date
EP4053833A4 (en) 2022-10-12
WO2021081703A1 (zh) 2021-05-06
US11763724B2 (en) 2023-09-19
EP4053833A1 (en) 2022-09-07
US20210201753A1 (en) 2021-07-01
CN113056783A (zh) 2021-06-29

Similar Documents

Publication Publication Date Title
US11749158B2 (en) Shift register unit, gate driving circuit, display device, and driving method
CN110972504B (zh) 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
US11176871B2 (en) Shift register unit and driving method thereof, gate driving circuit and display device
US11087855B2 (en) Shift register unit and driving method, gate drive circuit and display device
US11328672B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
CN110176217B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US11398179B2 (en) Shift register unit, gate drive circuit and driving method thereof, and display device
CN107464539B (zh) 移位寄存器单元、驱动装置、显示装置以及驱动方法
US11410587B2 (en) Shift register unit and method for driving same, gate drive circuit, and display device
US11610524B2 (en) Shift register unit and driving method thereof, gate drive circuit and display device
US11094389B2 (en) Shift register unit and driving method, gate driving circuit, and display device
CN111937067B (zh) 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
US11915655B2 (en) Shift register unit, method for driving shift register unit, gate driving circuit, and display device
CN113056783B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN114255701B (zh) 移位寄存器单元及驱动方法、驱动电路和显示装置
US20230343285A1 (en) Shift Register Unit and Driving Method Thereof, Gate Driving Circuit, and Display Panel
CN115715411A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN113168802A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant