CN107331608A - 一种双台阶t型栅的制作方法 - Google Patents
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Abstract
本发明公开了一种双台阶T型栅的制作方法,在氮化镓外延材料上生长Si3N4,随后通过光刻定义栅线条,以光刻胶为刻蚀掩膜在ICP‑RIE设备中刻蚀暴露出的Si3N4介质,随后,晶圆整体匀涂缩胶,处理后使刻蚀窗口特征尺寸缩小,再在ICP‑RIE腔体中继续刻蚀氮化硅介质至半导体外延结构界面处停止,之后去除刻蚀掩膜,匀涂负胶或反转胶光刻出栅帽线条,蒸发栅金属经剥离工艺便可形成双台阶T型栅结构。采用本发明制作出双台阶T型栅,既可以获得较小的栅长,又可以获得较小栅电阻,提高器件截止频率,有助于获得更好的器件性能;同时本方法工艺具备良好的可植入性和可操作性,具备很强的实用性。
Description
技术领域
本发明涉及半导体加工制造领域,尤其涉及一种双台阶T型栅的制作方法。
背景技术
随着场效应晶体管(FET)高频应用需求的急剧增长,提升器件截止频率fT显得越发重要。
作为表征晶体管高速性能的重要参数,器件截止频率fT的近似公式为:
其中vs为载流子的饱和迁移速率,Lg为器件栅长。可以看出,栅长对器件的截止频率有着决定性的影响。
缩小器件的栅长是提升其频率性能的最直接的方法,但该方法同时会导致栅电阻的增大,栅电阻增大会恶化器件噪声性能、降低器件最大振荡频率和可靠性等,T型栅的结构由于可以减小栅电阻而被研究人员广泛采用。
T型栅工艺存在以下不足:(1)T型栅多采用电子束曝光技术,虽然可以省却部分制版费用,但是电子束光刻机造价高昂,生产效率低下,其产能往往只有步进式光刻机的10%左右,很难满足大批量生产之需求。(2)首先,T型栅工艺栅电阻仍然较大,存在进一步优化空间;
发明内容
本发明的目的在于克服现有技术的不足,提供一种双台阶T型栅的制作方法。
本发明的目的是通过以下技术方案来实现的:器件栅工艺之前生长Si3N4介质,采用正胶曝光、显影得到刻蚀窗口,通过ICP-RIE将介质刻蚀掉一部分左右,随后采用缩胶工艺减小刻蚀窗口特征尺寸,随后刻蚀掉剩余部分厚度的介质至半导体表面,接下来采用负胶曝光显影定义栅帽,蒸发栅金属再剥离完成整套工艺步骤。具体地:
一种双台阶T型栅的制作方法,包括以下步骤:
S1:对完成源漏电极和隔离工艺的器件,表面钝化Si3N4介质;
S2:匀涂高解析度正胶,并进行前烘;
S3:采用步进式光刻机进行曝光与显影,并进行烘烤;
S4:在ICP-RIE中,使用CF4和O2刻蚀掉一定比例厚度的Si3N4介质;
S5:在正胶上匀涂缩胶,并分别进行前烘和后烘,沿正胶边缘发生反应生成聚合物,缩小刻蚀窗口;
S6:在ICP-RIE中,使用CF4和O2刻蚀掉剩余的Si3N4介质;
S7:在NMP溶液中去胶,并采用IPA清洗,热N2烘干;;
S8:匀涂负胶,光刻栅帽线条;
S9:打底胶;
S10:使用一定浓度HCl溶液清洗;
S11:蒸发栅金属;
S12:剥离,形成双台阶T型栅。
进一步地,在步骤S5和S6之间还包括一个步骤:用去离子水清洗,去除未发生反应的多余的缩胶,并进行后烘。
进一步地,所述的栅金属为Ni/Au。
进一步地,步骤S4中所述的一定比例厚度为40%-60%。
本发明的有益效果是:本发明在氮化镓外延材料上生长Si3N4,随后通过光刻定义栅线条,以光刻胶为刻蚀掩膜在ICP-RIE设备中刻蚀暴露出的Si3N4介质,随后,晶圆整体匀涂缩胶,处理后使刻蚀窗口特征尺寸缩小,再在ICP-RIE腔体中继续刻蚀氮化硅介质至半导体外延结构界面处停止,之后去除刻蚀掩膜,匀涂负胶或反转胶光刻出栅帽线条,蒸发栅金属经剥离工艺便可形成双台阶T型栅结构。采用本发明制作出双台阶T型栅,既可以获得较小的栅长,又可以获得较小栅电阻,提高器件截止频率,有助于获得更好的器件性能;同时本方法工艺具备良好的可植入性和可操作性,具备很强的实用性。
附图说明
图1为步骤S3进行曝光与显影之后的示意图;
图2为步骤S4刻蚀掉一定厚度Si3N4介质的示意图;
图3为步骤S5完成后形成较小的刻蚀窗口的示意图;
图4为步骤S6刻蚀掉剩下厚度Si3N4介质的示意图;
图5为步骤S8得到的栅帽线条示意图;
图6为步骤S12完成后最终得到的双台阶T型栅示意图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案:一种双台阶T型栅的制作方法,包括以下步骤:
S1:对完成源漏电极和隔离工艺的器件,表面钝化Si3N4介质,该介质其厚度为
S2:匀涂高解析度正胶,厚度为0.4-0.7μm,并进行前烘,采用100℃真空热板、90s实现;
S3:采用步进式光刻机进行曝光与显影,最低可获得特征尺寸为0.4μm的细线条,110-130℃烘烤60-120s;曝光与显影后的结果如图1所示;
S4:在ICP-RIE中,使用CF4和O2(6:1-10:1)刻蚀掉40%-60%厚度的Si3N4介质,ICPpower为50-100W,Bias power为10-20W,压力为2-5mT,刻蚀速率为20-30nm/min;在本实施例中,刻蚀50%厚度介质,如图2所示;
S5:在正胶上匀涂缩胶,80-90℃下前烘60-90s,100-120℃下后烘60-90s,沿正胶边缘发生反应生成聚合物,缩小刻蚀窗口;之后,用去离子水清洗,去除未发生反应的多余的缩胶以便缩小刻蚀窗口尺寸至0.15-0.25μm,并在110-120℃下后烘30-60s;如图3所示;
S6:在ICP-RIE中,使用CF4和O2(6:1-10:1)刻蚀掉剩余的Si3N4介质,ICP power为50-100W,Bias power为10-20W,压力为2-5mT,刻蚀速率为20-30nm/min;在本实施例中,刻蚀剩余50%厚度介质;在刻蚀完成后,暴露出GaN外延表面,如图4所示;
S7:在NMP溶液中去胶,并采用IPA清洗,热N2烘干;
S8:匀涂负胶,厚度2.0-2.5μm,再光刻栅帽线条,栅帽的宽度为0.8-1.5μm;如图5所示;
S9:打底胶,速率20-30s;
S10:使用10%HCl清洗1-2min;
S11:蒸发栅金属(Ni/Au=40-60/400-600nm);
S12:剥离,形成双台阶T型栅,如图6所示。
Claims (4)
1.一种双台阶T型栅的制作方法,其特征在于:包括以下步骤:
S1:对完成源漏电极和隔离工艺的器件,表面钝化Si3N4介质;
S2:匀涂高解析度正胶,并进行前烘;
S3:采用步进式光刻机进行曝光、显影,并进行烘烤;
S4:在ICP-RIE中,使用CF4和O2刻蚀掉一定比例厚度的Si3N4介质;
S5:在正胶上匀涂缩胶,并分别进行前烘和后烘,沿正胶边缘发生反应生成聚合物,缩小刻蚀窗口;
S6:在ICP-RIE中,使用CF4和O2刻蚀掉剩余的Si3N4介质;
S7:在NMP溶液中去胶,并采用IPA清洗,热N2烘干;
S8:匀涂负胶,光刻栅帽线条;
S9:打底胶;
S10:使用一定浓度HCl溶液清洗;
S11:蒸发栅金属;
S12:剥离,形成双台阶T型栅。
2.根据权利要求1所述的一种双台阶T型栅的制作方法,其特征在于:在步骤S5和S6之间还包括一个步骤:用去离子水清洗,去除未发生反应的多余的缩胶,并进行后烘。
3.根据权利要求1所述的一种双台阶T型栅的制作方法,其特征在于:所述的栅金属为Ni/Au。
4.根据权利要求1所述的一种双台阶T型栅的制作方法,其特征在于:步骤S4中所述的一定比例厚度为40%-60%。
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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