CN107293482B - 一种氮化镓高电子迁移率晶体管栅电极的制作方法 - Google Patents
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Abstract
本发明公布了一种氮化镓高电子迁移率晶体管栅电极的制作方法：采用步进式曝光机定义栅线条，再采用缩胶工艺将栅线条特征尺寸缩小，随后，在ICP腔体中采用氟基气体刻蚀栅线条开口下的氮化硅介质，刻蚀完成后去除光刻胶，随后匀涂光刻胶曝光得到栅帽线条，经过前处理后进入溅射台溅射金属W，随后取出置入电子束蒸发台淀积Ni/Pt/Au，最后经剥离工艺形成栅电极。本发明所述之方法与传统的采用电子束蒸发金属制作栅电极的方法相比，其优点在于可有效改善栅金属的侧壁填充性，减小器件漏电，提高器件可靠性。
Description
技术领域
本发明涉及化合物半导体加工制造领域，尤其涉及一种氮化镓高电子迁移率晶体管栅电极的制作方法。
背景技术
GaN高电子迁移率晶体管(HEMT)特有的高电子迁移率、高二维电子气面密度、高击穿电场，使得其具备更高的功率输出密度，被视为下一代射频/微波功率放大器的首选技术。
随着场效应晶体管(FET)高频应用需求的急剧增长，提升器件截止频率fT就显得越发重要。
作为表征晶体管高速性能的重要参数，器件截止频率fT的近似公式为：
其中vs为载流子的饱和迁移速率，Lg为器件栅长。可以看出，栅长对器件的截止频率有着决定性的影响。
缩小器件的栅长是提升其频率性能的最直接的方法，通常，当目标栅长小于0.5μm时会考虑采取T型栅结构，其目的在于缩小器件栅长的同时不过分增大栅电阻。
由于氮化镓器件的特殊性，在栅工艺之前均会生长一层Si3N4介质用于保护表面，抑制表面态。在随后的栅工艺中，一般会采用两步光刻的方法来制作T型栅：第一步光刻细线条用于刻蚀Si3N4，同时定义栅长尺寸；第二步光刻采用负胶或反转胶，用于定义栅帽并经剥离工艺形成栅电极。
上述方案主要存在以下不足：通常第一步光刻出的线条很细，均在0.5μm以下，此时再向下刻蚀100nm左右深度的Si3N4介质，由于线条开孔很小，又具备一定的深度，便造成常规的蒸发工艺难以让金属完全填充该槽，填充的不完全往往会导致器件存在可靠性隐患。
发明内容
本发明的主要针对氮化镓高电子迁移率晶体管中栅金属填充不完全的问题，提出一种氮化镓高电子迁移率晶体管栅电极的制作方法。
本发明采用的技术方案是：一种氮化镓高电子迁移率晶体管栅电极的制作方法，包括如下步骤：
步骤1：在一个已完成源漏电极和隔离工艺后的GaN HEMT器件表面钝化一层厚度为
的Si3N4介质，并在其上涂上高光感正胶，采用100℃真空热板，烘烤90s；
步骤2：采用步进式光刻机曝光、显影，显影后得到特征尺寸最低为0.4μm的细线条，在110-130℃条件下烘烤60-120s；
步骤3：完成上述步骤后，在所述的GaN HEMT器件上均匀涂覆缩胶，并在80-90℃条件下前烘60-90s，之后又在100-120℃条件下后烘60-90s；烘烤完毕后，使用离子水清洗，去除多余的缩胶，在110-120℃条件下继续烘烤30-60s，得到0.2-0.3μm宽度的栅型条，并以
的速率完成打底胶操作，时间为20-30s；
步骤4：在感应耦合等离子体刻蚀机中使用CF4刻蚀Si3N4，打底胶的速率为
时间为20-30s；并用10％HCl溶液清洗1-2min，进行去胶；
步骤5：均匀涂覆负胶，厚度2.0-2.5μm，再光刻栅帽线条，栅帽的宽度为0.8-1.5μm；
步骤6：在光刻的线条处沉积栅极金属，所述栅极金属从下至上依次为W、Ni、Pt、Au，其中，W采用溅射工艺制作，厚度30-40nm，Ni/Pt/Au均采用电子束蒸发工艺制作，厚度分别为：Ni厚度40-60nm、Pt厚度40-60nm、Au厚度400-600nm,并使用90℃甲基吡咯烷酮溶液剥离30-60min。
优选地，所述栅极金属为T形栅，其金属纯度须达到5N级别或更优。
优选地，所述缩胶可以与光刻胶表面发生反应生成聚合物，未发生反应的部分则可水洗去除，用以缩小线条的特征尺寸。
优选地，所述步骤4中通过控制高光感正胶角度和感应耦合等离子体刻蚀机刻蚀偏置功率，可以控制Si3N4槽的角度。
区别于现有技术的情况，本发明的有益效果是：
1、本发明在栅金属蒸发之前采用溅射的方式制作一层金属W，可显著改善现有技术栅金属对Si3N4槽填充不完全的问题，由于W粘附能力适中，不会影响剥离；
2、W金属功函数4.5eV，与Ni的4.6V相当，具备较大的功函数以便和半导体表面形成较高的势垒，不会对肖特基势垒存在较大影响。
3、栅极金属抗氧化能力强，能够避免在溅射和蒸发设备之间切换的时候被氧化，其粘附力适中，能够避免造成剥离困难的情况。
4、刻蚀Si3N4介质是以高光感正胶为掩膜的，由于采用ICP-RIE刻蚀***，选择性很好。
附图说明
图1为晶圆匀涂高感光正胶并曝光、显影后的结构图；
图2为缩胶与高感光正胶反应生成聚合物，缩小特征尺寸后的结构示意图；
图3为在感应耦合等离子体刻蚀机(ICP-RIE)中刻蚀Si3N4介质后形成的器件结构示意图；
图4为匀涂负胶并光刻、显影之后的结构图；
图5为栅极金属溅射、蒸发并剥离形成栅电极之后的器件结构图
图6为栅极金属结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种氮化镓高电子迁移率晶体管栅电极的制作方法，包括如下步骤：
如图1所示，在一个已完成源漏电极和隔离工艺后的GaN HEMT器件表面钝化厚度为
的Si3N4介质2，并在其上涂上高光感正胶，采用100℃真空热板，烘烤90s；然后采用步进式光刻机曝光显影，在110-130℃条件下烘烤60-120s，显影得到特征尺寸为0.4-0.7μm的细线条；
完成上述步骤后，如图2所示，在其上均匀涂覆缩胶，并在80-90℃条件下前烘60-90s，之后又在100-120℃条件下后烘60-90s，烘烤完毕后；在一定温度下与光刻胶表面发生反应生成聚合物1，未发生反应的部分则可水洗去除，在110-120℃条件下继续烘烤30-60s，得到0.2-0.3μm宽度的栅型条，并以
的速率，进行20-30s的打底胶操作，以此可以将线条的特征尺寸缩小；
完成上述步骤后，在感应耦合等离子体刻蚀机(ICP-RIE)中使用CF4刻蚀Si3N4介质，刻蚀速率为20-30nm/min，刻蚀时间5-8min，并用10％HCl溶液清洗1-2min，去胶，形成如图3所示的器件结构；
均匀涂覆厚度为2-2.5μm的负胶，再光刻宽度为0.8-1.5μm的栅帽线条，形成如图4所示的结构；
完成上述步骤后，如图5所示，在光刻的线条处沉积栅极金属4，所述栅极金属4的结构如图6所示，所述栅极金属4为T形栅，其金属纯度须达到5N级别或更优，栅极金属4从下至上依次为钨(W)41、镍(Ni)42、铂(Pt)43、金(Au)44，其中，W采用溅射工艺制作，厚度30-40nm，Ni/Pt/Au采用电子束蒸发工艺制作，厚度分别为：Ni厚度40-60nm、Pt厚度40-60nm、Au厚度400-600nm，并使用甲基吡咯烷酮溶液剥离30-60min，完成器件制作。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (4)
1.一种氮化镓高电子迁移率晶体管栅电极的制作方法，包括如下步骤：
步骤1：在一个已完成源漏电极和隔离工艺后的GaN HEMT器件表面钝化一层厚度为
的Si3N4介质，并在其上涂上高光感正胶，采用100℃真空热板，烘烤90s；
步骤2：采用步进式光刻机曝光、显影，显影后得到特征尺寸最低为0.4μm的细线条，在110-130℃条件下烘烤60-120s；
步骤3：完成上述步骤后，在所述的GaN HEMT器件上均匀涂覆缩胶，并在80-90℃条件下前烘60-90s，之后又在100-120℃条件下后烘60-90s；烘烤完毕后，使用离子水清洗，去除多余的缩胶，在110-120℃条件下继续烘烤30-60s，得到0.2-0.3μm宽度的栅型条，并以
的速率完成打底胶操作，时间为20-30s；
步骤4：在感应耦合等离子体刻蚀机中使用CF4刻蚀Si3N4，打底胶的速率为
时间为20-30s；并用10％HCl溶液清洗1-2min，进行去胶；
步骤5：均匀涂覆负胶，厚度2.0-2.5μm，再光刻栅帽线条，栅帽的宽度为0.8-1.5μm；
步骤6：在光刻的线条处沉积栅极金属，所述栅极金属从下至上依次为W、Ni、Pt、Au，其中，W采用溅射工艺制作，厚度30-40nm，Ni/Pt/Au均采用电子束蒸发工艺制作，厚度分别为：Ni厚度40-60nm、Pt厚度40-60nm、Au厚度400-600nm,并使用90℃甲基吡咯烷酮溶液剥离30-60min。
2.根据权利要求1所述的氮化镓高电子迁移率晶体管栅电极的制作方法，其特征在于：所述栅极金属为T形栅，其金属纯度须达到5N级别或更优。
3.根据权利要求1所述的氮化镓高电子迁移率晶体管栅电极的制作方法，其特征在于：所述缩胶可以与光刻胶表面发生反应生成聚合物，未发生反应的部分则可水洗去除，用以缩小线条的特征尺寸。
4.根据权利要求1所述的氮化镓高电子迁移率晶体管栅电极的制作方法，其特征在于：所述步骤4通过控制高光感正胶角度和感应耦合等离子体刻蚀机刻蚀偏置功率，可以控制Si3N4槽的角度。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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