CN107221500A - 双沟槽场效应管及其制备方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 40
- 238000002360 preparation method Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000000926 separation method Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 10
- 239000007769 metal material Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 166
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002648 laminated material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种双沟槽场效应管及制备方法，方法包括：提供第一导电类型的衬底以及第一导电类型的掺杂层、制作深沟槽区结构、形成深沟槽电极、制作沟槽栅区结构、于掺杂层的表面形成第二导电类型层、于第二导电类型层的表面形成第一导电类型层、制作隔离层、制备源区接触电极、形成上电极、下电极，深沟槽区结构包括第一槽区和第二槽区，第一槽区具有第一厚度的氧化层，第二槽区具有第二厚度的氧化层，第一槽区的宽度小于第二槽区，第二厚度大于第一厚度。本发明通过将深沟槽电极设置为上下不同的两部分，在保证一定的第二厚度氧化层厚度的同时，实现了深沟槽电极之间距离的增大，从而有利于后续元器件的制备，简化了生产工艺，降低了制备成本。
Description
技术领域
本发明属于半导体器件制造技术领域，特别是涉及一种双沟槽场效应管及其制备方法。
背景技术
功率晶体管一般用于控制功率电子器件合理工作，通过功率电子器件为负载提供大功率的输出。功率晶体管已广泛用于控制功率输出，高频大功率晶体管的应用电子设备的扫描电路中，如彩电，显示器，示波器，大型游戏机的水平扫描电路，视放电路，发射机的功率放大器等，亦广泛地应用到例如对讲机，手机的射频输出电路，高频振荡电路和高速电子开关电路等电路中。
一般说来，功率器件通常工作于高电压、大电流的条件下，普遍具备耐压高、工作电流大、自身耗散功率大等特点，因此在使用时与一般小功率器件存在一定差别。为了让开关器件的功能得到良好的发挥，功率半导体场效应晶体管需要满足两个基本要求：1、当器件处于导通状态时，能拥有非常低的导通电阻，最小化器件本身的功率损耗；2、当器件处于关断状态时，能拥有足够高的反向击穿电压。
现有的功率晶体管一般采用超结晶体管结构，然而，超结晶体管的制备工艺复杂，由于退火等工艺的影响，超结内的离子相互扩散容易导致掺杂浓度与实际有较大的偏差，而超结晶体管的击穿电压对离子掺杂浓度比较敏感，从而大大地增加了制作工艺尤其是在高掺杂浓度、低结宽器件的制作工艺的难度。进一步地，超结结构的功率晶体管一般用于高压或中高压电路中，由于超结结构功率晶体管的宽度具有一定的限制，对于小于180V的电路，一般的超结结构功率晶体管是难以实现的。
另外，随着半导体器件尺寸的不断减小，也限制了具有侧氧(OB)结构的晶体管的深沟槽电极之间距离的增大，从而也进一步加大了沟槽栅区结构以及源区接触电极形成的工艺复杂程度，最终导致了器件的工艺难度及其制作成本。
鉴于以上所述，提供一种可以实现有足够高的反向击穿电压并拥有非常低的导通电阻，且具有较大的深沟槽电极之间的距离从而简化工艺的晶体管及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双沟槽场效应管及其制备方法，用于解决现有技术中具有侧氧(OB)结构的晶体管受尺寸限制而导致工艺复杂、制备成本高的问题，并进一步提高其反向击穿电压及降低其导通电阻。
为实现上述目的及其他相关目的，本发明提供一种双沟槽场效应管的制备方法，所述制备方法包括如下步骤：
1)提供第一导电类型的半导体衬底，于所述半导体衬底表面形成第一导电类型的掺杂层；
2)于所述掺杂层中制作间隔排列的两个深沟槽区结构，所述深沟槽区结构包括靠近所述掺杂层上表面的第一槽区以及与所述第一槽区下方相连通的第二槽区，所述第一槽区表面具有第一厚度的第一氧化层，所述第二槽区表面具有第二厚度的第二氧化层，其中，所述第一槽区的宽度小于所述第二槽区的宽度，且所述第二厚度大于所述第一厚度；
3)于所述深沟槽区结构内沉积导电材料以形成深沟槽电极；
4)于所述深沟槽电极之间的所述掺杂层内制作沟槽栅区结构，且所述沟槽栅区结构与所述深沟槽电极之间具有预设间距；
5)于所述第一导电类型的掺杂层的表面形成第二导电类型层；
6)于所述第二导电类型层的表面形成第一导电类型层；
7)于步骤6)所得到结构表面形成隔离层，并刻蚀所述隔离层以露出所述深沟槽电极以及出欲制备源区接触电极的区域，然后沉积金属材料以形成上电极；
8)减薄所述第一导电类型的半导体衬底，然后沉积金属材料以形成下电极。
作为本发明的一种优选方案，步骤1)包括步骤：
提供第一导电类型的半导体衬底，通过外延工艺于所述半导体衬底表面形成第一导电类型的掺杂层；
或者：
提供一半导体衬底，对所述半导体衬底进行两次不同掺杂浓度的掺杂工艺形成第一导电类型的半导体衬底以及第一导电类型的掺杂层。
作为本发明的一种优选方案，步骤2)中，制作所述深沟槽区结构包括步骤：
2-1)于所述掺杂层表面形成绝缘层，并通过光刻-刻蚀工艺于所述绝缘层及所述掺杂层以形成第一深度的第一沟槽；
2-2)于所述第一深度的第一沟槽侧壁依次形成第一厚度的第一氧化层和掩膜层；
2-3)基于所述掩膜层继续对所述掺杂层进行刻蚀以形成第二深度的第二沟槽；
2-4)对所述第二深度的第二沟槽进行氧化以形成第二厚度的第二氧化层，并去掉所述掩膜层，以形成深沟槽区结构。
作为本发明的一种优选方案，所述第一深度为1～2μm，所述第二深度为400～800μm。
作为本发明的一种优选方案，步骤2)中，所述第二厚度为0.4～0.8μm。
作为本发明的一种优选方案，步骤4)中，制作所述沟槽栅区结构包括步骤：
4-1)刻蚀所述深沟槽电极之间的区域以形成栅区沟槽；
4-2)于所述栅区沟槽表面形成栅氧层；
4-3)于所述栅氧层内填充栅极材料，以形成所述沟槽栅区结构。
作为本发明的一种优选方案，所形成的所述沟槽栅区结构的深度小于所述深沟槽电极的深度。
作为本发明的一种优选方案，步骤5)中，通过第二导电类型离子注入以在所述第一导电类型的掺杂层的表面形成第二导电类型层。
作为本发明的一种优选方案，步骤6)中，通过第一导电类型离子注入以在所述第二导电类型层的表面形成第一导电类型层。
作为本发明的一种优选方案，步骤7)中，所述源区接触电极与所述沟槽栅区结构之间的距离大于所述源区接触电极与所述深沟槽电极之间的距离。
本发明还提供一种双沟槽场效应管，其中，所述双沟槽场效应管为采用上述任意一种制备方法所得到的双沟槽场效应管，所述双沟槽场效应管包括：
第一导电类型的漏区；
第一导电类型的漂移区，结合于所述漏区上；
第二导电类型的沟道区，结合于所述漂移区上；
第一导电类型的源区，结合于所述沟道区上；
沟槽栅区结构，包括位于所述源区中部且延伸至所述漂移区的具有预设深度的栅区沟槽，结合于所述栅区沟槽表面的栅氧层以及填充于所述栅氧层内的栅极材料；
深沟槽电极，包括分别位于所述沟槽栅区结构两侧且纵向延伸至所述漂移区的深沟槽区结构，以及填充于所述深沟槽区结构内的导电材料，所述深沟槽区结构包括靠近所述源区的第一槽区以及与所述第一槽区第二沟槽相连通的第二槽区，所述第一槽区表面具有第一厚度的第一氧化层，所述第二槽区表面具有第二厚度的第二氧化层，其中，所述第一槽区的宽度小于所述第二槽区的宽度，且所述第二厚度大于所述第一厚度；
隔离层，结合于所述源区、所述深沟槽电极及所述沟槽栅区结构表面，且具有对应于所述源区及所述深沟槽电极的电极通孔；
上电极，覆盖于所述隔离层表面且通过所述电极通孔与所述源区及所述深沟槽电极相连；
下电极，结合于所述第一导电类型漏区的与所述漂移区相对的另一表面。
作为本发明的一种优选方案，所述第一槽区的深度为1～2μm，所述第二槽区的深度为400～800μm，所述第二厚度为0.4～0.8μm。
作为本发明的一种优选方案，所述漏区为重掺杂的第一导电类型半导体材料，所述漂移区为轻掺杂的第一导电类型半导体材料。
如上所述，本发明提供一种双沟槽场效应管及其制备方法，具有如下有益效果：
1)本发明通过将深沟槽电极设置为上下不同的两部分结构，在保证一定的第二沟槽氧化层厚度的同时，实现了深沟槽电极之间的距离的增大，从而有利于后续元器件的制备，简化了生产工艺，降低了制备成本；
2)本发明采用纵向设置的栅区，由于实际覆盖面积小，有效减小了栅电荷(Qg)和栅漏电荷(Qgd)，从而提高开关速度，另外，在侧壁深沟槽中设置的电极区，由于其电场调制和电荷补偿效应，使得漂移区的掺杂浓度可以做的更高，从而可以有效降低漏源导通电阻(Rdson)。
附图说明
图1～图6显示为本发明的双沟槽场效应管的制备方法步骤1)以及步骤2)所呈现的结构示意图。
图7显示为本发明的双沟槽场效应管的制备方法步骤3)所呈现的结构示意图。
图8～图11显示为本发明的双沟槽场效应管的制备方法步骤4)所呈现的结构示意图。
图12显示为本发明的双沟槽场效应管的制备方法步骤5)所呈现的结构示意图。
图13显示为本发明的双沟槽场效应管的制备方法步骤6)所呈现的结构示意图。
图14～图15显示为本发明的双沟槽场效应管的制备方法步骤7)所呈现的结构示意图。
图16显示为本发明的双沟槽场效应管的制备方法步骤8)所呈现的结构示意图。
元件标号说明
101 半导体衬底
102 掺杂层
103 绝缘层
1031 氧化层
1032 掩膜层
104 深沟槽
1041 第一沟槽
1042 第二沟槽
105 深沟槽区结构
1051 第一槽区
1052 第二槽区
106 导电材料
107 栅区沟槽
108 栅氧层
109 栅极材料
110 第二导电类型层
111 第一导电类型层
112 隔离层
113 电极通孔
114 上电极
115 源区接触电极
116 深沟槽电极
117 沟槽栅区结构
118 下电极
119 牺牲氧化层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图16所示，本实施例提供一种双沟槽场效应管的制备方法，包括步骤：
1)提供第一导电类型的半导体衬底，于所述半导体衬底表面形成第一导电类型的掺杂层；
2)于所述掺杂层中制作间隔排列的两个深沟槽区结构，所述深沟槽区结构包括靠近所述掺杂层上表面的第一槽区以及与所述第一槽区下方相连通的第二槽区，所述第一槽区表面具有第一厚度的第一氧化层，所述第二槽区表面具有第二厚度的第二氧化层，其中，所述第一槽区的宽度小于所述第二槽区的宽度，且所述第二厚度大于所述第一厚度；
3)于所述深沟槽区结构内沉积导电材料以形成深沟槽电极；
4)于所述深沟槽电极之间的所述掺杂层内制作沟槽栅区结构，且所述沟槽栅区结构与所述深沟槽电极之间具有预设间距；
5)于所述第一导电类型的掺杂层的表面形成第二导电类型层；
6)于所述第二导电类型层的表面形成第一导电类型层；
7)于步骤6)所得到结构表面形成隔离层，并刻蚀所述隔离层以露出所述深沟槽电极以及欲制备源区接触电极的区域，然后沉积金属材料以形成上电极；
8)减薄所述第一导电类型的半导体衬底，然后沉积金属材料以形成下电极。
下面结合具体附图详细介绍本发明的双沟槽场效应管的制备方法。
如图1所示，首先进行步骤1)，提供第一导电类型的半导体衬底101，于所述半导体衬底101表面形成第一导电类型的掺杂层102；
作为示例，步骤1)可以采用以下步骤实现：
提供第一导电类型的半导体衬底101，通过外延工艺于所述半导体衬底101表面形成第一导电类型的掺杂层102；
或者：
提供一半导体衬底，对所述半导体衬底进行两次不同掺杂浓度的掺杂工艺形成第一导电类型的半导体衬底101以及第一导电类型的掺杂层102。
具体的，所述第一导电类型的半导体衬底101作为晶体管的漏极，并且为重掺杂的N型半导体材料，然后在所述半导体衬底101上形成第一导电类型的掺杂层102，所述掺杂层102为轻掺杂的N型半导体材料，所述掺杂层102作为晶体管的漂移区。
如图1～6所示，进行步骤2)，于所述掺杂层中制作间隔排列的两个深沟槽区结构105，所述深沟槽区结构105包括靠近所述掺杂层102上表面的第一槽区1051以及与所述第一槽区1051相连通的第二槽区1052，所述第一槽区1051表面具有第一厚度的第一氧化层，所述第二槽区1052表面具有第二厚度的第二氧化层，其中，所述第二槽区1052的宽度大于所述第一槽区1051的宽度，且所述第二厚度大于所述第一厚度；
作为示例，步骤2)中，制作所述深沟槽区结构105包括步骤：
2-1)于所述掺杂层102表面形成绝缘层103，并通过光刻-刻蚀工艺于所述绝缘层103及所述掺杂层102以形成第一深度的第一沟槽1041；
2-2)于所述第一深度的第一沟槽1041侧壁依次形成第一厚度的第一氧化层和掩膜层，如图3所示；
2-3)基于所述掩膜层继续对所述掺杂层进行刻蚀以形成第二深度的第二沟槽1042；
2-4)对所述第二深度的第二沟槽1042进行氧化以形成第二厚度的第二氧化层，并去掉所述掩膜层，以形成所述深沟槽区结构105，如图5及图6所示。
具体的，步骤2-1)中，所述绝缘层103的材料可以为本领域普通技术人员熟知的任意材料，可以为单层材料也可以为叠层材料，在本实施例中，所述绝缘层103包括形成于所述掺杂层102表面的氧化层1031以及形成于所述氧化层1031表面的掩膜层1032，其中，所述氧化层1031的材料为氧化硅，所述掩膜层1032的材料为氮化硅。进一步，所述氧化层1031的厚度为100～300埃，所述掩膜层1032的厚度为1000～3000埃，在本实施例中，所述氧化硅的厚度为200埃，所述氮化硅的厚度为2000埃。
具体的，在本实施例中，步骤2-2)所得到的结构的形成，包括首先于所述第一深度的沟槽1041的底部和侧壁都依次沉积所述氧化层(如氧化硅)和掩膜层(如氮化硅)，其中，所述氧化层的厚度优选为100～300埃，在本实施例中为200埃，所述掩膜层的厚度优选为400～600埃，在本实施例中选择为500埃；然后再去除所述第一深度的沟槽1041底部的氧化层和掩膜层，并以此得到的结构作为掩膜，进行后续的刻蚀工艺，如图2及图3所示。
进一步，在本实施例中，步骤2-4)后，还包括去除所述掺杂层102表面的绝缘层103中的掩膜层1032氮化硅的步骤。
另外，在本实施例中，所述深沟槽区结构105的深度小于所述掺杂层102的厚度，当然，在其他实施例中，所述深沟槽区结构105的深度也可以大于或者等于所述掺杂层102的厚度，在此不做具体限制。
作为示例，所述第一深度为1～2μm，所述第二深度为400～800μm。
作为示例，步骤2)中，所述第二厚度为0.4～0.8μm。
具体的，在本实施例中，所述第一深度为1.5μm，所述第二深度为600μm，所述第二厚度为0.6μm。
需要说明的是，所述第二槽区1052的氧化层的厚度需根据晶体管的工作电压与所需的最低击穿电压值等条件所限定，在其它的实施例中，其厚度可以超出本实施例所述的数值范围。进一步需要说明的是，由于工艺及器件性能要求上的限制，目前深沟槽电极之间的距离较小，比如要满足较厚的深沟槽电极区的氧化层(本实施例中的所述第二槽区1052的第二厚度的第二氧化层)的厚度以保证晶体管的击穿电压，按照现有技术的做法，所述深沟槽区结构105之间的距离以其所需求的氧化层相对侧的距离为限，而本申请是将深沟槽区结构105设计成第一槽区1051以及第二槽区1052的结构，保证了下部氧化层，即所述第二槽区的第二氧化层的厚度，同时，将所述深沟槽区结构105之间的距离增大到了以所述第一槽区1051的氧化层的相对侧的距离，即增加了后续制备的深沟槽电极116之间的距离，这样后续的沟槽栅区结构117以及源极接触电极115等器件的制备也比较容易。
如图7所示，进行步骤3)，于所述深沟槽区结构105内沉积导电材料106以形成深沟槽电极116；
具体的，在本实施例中，所述导电材料106为多晶硅材料，当然，在其它的实施例中，所述导电材料106可为期望的其它所有导电材料。
进一步，本发明在深沟槽电极116中设置的电极区，由于其电场调制和电荷补偿效应，使得漂移区的掺杂浓度可以做的更高，从而可以有效降低漏源导通电阻(Rdson)。
如图8～10所示，进行步骤4)，于所述深沟槽电极116之间的所述掺杂层102内制作沟槽栅区结构117，且所述沟槽栅区结构117与所述深沟槽电极116之间具有预设间距；
作为示例，步骤4)中，制作所述沟槽栅区结构117包括步骤：
4-1)刻蚀所述深沟槽电极116之间的区域以形成栅区沟槽107，如图8所示；
4-2)于所述栅区沟槽107表面形成栅氧层108，如图11所示；
4-3)于所述栅氧层108内填充栅极材料109，以形成所述栅区沟槽结构117，如图11所示。
具体地，首先制作掩膜版并刻蚀所述掺杂层102以形成栅区沟槽107，接着采用热氧化方法或沉积法在在所述栅区沟槽107内形成栅氧层108，所述栅氧层108为SiO2层，最后在所述栅区沟槽107内沉积栅极材料109以形成所述栅区结构117，所述栅极材料109使用多晶硅材料。
另外，优选地，步骤4-1)后，还包括步骤：于所形成栅区沟槽107的底部及侧壁形成一层牺牲氧化层119，如图9所示，然后再同时去掉所述牺牲氧化层119以及所述栅区沟槽107周围的位于所述掺杂层102表面的氧化层，如图10所示，其中，去掉上述氧化层的工艺包括但不限于湿法刻蚀，经过上述操作后，接着再执行步骤4-2)，进一步形成高质量的栅氧化层108，并同时将氧化层延伸至所述栅区沟槽107周围的所述掺杂层的表面。当然，也可以进行在形成栅区沟槽107后，先通过湿法刻蚀去除栅区沟槽周围掺杂层上的氧化层，然后再沉积牺牲层的工艺，在此不做具体限制。
本发明采用纵向设置的沟槽栅区结构117，由于实际覆盖面积小，可以有效减小了栅电荷(Qg)和栅漏电荷(Qgd)，从而提高开关速度。
作为示例，步骤4)中，所形成的所述沟槽栅区结构117的深度小于所述深沟槽电极116的深度。
如图12所示，进行步骤5)，于所述第一导电类型的掺杂层102的表面形成第二导电类型层110；
作为示例，步骤5)中，通过第二导电类型离子注入以在所述第一导电类型的掺杂层的表面形成第二导电类型层。
具体的，在本实施例中，通过第二导电类型离子注入以在所述第一导电类型掺杂层102表面形成第二导电类型层110，即对所述轻掺杂的N型漂移区进行离子注入以形成第二导电类型层110，此处采用硼离子进行注入以形成P型层，并作为晶体管的沟道区。优选地，还包括在进行离子注入前对所述掺杂层102表面的氧化层进行刻蚀步骤，以减薄所述氧化层，从而更有利于后续的离子注入工艺，并且被减薄的氧化层保持一定的厚度可以减少离子注入工艺所造成的材料表面的损伤。
需要说明的是，所述第一导电类型与第二导电类型互为反型导电类型。在本实施例中，所述第一导电类型为N型导电类型，所述第二导电类型为P型导电类型。显然，在其它的实施例中，所述第一导电类型也可以为P型导电类型，所述第二导电类型可以为N型导电类型，二者可以互换。
如图13所示，进行步骤6)，于所述第二导电类型层110的表面形成第一导电类型层111；
作为示例，步骤6)中，通过第一导电类型离子注入以在所述第二导电类型层的表面形成第一导电类型层。
具体的，在本实施例中，通过第一导电类型离子注入以在所述第二导电类型层110表面形成第一导电类型层111，在具体的实施过程中，对所述P型沟道区采用砷或磷离子进行重掺杂，以在所述P型沟道区中形成重掺杂N型层，所述重掺杂N型层作为晶体管的源区。
如图14～14所示，进行步骤7)，于步骤6)所得到结构表面形成隔离层112，并刻蚀所述隔离层112以露出所述深沟槽电极以及出欲制备源区接触电极115的区域，然后沉积金属材料以形成上电极114；
具体的，先在所述第一导电类型层111即重掺杂N型源区表面制作低温SiO2层(LTO)，然后在所述低温SiO2层上制备硼磷硅玻璃(BPSG)，以完成所述隔离层112的制备，当然，在其他实施例中，也可以为其他类型的隔离层。
具体的，刻蚀所述隔离层112以露出所述深沟槽电极116以及欲制备源区接触电极115的区域，即形成若干个电极通孔113，然后沉积金属材料以形成上电极114，使所述源区接触电极115同时与所述第二导电类型层110及第一导电类型层111接触，同时使上电极114与深沟槽电极116相电连接，以完成所述深沟槽功率半导体场效应晶体管的制作。
作为示例，步骤7)中，所述源区接触电极115与所述沟槽栅区结构117之间的距离大于所述源区接触电极115与所述深沟槽电极116之间的距离。
具体的，这种设置提高了源区接触电极115与沟槽栅区结构117之间的距离，可以大大降低源区接触电极与沟槽栅区结构之间出现短路的风险，克服了技术偏见。在本实施例中，所述沟槽栅区结构117与所述深沟槽电极116之间的距离为不大于0.8um，所述源区接触电极115的宽度为不小于0.3um。
如图16所示，进行步骤8)，减薄所述第一导电类型的半导体衬底101，然后沉积金属材料以形成下电极118。
如图16所示，本发明还提供一种双沟槽场效应管，其中，所述双沟槽场效应管为采用上述任意一种制备方法所得到的双沟槽场效应管，具体可参考图1～图15，所述双沟槽场效应管包括：
第一导电类型的漏101；
第一导电类型的漂移区102，结合于所述漏区101上；
第二导电类型的沟道区110，结合于所述漂移区102上；
第一导电类型的源区111，结合于所述沟道区110上；
沟槽栅区结构117，包括位于所述源区111中部且延伸至所述漂移区102的具有预设深度的栅区沟槽，结合于所述栅区沟槽表面的栅氧层108以及填充于所述栅氧层108内的栅极材料109；
深沟槽电极116，包括分别位于所述沟槽栅区结构117两侧且纵向延伸至所述漂移区102的的深沟槽区结构105，以及填充于所述深沟槽区结构105内的导电材料106，其中，所述深沟槽区结构105包括靠近所述源区111的第一沟槽1051以及与所述第一沟槽1051相连通的第二沟槽1052，所述第一槽区1051表面具有第一厚度的第一氧化层，所述第二槽区1052表面具有第二厚度的第二氧化层，所述第一沟槽1051的宽度小于所述第二沟槽1052的宽度，且所述第二厚度大于所述第一厚度；
隔离层112，结合于所述源区111、所述深沟槽电极116及所述沟槽栅区结构117表面，且具有对应于所述源区111及所述深沟槽电极116的电极通孔113；
上电极114，覆盖于所述隔离层112表面且通过所述电极通孔113与所述源区111相连；
下电极118，结合于所述第一导电类型漏区101的与所述漂移区102相对的另一表面。
作为示例，所述第一沟槽的深度为1～2μm，优选为1.5μm，所述第二沟槽的深度为400～800μm，优选为600μm，所述第二厚度为0.4～0.8μm，优选为0.6μm。
具体的，在本实施例中，所述源区111与所述上电极114之间还包括氧化层，其中，所述氧化层的厚度为100～300埃，优选为200埃。另外，所述沟槽栅区结构117的深度小于所述深沟槽电极116的深度。
作为示例，所述漏区为重掺杂的第一导电类型半导体材料，所述漂移区为轻掺杂的第一导电类型半导体材料。
需要说明的是，所述第一导电类型与第二导电类型互为反型导电类型。在本实施例中，所述第一导电类型为N型导电类型，所述第二导电类型为P型导电类型。显然，在其它的实施例中，所述第一导电类型也可以为P型导电类型，所述第二导电类型可以为N型导电类型，二者可以互换。
如上所述，本发明提供一种双沟槽场效应管及其制备方法，所述制备方法包括步骤：1)提供第一导电类型的半导体衬底，于所述半导体衬底表面形成第一导电类型的掺杂层；2)于所述掺杂层中制作间隔排列的两个深沟槽区结构，所述深沟槽区结构包括靠近所述掺杂层上表面的第一槽区以及与所述第一槽区下方相连通的第二槽区，所述第一槽区表面具有第一厚度的第一氧化层，所述第二槽区表面具有第二厚度的第二氧化层，其中，所述第一槽区的宽度小于所述第二槽区的宽度，且所述第二厚度大于所述第一厚度；；3)于所述深沟槽区结构内沉积导电材料以形成深沟槽电极；4)于所述深沟槽电极之间的所述掺杂层内制作沟槽栅区结构，且所述沟槽栅区结构与所述深沟槽电极之间具有预设间距；5)于所述第一导电类型的掺杂层的表面形成第二导电类型层；6)于所述第二导电类型层的表面形成第一导电类型层；7)于步骤6)所得到结构表面形成隔离层，并刻蚀所述隔离层以露出所述深沟槽电极以及出欲制备源区接触电极的区域，然后沉积金属材料以形成上电极；8)减薄所述第一导电类型的半导体衬底，然后沉积金属材料以形成下电极。本发明通过将深沟槽电极设置为上下不同的两部分结构，在保证一定的第二沟槽的氧化层厚度的同时，实现了深沟槽电极之间的距离的增大，从而有利于后续元器件的制备，简化了生产工艺，降低了制备成本；本发明采用纵向设置的栅区，由于实际覆盖面积小，有效减小了栅电荷(Qg)和栅漏电荷(Qgd)，从而提高开关速度，另外，在侧壁深沟槽中设置的电极区，由于其电场调制和电荷补偿效应，使得漂移区的掺杂浓度可以做的更高，从而可以有效降低漏源导通电阻(Rdson)。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种双沟槽场效应管的制备方法，其特征在于，所述制备方法包括如下步骤：
1)提供第一导电类型的半导体衬底，于所述半导体衬底表面形成第一导电类型的掺杂层；
2)于所述掺杂层中制作间隔排列的两个深沟槽区结构，所述深沟槽区结构包括靠近所述掺杂层上表面的第一槽区以及与所述第一槽区下方相连通的第二槽区，所述第一槽区表面具有第一厚度的第一氧化层，所述第二槽区表面具有第二厚度的第二氧化层，其中，所述第一槽区的宽度小于所述第二槽区的宽度，且所述第二厚度大于所述第一厚度；
3)于所述深沟槽区结构内沉积导电材料以形成深沟槽电极；
4)于所述深沟槽电极之间的所述掺杂层内制作沟槽栅区结构，且所述沟槽栅区结构与所述深沟槽电极之间具有预设间距；
5)于所述第一导电类型的掺杂层的表面形成第二导电类型层；
6)于所述第二导电类型层的表面形成第一导电类型层；
7)于步骤6)所得到结构表面形成隔离层，并刻蚀所述隔离层以露出所述深沟槽电极以及欲制备源区接触电极的区域，然后沉积金属材料以形成上电极；
8)减薄所述第一导电类型的半导体衬底，然后沉积金属材料以形成下电极。
2.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤1)包括步骤：
提供第一导电类型的半导体衬底，通过外延工艺于所述半导体衬底表面形成第一导电类型的掺杂层；
或者：
提供一半导体衬底，对所述半导体衬底进行两次不同掺杂浓度的掺杂工艺形成第一导电类型的半导体衬底以及第一导电类型的掺杂层。
3.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤2)中，制作所述深沟槽区结构包括步骤：
2-1)于所述掺杂层表面形成绝缘层，并通过光刻-刻蚀工艺于所述绝缘层及所述掺杂层以形成第一深度的第一沟槽；
2-2)于所述第一深度的第一沟槽侧壁依次形成第一厚度的第一氧化层和掩膜层；
2-3)基于所述掩膜层继续对所述掺杂层进行刻蚀以形成第二深度的第二沟槽；
2-4)对所述第二深度的第二沟槽进行氧化以形成第二厚度的第二氧化层，并去掉所述掩膜层，以形成深沟槽区结构。
4.根据权利要求3所述的双沟槽场效应管的制备方法，其特征在于，所述第一深度为1～2μm，所述第二深度为400～800μm。
5.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤2)中，所述第二厚度为0.4～0.8μm。
6.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤4)中，制作所述沟槽栅区结构包括步骤：
4-1)刻蚀所述深沟槽电极之间的区域以形成栅区沟槽；
4-2)于所述栅区沟槽表面形成栅氧层；
4-3)于所述栅氧层内填充栅极材料，以形成所述沟槽栅区结构。
7.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤4)中，所形成的所述沟槽栅区结构的深度小于所述深沟槽电极的深度。
8.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤5)中，通过第二导电类型离子注入以在所述第一导电类型的掺杂层的表面形成第二导电类型层。
9.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤6)中，通过第一导电类型离子注入以在所述第二导电类型层的表面形成第一导电类型层。
10.根据权利要求1所述的双沟槽场效应管的制备方法，其特征在于，步骤7)中，所述源区接触电极与所述沟槽栅区结构之间的距离大于所述源区接触电极与所述深沟槽电极之间的距离。
11.一种双沟槽场效应管，其特征在于，所述双沟槽场效应管包括：
第一导电类型的漏区；
第一导电类型的漂移区，结合于所述漏区上；
第二导电类型的沟道区，结合于所述漂移区上；
第一导电类型的源区，结合于所述沟道区上；
沟槽栅区结构，包括位于所述源区中部且延伸至所述漂移区的具有预设深度的栅区沟槽，结合于所述栅区沟槽表面的栅氧层以及填充于所述栅氧层内的栅极材料；
深沟槽电极，包括分别位于所述沟槽栅区结构两侧且纵向延伸至所述漂移区的深沟槽区结构，以及填充于所述深沟槽区结构内的导电材料，所述深沟槽区结构包括靠近所述源区的第一槽区以及与所述第一槽区第二沟槽相连通的第二槽区，所述第一槽区表面具有第一厚度的第一氧化层，所述第二槽区表面具有第二厚度的第二氧化层，其中，所述第一槽区的宽度小于所述第二槽区的宽度，且所述第二厚度大于所述第一厚度；
隔离层，结合于所述源区、所述深沟槽电极及所述沟槽栅区结构表面，且具有对应于所述源区及所述深沟槽电极的电极通孔；
上电极，覆盖于所述隔离层表面且通过所述电极通孔与所述源区及所述深沟槽电极相连；
下电极，结合于所述第一导电类型漏区的与所述漂移区相对的另一表面。
12.根据权利要求11所述的双沟槽场效应管，其特征在于，所述第一槽区的深度为1～2μm，所述第二槽区的深度为400～800μm，所述第二厚度为0.4～0.8μm。
13.根据权利要求11所述的双沟槽场效应管，其特征在于，所述漏区为重掺杂的第一导电类型半导体材料，所述漂移区为轻掺杂的第一导电类型半导体材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170929 |
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| RJ01 | Rejection of invention patent application after publication |