CN105322943B - 具有接口电路的集成电路、和用于接口电路的接口单元 - Google Patents

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Abstract

提供了具有接口电路的集成电路、和用于接口电路的接口单元。集成电路具有用于在集成电路的功能电路与集成电路外部的组件之间提供接口的接口电路。接口电路包括具有接口组件的多个接口单元，这些接口组件被配置为依据第一电源操作。每个接口单元包含电源线路区段，该电源线路区段跨该接口单元的宽度延伸且被配置为与其他接口单元的电源线路区段协作以提供由多个接口单元共享的电源线路结构，用于提供第一电源至接口组件。每个电源线路区段包括第一供应线路部分及第二供应线路部分，第一供应线路部分的大小被设置为支持接口电路的载流约束条件，第二供应线路部分的大小未被充分设置为支持该载流约束条件。

Description

具有接口电路的集成电路、和用于接口电路的接口单元
技术领域
本发明涉及具有接口电路的集成电路、和用于接口电路的接口单元。
背景技术
通常，集成电路包括执行集成电路的处理功能所需的功能电路、以及用于在功能电路与集成电路外部的组件之间提供接口的接口电路(通常被称为输入/输出(I/O)电路)。接口电路通常包括多个接口(I/O)单元，这些接口单元用于实现集成电路的输入/输出需求。
每个接口单元通常包括电源线路区段，该电源线路区段跨该接口单元的宽度延伸且被配置为与其他接口单元的电源线路区段协作(例如，通过在接口电路内并列放置多个接口单元)来提供电源线路结构，该电源线路结构由接口单元共享且用于提供电源至接口单元的接口组件。
除提供所需的一个或多个电源至接口单元的接口组件外，电源线路结构的大小必须被充分设置为支持接口电路的载流约束条件。具体地，I/O单元通常包括静电放电(electrostatic discharge，ESD)组件，这些组件用于在ESD事件期间提供ESD保护，因此使得电源线路结构内的各种线路的大小需要被充分设置为管理此类ESD事件期间出现的相对较大的电流。
通常，在集成电路的上金属层(也称为厚金属层)内提供电源线路结构的各种供应线路，其中这些线路的大小可被适当设置以管理此类ESD事件期间汲取的电流。然而，这导致电源线路结构所占据的面积变得相对较大，尤其是在设法减小I/O单元的大小时，电源线路结构的大小需求成为限制约束条件。
随着集成电路的大小不断减小，减小用于形成集成电路的接口电路的I/O单元大小的压力不断增加。此压力的适用与如何在集成电路内排列接口电路无关。例如，在面积阵列片上***(area array System-on-Chips(SoC))中，I/O单元的若干集群被分布在集成电路内。或者，在I/O环排列中，接口电路采取I/O环的形式，该I/O环围绕集成电路的周边并且环绕集成电路的功能电路。在所有这些各种排列中，上文所论及的载流约束条件(通常由ESD保护需求导致)限制了可对I/O单元内所提供的电源线路结构的大小做出的减小，从而限制了可将I/O电路所占据的面积减小的程度，因此限制了可对集成电路的大小做出的减小。
因此，需要提供一种改良的排列，以便提供必要的电源至集成电路的接口电路，同时使得载流需求能够继续得以满足。
发明内容
从第一方面看，本发明提供了一种集成电路，该集成电路包括：功能电路，该功能电路包括被配置为执行集成电路所需的处理功能的功能组件；接口电路，被配置为在功能电路与集成电路外部的组件之间提供接口，该接口电路包括具有接口组件的多个接口单元，该接口组件被配置为依据第一电源操作；每个接口单元包含电源线路区段，该电源线路区段跨该接口单元的宽度延伸且被配置为与其他接口单元的电源线路区段协作以提供由该多个接口单元共享的电源线路结构，从而提供第一电源至接口组件；每个电源线路区段包括第一供应线路部分和第二供应线路部分，第一供应线路部分的大小被设置为支持接口电路的载流约束条件，且第二供应线路部分的大小未被充分设置为支持该载流约束条件；每个接口单元被排列在接口电路内，以使得第二供应线路部分被连接至该接口单元外部的载流结构，从而使得与所连接的载流结构组合的第二供应线路部分的大小被充分设置为支持该载流约束条件。
根据本发明，接口单元内的电源线路区段包括第一供应线路部分和第二供应线路部分，其中第一供应线路部分的大小被充分设置为支持接口电路的载流约束条件，而第二供应线路部分的大小未被充分设置。然而，每个接口单元使得其第二供应线路部分连接至该接口单元外部的载流结构。因此，与所连接的载流结构组合的第二供应线路部分的大小被充分设置为支持载流约束条件。
由于第二供应线路部分的大小未被充分设置为支持载流约束条件，所以电源线路区段的总面积需求减小，从而使得接口单元的大小能够得以减小。尽管如此，仍可满足载流约束条件。具体地，大多数实践应用中的主要载流约束条件是由ESD保护需求强加的载流约束条件，并且尽管第二供应线路部分本身的大小可能未被充分设置为处置此类电流，但与所连接的载流结构组合该第二供应线路部分的大小被充分设置为处置此类ESD电流。
因此，通过使用本发明的途径，可明显减小与电源线路结构相关联的面积，同时仍使得载流约束条件能够得以满足。因此，可减小接口单元的大小，从而使得能够减小集成电路的总体大小。
可以众多方式在接口电路内排列接口单元。然而，在一个实施例中，多个接口单元沿垂直于宽度的长度维度被成对排列，从而使得一对中的一个接口单元在边缘边界处紧靠该对中的另一接口单元。
在此类实施例内，对于每对接口单元，可在该对接口单元的第二供应线路部分之间提供连接，以使得对于该对中的每个接口单元，由该对中的另一接口单元的第二供应线路部分提供该接口单元外部的载流结构。因此，通过互连成对接口单元的第二供应线路部分所提供的第二供应线路排列提供了足够的载流容量，以支持接口电路的载流约束条件。此途径提供了特别紧凑且高效的设计。
可以众多方式配置每个接口单元的第二供应线路部分。在一个实施例中，在每对接口单元内，接口单元被配置为使得它们的第二供应线路部分邻近边缘边界被提供。这使得一个接口单元中的第二供应线路部分可更加容易地被连接至该对中另一接口单元中的第二供应线路部分。
每对内的接口单元可被不同配置，以方便接口单元的第二供应线路部分的互连。然而，在一个实施例中，每对接口单元由两个相同的接口单元形成，并且在接口电路内提供该对接口单元时，该对中的一个接口单元的定向在长度维度上相对于该对的另一接口单元的定向被翻转，以使得对于该对中的两个接口单元，第二供应线路部分邻近边缘边界被提供。此途径使得相同的接口单元设计能够被用于每对中的两个接口单元，同时仍允许第二供应线路部分易于互连。
可以众多方式连接一对接口单元的第二供应线路部分。然而，在一个实施例中，该对中的每个接口单元包括位于边缘边界处的该接口单元的末端的连接区域，经由该连接区域进行该对接口单元的第二供应线路部分之间的连接。连接区域可采取各种形式，但在一个实施例中包括在面向边缘边界的接口单元的末端处提供的一个或多个连接脚。因此，可通过使一个接口单元中的接脚紧靠该对的另一接口单元中的相应接脚来进行连接。
尽管在上述实施例中，接口单元沿长度维度被成对排列(其中，每对中的接口单元使得它们的第二供应线路部分互连)，但并不要求一定以此方式排列接口单元。实际上，尽管接口电路的某些配置允许接口单元的这种配对(诸如，在先前描述的面积阵列SoC中)，但是接口电路的其他排列将不支持这种配对。例如，在先前论及的I/O环排列中，接口电路采取I/O环的形式，其中围绕芯片周边并排放置多个接口单元以形成I/O环。通常，I/O环将仅为一个I/O单元深，且因此不可能在这种类排列中沿单元的长度维度成对放置接口单元。然而，根据一个实施例，接口单元可仍被排列用于连接至接口单元外部的载流结构，以使得本发明的大小减小的益处能够得以实现。
具体地，根据一个实施例，电源线路结构被提供在覆盖接口组件的一个或多个电源层中，集成电路进一步包括覆盖一个或多个电源层的至少一个额外层，并且载流结构被提供在该至少一个额外层中。因此，在此类实施例中，一个接口单元的载流结构不是由另一接口单元的一部分提供，而是由上文论及的至少一个额外层中所提供的结构提供。在一个特定实施例中，此载流结构被提供在至少一个额外层的未被以其他方式使用的区域中，从而避免了由于提供载流结构而产生的任何额外的面积需求。
在一个实施例中，至少一个额外层包括重新分配层，每个接口单元具有垫存取端子(pad access terminal)，并且重新分配层被用来提供垫存取端子与集成电路外部的凸块连接之间的连接路径。在此实施例中，可在重新分配层的未用于该连接路径的区域中提供载流结构。因此，提供载流结构并不影响重新分配层的主要目的，且可将该载流结构容纳于重新分配层的未使用的部分中。
在一个实施例中，接口电路被排列为围绕功能电路的周边提供的接口环，且电源线路结构提供围绕接口环延伸的至少一个电源线路。
在一个实施例中，在接口环中排列每个接口单元，以使得在垂直于宽度的长度维度上，接口单元的第一末端邻近功能电路且第二末端远离功能电路，第二供应线路部分被提供在相比第一末端更靠近第二末端的区域中。因此，第二供应线路部分被朝向接口环的外边缘排列。
在一个此类实施例中，垫存取端子被放置在第一末端与第二供应线路部分之间，垫存取端子与凸块连接之间的连接路径在朝向功能电路的方向上延伸，并且载流结构被提供在重新分配层的至少部分覆盖第二供应线路部分的区域中。在此排列中，重新分配层的至少部分覆盖第二供应线路部分的区域并不被用于形成垫存取端子与凸块连接之间的连接路径，因此载流结构可以很容易地被提供在该区域中，而无需在重新分配层内提供连接路径方面强加任何额外限制或复杂性。进一步地，相对直接明了的是，随后将载流结构连接至第二供应线路部分(例如，使用适当的通孔连接)。
在一个实施例中，第一供应线路部分将提供第一电源的操作电压位准与接地电压位准之一，且第二供应线路部分将提供第一供应线路部分未提供的另一电压位准。在一个特定实施例中，第二供应线路部分被配置为提供第一电源的接地电压位准。
当接口电路被主要配置为依据第一电源操作时，功能电路自身可依据不同电源操作(该不同电源在本文中被称为第二电源)。在一些此类实施例中，接口单元中的至少一些将包括被配置为依据第二电源操作的额外接口组件。在此类情形中，每个接口单元的电源线路区段可被配置为进一步包括用于提供第二电源至额外接口组件的供应线路部分。因此，在此类实施例中，需要电源线路结构提供多个不同电源，因此电源线路结构的面积需求可能特别有问题。因此，在此类实施例中，上述技术的使用特别有益，因为其可使得与提供用于电源之一的供应线路相关联的面积能够明显减小。
载流约束条件可由于众多原因而出现。例如，电迁移、电阻率、IR下降等皆可导致载流约束条件。然而，在一个实施例中，主要载流约束条件归因于集成电路的静电放电(ESD)电流需求。
从第二方面看，本发明提供了一种供集成电路的接口电路内使用的接口单元，该接口电路在集成电路的功能电路与集成电路外部的组件之间提供接口，该接口单元包括：至少一个接口组件，被配置为依据第一电源操作；以及电源线路区段，该电源线路区段跨该接口单元的宽度延伸且被配置为与其他接口单元的电源线路区段协作以提供与其他接口单元共享的电源线路结构，以便提供第一电源至至少一个接口组件；电源线路区段包括第一供应线路部分和第二供应线路部分，第一供应线路部分的大小被设置为支持接口电路的载流约束条件，且第二供应线路部分的大小未被充分设置为支持该载流约束条件；第二供应线路部分被配置用于连接至接口单元外部的载流结构，以使得与所连接的载流结构组合的第二供应线路部分的大小被充分设置为支持该载流约束条件。
从第三方面看，本发明提供了一种包括单元库的计算机储存介质，该单元库包括根据本发明的第二方面的接口单元。计算机储存介质可采取各种形式，包括非暂态与暂时两者，但在一个实施例中为非暂态计算机储存介质。
附图说明
参考附图中所示的实施例仅通过示例进一步描述本发明，其中：
图1示意性地示出了可采用实施例的技术的集成电路；
图2示出了根据一个实施例的单独I/O单元内的组件可如何依据不同电源域进行操作；
图3示出了根据现有技术排列的与I/O单元相关联的电源线路区段；
图4示出了根据一个实施例的与I/O单元相关联的电源线路区段；
图5示出了根据一个实施例的I/O单元可如何沿长度维度成对排列；
图6示意性地示出了可采用实施例的技术的集成电路的替代排列；
图7示意性地示出了根据一个实施例的提供在集成电路内的各种层；
图8示意性地示出了可利用某些实施例的技术的倒装芯片实现；
图9A与9B示出了在一个实施例中可如何使用RDL层来提供载流结构以便连接至I/O单元的DVSS线路；以及
图10示出了根据替代实施例的与I/O单元相关联的电源线路区段。
具体实施方式
图1示意性地示出了可采用实施例的技术的集成电路。如图1所示，集成电路10包括功能电路15，功能电路15包括被配置为执行集成电路的所需处理功能的多个功能组件17。可以众多方式在功能电路15内提供单独的功能组件。例如，根据一种已知技术，提供了这样的自动化工具，该自动化工具使用计划集成电路(planned integrated circuit)的功能设计(例如，以门级网表或寄存器转换语言(Register Transfer Language)高阶设计表示的形式)、和提供一组标准单元的单元库(标准单元定义功能组件且为用于根据功能设计将集成电路布局放在一起的“构建组块”)，以便生成集成电路布局。在一个实施例中，功能电路15的功能组件17中的至少一些由此类标准单元形成。
图1的集成电路10具有面积阵列(area array)的形式，其中I/O单元的若干集群20、25、30分布在集成电路内。I/O集群20、25、30中的每个I/O集群将被类似地排列，但每个I/O集群可具有不同大小，且在每个集群中具有不同数目的I/O单元。在特定的I/O集群内，如图1所示，参照I/O集群30的示例，提供了多行I/O单元35。在每行内，I/O单元通常在紧靠排列中被并列放置，且每个I/O单元将具有单元宽度及单元长度(单元长度通常被称为单元高度)。
和用于提供构造功能电路的功能组件的标准单元的单元库一样，也可使用单元库来提供用于构造每个I/O集群的各种I/O单元35。
每个I/O单元通常包括跨I/O单元的宽度延伸的电源线路区段，电源线路结构是通过以紧靠排列放置接口单元使得一个接口单元中的电源线路区段接触邻近接口单元中的电源线路区段，而由多个电源线路区段形成的。连接单元可以被用于将贯穿一行I/O单元的电源线路与贯穿另一行I/O单元的电源线路相连接。因此，电源线路结构将延伸穿过每个集群的接口单元，并将被用于提供一个或多个电源至这些I/O单元内的接口组件。电源线路结构通常包括多条电源线路，这些电源线路在本文中也被称为电源轨(power rail)。
通常，接口电路20、25、30将主要在采用第一电源的I/O电源域中操作。相比之下，功能电路15通常将在核心电源域中操作，该核心电源域采用与第一电源不同的第二电源。如图2所示，尽管每个I/O单元35的组件39中的大部分组件通常依据第一电源操作，但许多I/O单元将还包括依据核心电源域的第二电源操作的少数接口组件37。因此，通常需要I/O集群内的电源线路结构的各种电源线路能够提供第一电源及第二电源两者。
图3示意性地示出了已知现有技术的电源线路区段，该电源线路区段被提供在单独的I/O单元40内且被排列为放置于与邻近I/O单元中的相应电源线路区段的紧靠排列中，以便产生电源线路结构。在所示出的示例中，I/O电源域的第一电源由操作电压部分60(在本文中也被称为DVDD轨部分)及接地电压部分65(在本文中也被称为DVSS轨部分)提供。如此前所论及的，I/O单元内的大部分接口组件将从这两个电压轨部分获取电源。
另外，提供两个另外部分来提供第二电源的操作电压及接地电压供应(如图3中的VDD轨部分55及VSS轨部分50所示出的)。
在图3所示的实施例中，电源线路区段的多个部分50、55、60、65中的每个部分实际上是由跨I/O单元的宽度延伸的多条金属线路实现的。与DVDD轨部分60及DVSS轨部分65相关联的单独金属线路的数目通常比提供用于VDD轨部分55及VSS轨部分50的线路的数目大。这是因为I/O电源域中的载流需求通常明显较高的事实。这是因为I/O单元中的接口组件主要使用I/O电源域的第一电源，并且因为在ESD事件期间所观察到的相对较高的电流主要经由这些轨部分60、65被通道传输(channel)的事实。VDD及VSS轨部分通常必须能够处置较低电流，因此不需要很多单独线路。
第一电源及第二电源的实际电压位准可取决于实施例而不同。尽管第二电源可为1伏特或更小，但I/O电源域中所使用的第一电源通常较高，例如为1.5伏特、1.8伏特、或2.5伏特。
另外，如图3所示，垫存取(pad access)连接70通常被提供在用于提供各种轨部分的相同金属层内，这允许I/O单元被连接至集成电路外部的组件。如图3所示，形成电源线路区段的各种轨部分占据I/O单元的大部分单元高度，且实际上，在任何特定实施例中，这些各种轨部分的大小需求通常对单元高度可被减小的程度造成限制。
根据所描述的实施例，每个I/O单元内的电源线路区段被重新设计，以使得由该电源线路区段占据的面积能够得以减小，且因此使得I/O单元的大小能够得以减小。
具体地，如图4所示，按照图3的现有技术排列，I/O单元100保留了VSS轨部分50、VDD轨部分55、DVDD轨部分60、及垫存取连接70。然而，高度减小的DVSS轨105被提供，以代替图3的DVSS轨部分65。高度减小的DVSS轨部分105内的单独金属线路110经由连接115及相关联的通孔(由图4中的“X”指示)被短接在一起。沿I/O单元的边缘，连接115在连接脚120处终止。
尽管DVDD轨部分60的大小被充分设置为支持接口电路的载流约束条件(通常此约束条件归因于集成电路的ESD电流需求)，但高度减小的DVSS轨部分105的大小未被充分设置为支持该载流约束条件。可以众多方式将DVDD轨部分的大小充分设置为满足载流约束条件。通常，这是通过结合其横截面面积来安排DVDD轨部分中的单独金属线路的数目，以足以能够载运由载流约束条件强加的所需电流来实现的。关于高度减小的DVSS轨部分105，单独金属线路的数目和/或与这些线路相关联的横截面面积将不足以使得这些线路本身能够载运与载流约束条件相关联的电流。
然而，如参考剩余的附图将描述的，由高度减小的DVSS轨部分105提供的供应线路部分可与I/O单元外部的载流结构连接，从而使得与所连接的载流结构组合的供应线路部分的大小被充分设置为支持载流约束条件。
图5示意性地示出了可用于提供这种载流结构的一个实施例配置。如图5所示，I/O集群的一个行165中的I/O单元150、155、160被与I/O集群的邻近行185中的相应单元170、175、180配对。在一个实施例中，所有的I/O单元具有与图4所示的轨部分相同的基本排列，但在第二行185内，当在接口电路内提供接口单元时，单元的定向在长度维度上被翻转(flipped，也称为倒装)，以使得对于每对中的两个接口单元，高度减小的DVSS轨部分105沿边缘边界197紧靠彼此。具体地，如图5所示，第一行165内的DVSS轨190经由它们的连接脚120与第二行185中的相应DVSS轨195连接。
因此，在此类实施例中，对于第一行165中的每个单元150、155、160，该接口单元外部的载流结构由第二行185中的相应单元的DVSS轨提供。反之，对于第二行185中的单元170、175、180中的每个单元，该接口单元外部的载流结构由第一行165的相应单元的DVSS轨提供。
因此，单独I/O单元中的每个I/O单元可具有减小的单元高度，同时仍确保满足接口电路的载流约束条件。
尽管邻近行中的I/O单元的配对可在采用I/O集群的集成电路(诸如图1中示意性示出的集成电路)内提供非常高效的排列，但是并非在所有情境下皆可使用此途径。具体地，在采用I/O环(I/O ring)的集成电路中，单独I/O单元通常被并列放置在该环内，并且多个I/O单元并非在垂直于单元宽度的长度维度上抵靠彼此被放置。图6示出了集成电路的这种排列。这里，集成电路200包括功能电路210，该功能电路在核心电源域中操作并且包括被配置为执行集成电路所需的处理功能的多个功能组件215。可使用与先前针对图1的功能组件17所描述的相同的技术提供单独功能组件215。
功能电路210被I/O环205环绕，其中该I/O环形成用于在功能电路与集成电路外部的组件之间提供接口的接口电路。通常，I/O环包括用于提供特定的I/O连接的多个I/O单元220。和用于提供构造功能电路的功能组件的标准单元的单元库一样，也可使用单元库来提供用于构造I/O环的各种I/O单元220。
如图6所示，I/O单元通常被并列放置在紧靠排列中，以使得电源线路结构随后由多个电源线路区段围绕I/O环被形成(通过以紧靠关系放置接口单元，以使得一个接口单元中的电源线路区段接触邻近接口单元中的电源线路区段)。在图6所示的排列中将明白，图5中所提出的背对背关系并不适用于图6的实施例。
然而，如参考后续附图将论述的，在此实施例中仍可能提供接口单元外部的载流结构，该载流结构可用于与每个I/O单元的高度减小的DVSS轨部分105组合，以提供足以支持载流约束条件的载流容量。具体地，可使用集成电路的多个层中的一者来提供载流结构，在一个实施例中，其采取图7所示的RDL层的形式。
如图7所示，集成电路由建立在衬底300上的多个层形成，该衬底可例如为硅衬底。具体地，在衬底300上建立的第一多个层形成组件位准层305，其中单独的功能组件被形成在集成电路内。另外，还提供了电源电力网层315，用于建立各种功能组件的电源分配阵列，并且随后多个***层310被提供在电源电力网层315与组件位准层305之间，以提供功能组件之间的互连。这些互连可采取各种形式，例如直接点对点连接、总线结构等。在一些实施例中，这些***层也可用于执行电源偏压功能。
在I/O环内所提供的I/O单元将占据集成电路的几乎整个垂直高度，延伸穿过组件位准层305、***层310、以及通常情况下的电源电力网层315。电源线路区段和垫存取连接通常被提供在作为电源层315的部分的上金属层中。
如图7所示，在电源层315上方还可存在至少一个额外层。例如，可提供重新分配(redistribution，RDL)层320，以允许将某些组件连接至集成电路外部的其他组件。例如，考虑到各种I/O单元内的先前论及的垫存取连接70，可使用重新分配层来提供I/O单元的垫存取端子与集成电路外部的凸块连接之间的连接路径。在倒装芯片实现方案中提供这样的凸块连接，如参考图8将进一步论述的。
图8示意性地示出了倒装芯片实现方案。在此实现方案中，印刷电路板(printedcircuit board，PCB)370具有多个连接球380，且提供在PCB370上的每个集成电路经由多个凸块360被耦接至PCB。图8中的集成电路350示出了一个此类集成电路。集成电路以倒置(“倒装”)排列的方式被安装在PCB上，从而使得衬底远离PCB，且RDL层提供凸块360的接触层，用于将集成电路350与PCB 370连接。
凸块被形成为x与y两个维度上的阵列，从而提供了将外部信号连接至集成电路200内的功能组件的特定区块的很大灵活性。具体地，不需要将所有此类信号都经由I/O环路由至集成电路200上。进一步地，I/O单元可经由它们的垫存取连接70被连接至各种不同的凸块连接，从而增加布线灵活性。
图9A与9B示出了RDL层可如何被用来提供额外的载流结构用于连接至单独I/O单元内的DVSS轨部分。具体地，图9A示出了多个I/O单元400、415、430、445，每个I/O单元分别具有相应的垫存取连接405、420、435、450。通过使用通孔连接，每个垫存取连接可被连接至RDL层中的RDL连接路径410、425、440、455，经由这些RDL连接路径可将各种垫存取连接连接至适当的凸块连接。为了简明起见，在图9A中仅示出了一个凸块连接(即，经由RDL连接路径425连接至I/O单元415的垫存取连接420的凸块连接460)。另外，如图9A所示，在RDL层的未使用区域中，可提供RDL覆盖结构465(例如，作为宽金属导电条带)，以便提供每个单元400、415、430、445所需的载流结构。
图9B更详细地示出了针对单元415的示例的排列。如图可见，垫存取连接420通过通孔427被连接至RDL层中的连接路径425，该连接路径425又被连接至凸块连接460。
各种DVSS轨由参考标号475示出，并且这些DVSS轨中的每个轨通过通孔连接被连接至RDL覆盖结构465。因此，高度减小的DVSS轨部分与RDL覆盖结构465组合操作，以提供足够的载流容量来支持接口电路的载流约束条件。当与图3的现有技术排列比较时，这使得I/O单元高度得以减小。为了完整起见，在图9B中，I/O单元中的其他电力电源轨由虚线框470指示。
尽管可使用图4的I/O单元排列来形成图9A及9B的I/O单元400、415、430、445，但不需要连接脚120。因此，在图9A及9B的排列中，I/O单元可具有由图10中的I/O单元500所示的更一般的结构。I/O单元500基本上与图4的I/O单元100相同，但不具有图4中所示的连接脚120。然而，仍可实现DVSS轨部分中的相同减小。
为了简明起见，图10中的I/O单元也未示出高度减小的DVSS轨部分的单独金属线路经由互联线路短接在一起。然而，也可在图10的I/O单元内实现线路的此类短接。实际上，也可在图10的实施例及图4的先前描述的实施例两者中的各种其他轨部分50、55、60内执行线路的此类短接。
从上述实施例将明白，此类实施例使得与电源线路结构相关联的总面积能够得以减小，从而使得用于构造集成电路的接口电路的单独I/O单元的大小能够得以减小。可在实现此情况的同时使得载流约束条件仍能够得以满足。具体地，尽管第一供应线路部分的大小被设置为支持接口电路的载流约束条件，但第二供应线路部分并未如此，且替代地第二供应线路部分被连接至接口单元外部的载流结构，从而使得与所连接的载流结构组合的第二供应线路部分的大小被充分设置为支持该载流约束条件。
尽管在上述实施例中第二供应线路部分被视为DVSS轨部分，但将明白的是，在不同实施例中，其他轨部分中的一者可替代地被配置为连接至外部载流结构的第二供应线路部分。例如，在一个实施例中，可将DVDD轨部分配置为第二供应线路部分。
尽管本文已描述特定实施例，但将明白的是，本发明并不受限于此且在本发明的范围内可进行许多修改及添加。例如，在不脱离本发明的范围的情况下，可对独立权利要求的特征与从属权利要求的特征进行各种组合。

Claims (18)

1.一种集成电路，包括：
功能电路，该功能电路包括被配置为执行所述集成电路所需的处理功能的功能组件；
接口电路，被配置为在所述功能电路与所述集成电路外部的组件之间提供接口，该接口电路包括具有接口组件的多个接口单元，所述接口组件被配置为依据第一电源操作；
每个接口单元包含电源线路区段，该电源线路区段跨该接口单元的宽度延伸且被配置为与其他接口单元的电源线路区段协作以提供由所述多个接口单元共享的电源线路结构，用于提供所述第一电源至所述接口组件；
每个电源线路区段包括第一供应线路部分和第二供应线路部分，该第一供应线路部分的大小被设置为支持所述接口电路的载流约束条件，并且该第二供应线路部分的大小未被充分设置为支持所述载流约束条件；
每个接口单元被排列在所述接口电路内，以使得所述第二供应线路部分被连接至该接口单元外部的载流结构，从而使得与所连接的载流结构组合的所述第二供应线路部分的大小被充分设置为支持所述载流约束条件。
2.如权利要求1所述的集成电路，其中所述多个接口单元沿垂直于所述宽度的长度维度被成对排列，以使一对中的一个接口单元在边缘边界处紧靠该对中的另一接口单元。
3.如权利要求2所述的集成电路，其中对于每对接口单元，在该对接口单元的第二供应线路部分之间提供连接，以使得对于该对中的每个接口单元，该接口单元外部的载流结构由该对中的另一接口单元的第二供应线路部分提供。
4.如权利要求3所述的集成电路，其中在每对接口单元内，所述接口单元被配置为使得它们的第二供应线路部分邻近所述边缘边界被提供。
5.如权利要求4所述的集成电路，其中每对接口单元由两个相同的接口单元形成，并且在所述接口电路内提供该对接口单元时，该对中的一个接口单元的定向在长度维度上相对于该对中的另一接口单元的定向被翻转，从而使得对于该对中的两个接口单元，邻近所述边缘边界提供所述第二供应线路部分。
6.如权利要求3所述的集成电路，其中该对中的每个接口单元包括位于所述边缘边界处的该接口单元的末端的连接区域，经由该连接区域进行该对接口单元的第二供应线路部分之间的连接。
7.如权利要求1所述的集成电路，其中所述电源线路结构被提供在覆盖所述接口组件的一个或多个电源层中，所述集成电路进一步包括覆盖该一个或多个电源层的至少一个额外层，并且所述载流结构被提供在所述至少一个额外层中。
8.如权利要求7所述的集成电路，其中所述至少一个额外层包括重新分配层，每个接口单元具有垫存取端子，并且所述重新分配层被用于提供所述垫存取端子与所述集成电路外部的凸块连接之间的连接路径。
9.如权利要求8所述的集成电路，其中所述载流结构被提供在所述重新分配层的未用于所述连接路径的区域中。
10.如权利要求7所述的集成电路，其中：
所述接口电路被排列为围绕所述功能电路的周边提供的接口环；并且
所述电源线路结构提供围绕所述接口环延伸的至少一个电源线路。
11.如权利要求10所述的集成电路，其中每个接口单元被排列在所述接口环中，以使得在垂直于所述宽度的长度维度上，该接口单元的第一末端邻近所述功能电路，并且第二末端远离所述功能电路，所述第二供应线路部分被提供在相比所述第一末端更靠近所述第二末端的区域中。
12.如权利要求11所述的集成电路，其中所述至少一个额外层包括重新分配层，每个接口单元具有垫存取端子，并且所述重新分配层被用于提供所述垫存取端子与所述集成电路外部的凸块连接之间的连接路径，其中所述垫存取端子被放置在所述第一末端与所述第二供应线路部分之间，所述垫存取端子与所述凸块连接之间的所述连接路径在朝向所述功能电路的方向上延伸，并且所述载流结构被提供在所述重新分配层的至少部分覆盖所述第二供应线路部分的区域中。
13.如权利要求1所述的集成电路，其中所述第一供应线路部分被配置为提供所述第一电源的操作电压位准。
14.如权利要求1所述的集成电路，其中所述第二供应线路部分被配置为提供所述第一电源的接地电压位准。
15.如权利要求1所述的集成电路，其中：
所述功能电路被配置为依据第二电源操作，所述第二电源与所述第一电源不同；
所述接口单元的至少一个子集进一步包括额外接口组件，所述额外接口组件被配置为依据所述第二电源操作；并且
每个接口单元的电源线路区段包括另外的供应线路部分，该供应线路部分用于提供所述第二电源至所述额外接口组件。
16.如权利要求1所述的集成电路，其中所述载流约束条件归因于所述集成电路的静电放电(ESD)电流需求。
17.一种供集成电路的接口电路内使用的接口单元，该接口电路在所述集成电路的功能电路与所述集成电路外部的组件之间提供接口，该接口单元包括：
至少一个接口组件，被配置为依据第一电源操作；以及
电源线路区段，该电源线路区段跨该接口单元的宽度延伸且被配置为与其他接口单元的电源线路区段协作以提供与所述其他接口单元共享的电源线路结构，以便提供所述第一电源至所述至少一个接口组件；
所述电源线路区段包括第一供应线路部分和第二供应线路部分，该第一供应线路部分的大小被设置为支持所述接口电路的载流约束条件，并且该第二供应线路部分的大小未被充分设置为支持所述载流约束条件；
所述第二供应线路部分被配置用于连接至所述接口单元外部的载流结构，以使得与所连接的载流结构组合的所述第二供应线路部分的大小被充分设置为支持所述载流约束条件。
18.一种包括单元库的计算机储存介质，该单元库包括如权利要求17所述的接口单元的设计。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2526825B (en) * 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343839A (ja) * 2001-05-21 2002-11-29 Ricoh Co Ltd 半導体集積回路装置
CN101207115A (zh) * 2006-12-20 2008-06-25 三洋电机株式会社 半导体集成电路
EP2244292A1 (en) * 2009-04-20 2010-10-27 Nxp B.V. Integrated circuit with ESD protection unit
CN102326247A (zh) * 2008-12-19 2012-01-18 Ati技术无限责任公司 用于集成电路的面对面(f2f)复合式结构
CN102956634A (zh) * 2011-08-09 2013-03-06 联发科技股份有限公司 集成电路芯片
CN103778273A (zh) * 2012-10-23 2014-05-07 Arm有限公司 产生包含标准单元及存储器实例的集成电路布图的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369382B2 (ja) * 1995-12-11 2003-01-20 東芝マイクロエレクトロニクス株式会社 半導体装置
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US7739624B2 (en) * 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
JP2007059449A (ja) * 2005-08-22 2007-03-08 Fujitsu Ltd 半導体装置
JP4787592B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 システムｌｓｉ
US7872283B2 (en) 2006-11-09 2011-01-18 Panasonic Corporation Semiconductor integrated circuit and multi-chip module
JP5190913B2 (ja) * 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7466581B2 (en) * 2007-03-02 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM design with separated VSS
JP4337904B2 (ja) 2007-04-12 2009-09-30 セイコーエプソン株式会社 集積回路装置および電子機器
US7816610B2 (en) * 2007-04-19 2010-10-19 Mediatek Inc. Layout circuit
US7750460B2 (en) * 2008-02-21 2010-07-06 Lsi Corporation Ball grid array package layout supporting many voltage splits and flexible split locations
JP5262401B2 (ja) * 2008-08-01 2013-08-14 富士通セミコンダクター株式会社 半導体装置の設計方法、プログラム及び半導体装置
JP2011091084A (ja) 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法
US8873209B2 (en) * 2011-12-19 2014-10-28 Arm Limited Integrated circuit and method of providing electrostatic discharge protection within such an integrated circuit
GB2526825B (en) 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343839A (ja) * 2001-05-21 2002-11-29 Ricoh Co Ltd 半導体集積回路装置
CN101207115A (zh) * 2006-12-20 2008-06-25 三洋电机株式会社 半导体集成电路
CN102326247A (zh) * 2008-12-19 2012-01-18 Ati技术无限责任公司 用于集成电路的面对面(f2f)复合式结构
EP2244292A1 (en) * 2009-04-20 2010-10-27 Nxp B.V. Integrated circuit with ESD protection unit
CN102956634A (zh) * 2011-08-09 2013-03-06 联发科技股份有限公司 集成电路芯片
CN103778273A (zh) * 2012-10-23 2014-05-07 Arm有限公司 产生包含标准单元及存储器实例的集成电路布图的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"芯片封装互连新工艺热超声倒装焊的发展现状";隆志力等;《电子工艺技术》;20040930;第25卷(第5期);185-188 *

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GB201409865D0 (en) 2014-07-16

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