JP2940036B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にその入出
力インターフェイス回路用セルのレイアウト方法に関す
る。
〔従来の技術〕
従来、この種の半導体集積回路装置は、第3図(A)
で示す様に該半導体集積回路装置とケースまたは回路基
板とを電気接続するためのワイヤボンディングまたはTA
Bボンディング用の金属パッド1を半導体集積回路装置
の外周に一列または複数列配列させたパッド領域7の外
部信号と内部信号との間で、電流増幅やレベル変換を行
なう内外部インターフェイス回路用ブロック2が該パッ
ド領域7の内側に1列に並んだ内外部インターフェイス
回路用ブロック領域8と所望の機能を実現させるための
回路を構成するための1または通常複数個のトランジス
タ、抵抗等を配置させた内部基本ブロック3を規則的に
配列した内部領域9よりなっていた。特にゲートアレイ
に代表されるマスタースライス方式半導体集積回路装置
や、スタンダードセル方式半導体集積回路装置等のセミ
カスタム半導体集積回路装置は、ほとんど例外なく前記
の構成をとる。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、該内外部インター
フェイス回路用ブロックが一列に並んでいるため、以下
で説明する様なスピード劣化,信号ピン数減少等の欠点
が生じる。
近年、プロセスの微細化により集積度が向上し、特に
該内部基本ブロック3を小面積で構成できる様になって
きた。すなわち、マスク目合わせ精度、レジストエッチ
ング精度,プロセス等の改善,最適化により、より小さ
なトランジスタで従来より高速,高精度な回路が実現で
きる様になったためである。また前出のゲートアレイ,
スタンダードセル等では、該内部回路ブロック3に配線
を施し実現された単位機能ブロックをコンピュータで自
動配線させるためにその配線を通す自動配線領域を該基
本内部回路ブロック3間に設けている場合がある。近
年、3層以上の多層配線技術が実用化し、この自動配線
領域が減少した事も、該内部基本ブロック3が小さくな
った大きな原因である。このような内部集積度の向上に
伴って信号ピン数増加の要求も比例して高くなる。この
様子を論理ゲートアレイにおいて、内部ゲート数と該信
号ピン数の相関で示しものが第6図である。横軸に該内
部ゲート数,縦軸に該信号ピン数をとっているが、該内
部ゲート数の増加に伴い必要となる該信号ピン数も増加
している事がわかる。一方、該内外部インターフェイス
回路用ブロックは、外部デバイスを駆動するために、も
とより大きなディメンジョンのトランジスタを必要とす
る事、外部静電気等により内部素子等を保護するための
保護回路を必要とする事、および多機能化の要求に応じ
るため、素子点数が多くなり、微細化は進まない。よっ
て決まったチップサイズで多数の信号ピンを得ようとす
ると、一列に並んだ該内外部インターフェイス回路用ブ
ロックの配列ピッチを狭くするために、該内外部インタ
ーフェイス回路の長さ方向の寸法が長大化する傾向にあ
った。例えばBiCMOSゲートアレイで、TTLレベルインタ
ーフェイスECLレベルインターフェイス双方が可能な該
内外部インターフェイス回路用ブロックは幅が150μm
であるのに対し、長さ方向は1mmを越えてしまう。この
ように、該内外部インターフェイス回路用ブロックが長
大化すると、回路動作速度の劣化,チップコーナー部で
のI/Oピン数減少等の弊害が生じる。すなわち、該内外
部インターフェイス回路のブロック内配線が長大化し、
配線容量が増加する事により、通常、該ブロック内配線
を駆動するトランジスタは比較的小さいから、ここでの
遅延時間が無視できない大きさになり、回路動作速度が
劣化する。また、第3図(A)において該内外部インタ
ーフェイス回路用ブロックの長辺を該パッド領域を含ん
でxとした時、コーナー部で該内外部インターフェイス
回路ブロックを特殊化しないと配置できない空領域面積
はx2であり該内外部インターフェイス回路用ブロックの
長大化と共に拡大し、入出力ピン数が減少してしまう。
この空領域に該信号ピンを配置しようとすると、通常の
該内外部インターフェイス回路用ブロック2を配置しよ
うとすれば、第4図の様に内外部接続線設置領域10を設
けざるを得なくチップサイズ増大をまねく、また、チッ
プサイズを犠牲にしない様にすると、第5図の様に該内
外部インターフェイス回路用ブロックを変形した第2の
ブロック11を設計しなければならず、ゲートアレイ等
で、あらかじめブロック内配線で単位機能を実現したフ
ァンクションブロックを用意する時に膨大な工数を必要
とする。以上説明した様に、従来の半導体集積回路装置
は該内外部インターフェイス回路用ブロックが一列に並
んでいるため、回路動作速度の劣化、内部ゲート数当た
りのI/Oピン数の減少等の欠点が生じる。
〔発明の従来技術に対する相違点〕
上述した従来の半導体集積回路装置に対し、本発明は
内外部インターフェイス回路をブロックを一辺に複数列
配列するという相違点を有する。
〔課題を解決するための手段〕
本発明の半導体集積回路装置は、少なくとも内外部イ
ンターフェイス回路ブロック領域とパッド領域とを備
え、該内外部インターフェイス回路ブロック領域の各辺
に複数列の内外部インターフェイス回路ブロックが配列
されかつ外周列に配列された該ブロックの数が内周列に
配列された該ブロックの数よりも多くなっている。ま
た、本発明の他の半導体集積回路装置は、少なくとも所
望の機能を実現させる回路を構成するための内部領域と
内外部インターフェイス回路ブロック領域とパッド領域
とを備え、前記内部領域が内部基本ブロックを規則的に
配列したマスタスライス方式のものであって、各辺に複
数列の内外部インターフェイス回路ブロックが配列され
ている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図(A)は本発明の一実施例の平面図である。第
1図(B)は本発明で使用する内外部インターフェイス
回路用ブロックの拡大図である。1は金属パッド、2は
内外部インターフェイス回路用ブロックで、各辺2列に
配置され、3は内部基本ブロックで規則的に配列されて
いる。本実施例においては、該内外部インターフェイス
回路用ブロック2の幅をパッドピッチの2倍としている
ために、従来例えば第3図(A)の様に内外部インター
フェイス回路用ブロック2の幅をパッドピッチと等しく
とっているレイアウトに対して該内外部インターフェイ
ス回路用ブロック2の長さが約半分になっており、例え
ば第1図(B)と第3図(B)の比較において配線4の
長さを大幅に短縮でき、この部分の配線容量充放電時間
を短縮できる。また、コーナー部においても第1図
(C)で示す様に無理なく該内外部インターフェイス回
路用ブロック2を配置する事ができる。ここで6は内外
部接続配線を示している。該内外部インターフェイス回
路用ブロックの入出力端子とパッドの接続は第1図
(A)のように交互に接続線5で行なえばよく、外周ブ
ロックと内周ブロックの各々を鏡面対称になる様レイア
ウトすれば前出ファンクションブロックは1種類で済
む。
第2図は本発明の他の実施例の平面図である。各辺2
列に配列された該内外部インターフェイス回路用ブロッ
ク2の内周と外周を千鳥状にずらして配列したレイアウ
トである、この実施例では内周のブロックと外周のブロ
ックを同一方向に配列しても、接続線5どおしがショー
トせずに済み、レイアウトが単純になるという利点があ
る。
また、本発明において、内周の該内外部インターフェ
イス回路用ブロックとパッドを接続する接続線5が従来
例より長くなり、接続線5の寄生容量が増加するが、こ
の部分は本半導体集積回路装置の出力回路内の外部駆動
用トランジスタもしくは外部半導体集積回路装置の信号
で駆動される部分であり、大電流によるから寄生容量充
放電時間の増加は無視できるので心配ない。
〔発明の効果〕
以上説明したように本発明は、内外部インターフェイ
ス回路用ブロックを一辺に複数列配列する事により、内
外部インターフェイス回路の高速化及び多ピン化を同時
に達成できる効果がある。また、簡単のために、本発明
においては、同一インターフェイス回路用ブロックを2
列配列させた例を用いたが、3列以上に配列させた場合
であっても、違う種類の形状のインターフェイス回路用
ブロックが混在しても、同様の効果が得られる事は明ら
かである。
【図面の簡単な説明】
第1図(A)は本発明の第1の実施例を示す平面図、第
1図(B)は本発明の半導体集積回路装置に使用する内
外部インターフェイス回路用ブロックの該略配線パタン
を示す図、第1図(C)は本発明の第1の実施例のチッ
プレイアウトのコーナー部分を示した図、第2図は本発
明の第2の実施例を示す平面図、第3図(A)は従来の
半導体集積回路装置の全体平面図、第3図(B)は従来
の半導体集積回路装置に使用される内外部インターフェ
イス回路用ブロックの該略配線パタンを示す図、第4図
は従来の半導体集積回路装置でコーナー部分にも通常の
内外部インターフェイス回路用ブロックを配置したチッ
プレイアウトを示す図、第5図は従来の半導体集積回路
装置でコーナー部に第2の形状の内外部インターフェイ
ス回路用ブロックを配置したチップレイアウトを示す
図、第6図は内部ゲート数と必要信号ピン数との相関を
両対数表示で示した図である。 1は金属パッド、2は内外部インターフェイス回路用ブ
ロック、3は内部基本ブロック、4は配線、5は接続線
である。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】少なくとも内外部インターフェイス回路ブ
    ロック領域とパッド領域とを備えた半導体集積回路装置
    において、該内外部インターフェイス回路ブロック領域
    の各辺に複数列の内外部インターフェイス回路ブロック
    が配列されかつ外周列に配列された該ブロックの数が内
    周列に配列された該ブロックの数よりも多い事を特徴と
    する半導体集積回路装置。
  2. 【請求項2】少なくとも所望の機能を実現させる回路を
    構成するための内部領域と内外部インターフェイス回路
    ブロック領域とパッド領域とを備えた半導体集積回路装
    置において、前記内部領域が内部基本ブロックを規則的
    に配列したマスタスライス方式のものであり、各辺に複
    数列の内外部インターフェイス回路ブロックが配列され
    たことを特徴とする半導体集積回路装置。
  3. 【請求項3】各辺2列に配列された内外部インターフェ
    イス回路ブロック列の内周列の該ブロックの外周列の該
    ブロックの配置方向が鏡面対称であり、内周列の該ブロ
    ック境界と外周列の該ブロック列の境界が同一線上にあ
    る特許請求の範囲第(1)項または第(2)項記載の半
    導体集積回路装置。
  4. 【請求項4】各辺2列または複数列に配列された内外部
    インターフェイス回路ブロック列の各周の該ブロック列
    の境界が同一線上になく、各周列の配置方向が各辺で同
    一である特許請求の範囲第(1)項または第(2)項記
    載の半導体集積回路装置。
  5. 【請求項5】各列の内外部インターフェイス回路ブロッ
    クが全て同一形状である特許請求の範囲第(1)項、第
    (2)項、第(4)項のいずれか1項に記載の半導体集
    積回路装置。
  6. 【請求項6】内外部インターフェイス回路ブロックの幅
    がパッドピッチの2倍である特許請求能範囲第(1)項
    乃至(5)項のいずれか1項に記載の半導体集積回路装
    置。
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