CN107004755B - 形成具有低磁噪声的超导布线层的方法 - Google Patents

形成具有低磁噪声的超导布线层的方法 Download PDF

Info

Publication number
CN107004755B
CN107004755B CN201580055716.4A CN201580055716A CN107004755B CN 107004755 B CN107004755 B CN 107004755B CN 201580055716 A CN201580055716 A CN 201580055716A CN 107004755 B CN107004755 B CN 107004755B
Authority
CN
China
Prior art keywords
superconducting
layer
dielectric
depositing
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580055716.4A
Other languages
English (en)
Other versions
CN107004755A (zh
Inventor
特雷弗·迈克尔·兰廷
埃里克·拉迪辛斯基
姚钧
比翁·伊皮·奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
D Wave Systems Inc
Original Assignee
D Wave Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by D Wave Systems Inc filed Critical D Wave Systems Inc
Publication of CN107004755A publication Critical patent/CN107004755A/zh
Application granted granted Critical
Publication of CN107004755B publication Critical patent/CN107004755B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53285—Conductive materials containing superconducting materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

在约瑟夫逊结多联层上制造布线层可以包括：去除所述多联层的一部分；沉积绝缘层以便覆盖在所述多联层的一部分上；以及对所述绝缘层进行图案化以便在所述绝缘层中限定孔。所述方法包括在所述绝缘层的一部分上并且在所述孔的一部分内沉积第一超导布线层。进一步，可以沉积绝缘层和布线层并且限定最顶部布线层。所述方法包括沉积钝化层以便覆盖在所述最顶部布线层上。制造包括混合电介质***的超导集成电路可以包括沉积覆盖在超导特征上的高品质电介质层。所述方法包括沉积覆盖在所述高品质电介质层的至少一部分上的第二电介质层。所述第二电介质层可以包括常规电介质材料。

Description

形成具有低磁噪声的超导布线层的方法
背景技术
技术领域
本发明的***和方法涉及制造包括约瑟夫逊结和多个布线层的超导集成电路。
约瑟夫逊结
约瑟夫逊结是超导集成电路中的常见元件。在物理上，约瑟夫逊结是连续的超导电流路径中的小中断、典型地由夹在两个超导电极之间的薄绝缘阻挡层实现。在超导集成电路中，约瑟夫逊结典型地被制造成包括超导基电极的堆叠体，所述超导基电极上叠置了薄绝缘层，所述绝缘层上又叠置了超导反电极。因此，约瑟夫逊结通常被形成为三层(three-layer)、或“三联层(trilayer)”结构。可以将三联层完全沉积在整个晶片上(即，以与沉积金属布线层和电介质层相同的方式)并且接着对其进行图案化以便限定多个单独的约瑟夫逊结。
集成电路制造
常规地，现有技术水平的半导体制造设施仍未进行过超导集成电路的制造。这可能是由于以下事实：用在超导集成电路中的一些材料会污染这些半导体设施。例如，可以在超导电路中将金用作电阻器，但是金会污染用来在半导体设施中生产互补金属氧化物半导体(CMOS)晶片的制造工具。因此，还处理CMOS晶片的工具典型地不用来处理包含金的超导集成电路。
典型地已经在多种研究环境中进行了超导体制造，其中可以将标准行业惯例优化而用于超导电路生产。经常用传统地制造半导体芯片或集成电路的工具来制造超导集成电路。由于超导电路的独特问题，不是所有的半导体工艺和技术都必然地可转移到超导体芯片制造上。将半导体工艺和技术转变以用于超导体芯片及电路制造常常要求变动和精细的调整。此类变动及调整典型地是不明显的而且可能要求大量的实验。半导体行业面临很多不一定与超导行业有关的问题和难题。同样地，困扰超导行业的问题和难题往往在标准半导体制造中较少或并未造成担忧。
超导芯片内的任何杂质都可能导致噪音，这些噪音会使这些单独的器件的(如超导量子位)以及超导芯片整体的功能性受损或退化。由于对量子计算机的运行而言噪音是人们担忧的一个严重方面，因此应当进行测量以尽可能地减少介电噪音。
蚀刻
根据由光致抗蚀剂或其他掩模技术来描绘的、所希望的式样，蚀刻去除了例如基板层、电介质层、氧化物层、电绝缘层和/或金属层。两种示例性的蚀刻技术是湿式化学蚀刻以及干式化学蚀刻。
湿式化学蚀刻或“湿式蚀刻”典型地是通过将晶片浸没在一种腐蚀性浴(如酸浴)中而实现的。总体而言，蚀刻溶液被容纳在聚丙烯的、温度受控的浴中。这些浴通常在蚀刻台的后部配备有一种环形的抽压联合通风***亦或一种槽式排气装置。竖直层流通风橱典型地用于为蚀刻浴的顶表面供应均匀过滤的、无颗粒的空气。
由于其更好地控制蚀刻过程并降低污染水平的能力，通常采用干式化学蚀刻或“干式蚀刻”。干式蚀刻通过使用多种气体来有效地蚀刻所希望的层，或者通过如使用一种化学反应活性的气体进行化学反应亦或通过使用例如氩原子的物理轰击(如等离子体蚀刻)。
等离子体蚀刻***已经得到了发展，它能够有效地蚀刻例如硅、二氧化硅、氮化硅、铝、钽、钽化合物、铬、钨、金、以及许多其他材料。通常使用两种类型的等离子体蚀刻反应器***：筒形反应器***和平行板反应器***。这两种反应器类型按相同的原理运行并且主要在配置上不同。典型的反应器包括通常由铝、玻璃、或石英制成的真空反应室。射频或微波能量源(统称为RF能量源)用于激发蚀刻剂，例如基于氟或基于氯的气体。晶片被加载到所述室中，泵对所述室进行抽空，并且引入反应物气体。RF能量将所述气体离子化并且形成蚀刻等离子体，所述等离子体与这些晶片进行反应以形成挥发性产物，这些挥发性产物被泵送出去。
物理蚀刻工艺采用物理轰击。例如，氩气原子可以用于物理地轰击有待蚀刻的层，并且真空泵***用于去除脱位的材料。溅射蚀刻是一种涉及离子碰撞与能量传递的物理技术。有待蚀刻的晶片被附接到辉光放电电路中的负极，或“靶”上。正的氩离子对晶片表面进行轰击，这导致表面原子的脱位。能量由RF能量源提供。离子束蚀刻与研磨是物理蚀刻工艺，所述工艺使用一束低能离子来使材料脱离原位。所述离子束是从离子化的气体(例如，氩气或氩气/氧气)或等离子体中提取出的、由放电过程产生的。
反应性离子蚀刻(RIE)是化学与物理蚀刻的组合。在RIE过程中，将一个晶片放入一个室中，所述室具有化学反应性气体(例如，CF4、CCl4以及许多其他气体)的氛围并处于低压下。一个放电过程用几百电子伏的能量产生一种离子等离子体。这些离子竖直地打击晶片表面，在那里它们进行反应以形成挥发性物质，这些物质由低压线上真空***(lowpressure in-line vacuum system)去除。
平面化
使用化学机械平面化(CMP)允许产生近乎平整的表面。CMP在半导体行业中是标准的工艺。CMP工艺结合抛光垫以及保持环(典型地具有比晶片更大的宽度)来使用一种研磨性的并且有腐蚀性的化学浆料。所述垫及晶片由一个动态抛光头压在一起并且由一个塑料保持环保持在位。所述动态抛光头以不同的旋转轴线(即，非同心的)旋转。这去除了材料并且倾向于使任何不规则的形貌平坦，从而使得晶片变为平整的或平面的。材料去除的过程不是简单地研磨刮擦的过程(像对木头使用砂纸)。浆料中的化学物质还与有待被去除的材料反应和/或将其弱化，这样使得可以在其他材料保持相对完好无损的同时优先去除某些材料。这种研磨料加速了这种弱化过程，并且抛光垫帮助将已反应的材料从表面上擦除。与相对低的晶片区域相比，高级的浆料可以用于优先去除相对高或突出的晶片区域，以便将晶片的形貌平面化。
等离子体氧化
等离子体氧化是用于在金属上产生氧化物涂层的电化学表面处理工艺。可以使用电磁源将氧气转换成被引向金属物体的氧等离子体。当所产生的氧等离子体被施加至金属的表面上，在所述金属的表面上生长出氧化物涂层。所述涂层是所述金属向其氧化物的化学转化，其从所述金属的表面向内且向外生长。由于所述氧化物涂层是不导电的，因此可以采用等离子体氧化来将所述金属的表面钝化。
氮化
可以采用氮化工艺来将氮扩散到金属的表面中。氮化工艺的实例包括气体氮化、盐浴氮化、以及等离子体氮化。在气体氮化工艺中可以使用富含氮的气体，例如氨气(NH3)。例如，当氨气与被加热的金属相接触，它解离成氢和氮，氮扩散到所述金属的表面上从而形成氮化物层。在盐浴氮化工艺中可以使用含氮的盐(例如，氰化物盐)，这致使所述盐将氮和碳贡献给所述金属的表面。盐浴氮化工艺典型地在大致550-590℃的温度范围内进行。等离子体氮化工艺产生强电场来在金属的表面周围将包含氮的气体(例如，纯氮气)的分子电离，从而在所述金属的表面上形成氮化物层。等离子体氮化工艺可以在低压的真空室中进行。
阳极化
阳极化工艺是可以用来增加金属表面上的氧化物层厚度的电解钝化工艺。这样的工艺被称为阳极化工艺，因为有待处理的金属形成了包括电解溶液的电路的阳极(即，正极)。电源使电流(例如，直流电)穿过所述包括电解溶液以及所述金属的电路，其金属用作所述电路的阳极。所述电流在阴极(即，负极)处释放氢并且在所述金属的表面(即，阳极)处释放氧，这在所述金属上形成金属氧化物。所述氧化物层的厚度取决于电源的幅值以及向所述电路施加电压的时间量。
光刻法
光刻法，也称为光学光刻法或UV光刻法，是在微制造中用来对薄膜的多个部分或衬底整体进行图案化的工艺。光刻法使用光将来自光掩模的几何图案传递给衬底上的光敏化学光刻胶。接着一系列化学处理将暴露图案雕刻到所述光刻胶下方的材料中、或者能够在所述材料上沉积所希望图案的新材料。例如，在复杂的集成电路中，现代CMOS晶片将度过多达50次光刻循环。
光刻法与摄影法共有一些根本性原理，因为光刻胶中的图案是通过如光掩模所限定地将所述光刻胶选择性地暴露给光而创建的。与摄影法相比，光掩模就像负片，而光刻胶就是照相纸中的光敏卤化银材料。可以创建极小的图案(小至大小为十分之几纳米)。这些技术对于衬底上的特征的形状和大小提供了准确的控制。
发明内容
一种制造约瑟夫逊结的方法可以被概述为包括：沉积内超导层，所述内超导层包括在临界温度范围内为超导性的材料；形成覆盖在所述内超导层的至少一部分上的氧化物层；沉积外超导层以便覆盖在所述氧化物层的至少一部分上，所述外超导层包括在临界温度范围内为超导性的材料；去除所述外超导层的一部分以便从所述外超导层中形成至少一个结构；沉积第一绝缘层以便覆盖在所述外超导层的一部分上；去除所述第一绝缘层的一部分以便限定穿过所述第一绝缘层的第一孔；沉积覆盖在所述第一绝缘层的一部分上并且在所述第一孔的一部分内的第一超导布线层，其中，第一超导布线层包括在临界温度范围内为超导性的材料；去除所述第一超导布线层的一部分；沉积第二绝缘层以便覆盖在所述第一超导布线层的一部分上；沉积顶部超导布线层以便覆盖在所述第二绝缘层的一部分上；去除所述顶部超导布线层的一部分；以及沉积钝化层以便覆盖在所述顶部超导布线层的一部分上。沉积钝化层以便覆盖在所述顶部超导布线层的一部分上可以包括在所述顶部超导层的所述部分上沉积绝缘层。在所述顶部超导布线层的所述部分上沉积绝缘层可以包括在所述顶部超导层的所述部分上沉积氧化物。沉积钝化层以便覆盖在所述顶部超导布线层的一部分上可以包括在所述顶部超导层的所述部分上沉积超导金属。在所述顶部超导层的所述部分上沉积超导金属可以包括在所述顶部超导层的所述部分上沉积铝。
沉积第一绝缘层以便覆盖在所述外超导层的一部分上可以包括：沉积第一电介质以便覆盖在所述外超导层的一部分上；以及沉积第二电介质以便覆盖在所述第一电介质的至少一部分上。所述第一电介质可以包括氮化硅并且所述第二电介质可以包括二氧化硅。
沉积第二绝缘层以便覆盖在所述第一超导布线层的一部分上可以包括：沉积第一电介质以便覆盖在所述第一超导布线层的一部分上；以及沉积第二电介质以便覆盖在所述第一电介质的至少一部分上。所述第一电介质可以包括氮化硅并且所述第二电介质可以包括二氧化硅。
沉积钝化层以便覆盖在所述顶部超导布线层的一部分上可以包括：沉积第一电介质以便覆盖在所述第一超导布线层的一部分上；以及沉积第二电介质以便覆盖在所述第一电介质的至少一部分上。
一种制品可以被概述为包括：衬底；覆盖在所述衬底上的约瑟夫逊结多联层；覆盖在所述约瑟夫逊结多联层上的多个超导布线层，其中，所述多个超导布线层包括在临界温度范围内为超导性的材料；所述多个超导布线层中的顶部超导布线层，其中，所述顶部超导布线层在所述多个超导布线层中相对于所述衬底相对向外隔开；以及覆盖在所述顶部布线层上的钝化层。覆盖在所述顶部布线层上的所述钝化层可以包括绝缘层、氧化物、或超导金属层例如铝。
一种制品可以被概述为包括：衬底；覆盖在所述衬底上的约瑟夫逊结多联层；覆盖在所述约瑟夫逊结多联层上的多个超导布线层，其中，所述多个超导布线层包括在临界温度范围内为超导性的材料；所述顶部布线层包括顶部超导布线层以及至少一个内超导布线层，所述顶部超导布线层被定位成相对于所述衬底从所述多个超导布线层中的所有其他超导布线层相对向外；所述内超导布线层被定位成相对于所述衬底从所述顶部超导布线层相对向内；以及覆盖在所述内超导布线层上的钝化层。
覆盖在所述内超导布线层上的所述钝化层可以包括绝缘层、氧化物、或超导金属层例如铝。
所述约瑟夫逊结多联层可以进一步包括：内超导层，所述内超导层包括在临界温度范围内为超导性的材料；覆盖在所述内超导层的至少一部分上的第一氧化物层；以及覆盖在所述氧化物层的至少一部分上的超导结构，所述超导结构包括在临界温度范围内为超导性的材料。
所述制品可以进一步包括：覆盖在所述衬底上的至少一个电介质层，其中，所述至少一个电介质层包括至少两种电介质。
所述制品可以进一步包括：覆盖在所述衬底上的第一电介质；覆盖在所述第一电介质的至少一部分上的超导层，所述超导层包括在临界温度范围内为超导性的材料；覆盖在所述超导层的至少一部分上的第二电介质；以及覆盖在所述第二电介质的至少一部分上的第三电介质。所述第一电介质和所述第三电介质中的至少一者可以包括二氧化硅，并且所述第二电介质可以包括氮化硅。
一种制造超导集成电路的方法可以被概述为包括：沉积覆盖在衬底上的第一电介质；沉积覆盖在所述第一电介质的至少一部分上的超导层，所述超导层包括在临界温度范围内为超导性的材料；对所述超导层进行图案化以便创建至少一个超导特征；沉积覆盖在所述至少一个超导特征的至少一部分上的第二电介质；以及沉积覆盖在所述第二电介质的至少一部分上的第三电介质。
所述方法可以进一步包括将所述第三电介质平面化至预定厚度。所述第一电介质和所述第三电介质中的至少一者可以包括二氧化硅，并且所述第二电介质可以包括氮化硅。
一种制造超导集成电路的方法可以被概述为包括：沉积覆盖在衬底上的第一电介质；沉积覆盖在所述第一电介质的至少一部分上的超导层，所述超导层包括在临界温度范围内为超导性的材料；沉积覆盖在所述超导层上的第二电介质；对所述第二电介质层和所述超导层进行图案化以便创建至少一个超导特征，所述至少一个超导特征包括电介质盖；沉积覆盖在所述至少一个超导特征的至少一部分上的第三电介质；以及沉积覆盖在所述第三电介质的至少一部分上的第四电介质。
所述方法可以进一步包括将所述第四电介质平面化至预定厚度。所述第一电介质和所述第四电介质中的至少一者可以包括二氧化硅，并且所述第二电介质和所述第三电介质中的至少一者可以包括氮化硅。
一种制造超导集成电路的方法可以被概述为包括：沉积覆盖在衬底上的第一电介质；沉积覆盖在所述第一电介质的至少一部分上的超导层，所述超导层包括在临界温度范围内为超导性的材料；对所述超导层进行图案化以便创建至少一个超导特征，所述至少一个超导特征；沉积覆盖在所述至少一个超导特征的至少一部分上的第二电介质；沉积覆盖在所述第二电介质的至少一部分上的第三电介质；将所述第三电介质抛光以便暴露所述至少一个超导特征的至少一部分；沉积覆盖在所述至少一个超导特征的至少一部分上的第四电介质；以及沉积覆盖在所述第四电介质的至少一部分上的第五电介质。
所述方法可以进一步包括将所述第五电介质平面化至预定厚度。
所述第一电介质、所述第三电介质和所述第五电介质中的至少一者可以包括二氧化硅，并且所述第二电介质和所述第四电介质中的至少一者可以包括氮化硅。
附图说明
在这些附图中，相同的参考号标识相似的元件或者动作。附图中元件的尺寸和相对位置不一定是按比例绘制的。例如，不同元件的形状以及角度不一定按比例绘制，并且这些元件中的一些被任意地放大和定位以提高附图的易读性。另外，所绘出的这些元件的特定形状并非旨在传递与这些特定元件的实际形状有关的任何信息，而只是为了方便在图中识别而选取的。
图1至12各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图13是流程图，示出了根据一个所展示实施例的用于生产如图1至7中所示的结构的制造方法。
图14是流程图，示出了根据一个所展示实施例的用于生产如图1至12中所示的结构的制造方法。
图15是曲线图，绘制了根据本发明的***和方法在没有对顶部超导布线层使用钝化的情况下构造的一系列量子位中的噪声水平。
图16是曲线图，绘制了根据本发明的***和方法在对顶部超导布线层使用钝化的情况下构造的一系列量子位中的噪声水平。
图17A至17E各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图18是流程图，示出了根据一个所展示实施例的用于生产如图17A至17E中所示的结构的制造方法。
图19A至19F各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图20是流程图，示出了根据一个所展示实施例的用于生产如图19A至19F中所示的结构的制造方法。
图21A至21H各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图22是流程图，示出了根据一个所展示实施例的用于生产如图21A至21H中所示的结构的制造方法。
具体实施方式
在以下说明中，列举了某些特定的细节以便提供对所披露的不同实施例的全面理解。但是，相关领域的技术人员将会意识到，多个实施例可以无需这些具体细节中的一个或多个来实现，或者可以使用其他方法、部件、材料等来实现。在其他实例中，并未详细示出或者说明与超导电路或结构、量子计算机电路或结构和/或制造工具或工艺相关的公知结构，以避免对这些实施例的不必要的晦涩说明。
除非上下文要求，否则贯穿本说明书和所附权利要求书，单词“包括(comprise)”及其变体诸如“包括(comprises)”和“包括(comprising)”是在开放的、包含的意义上进行解释的，即“包括，但不限于(including,but not limited to)”。
遍及本说明书提到的“一种实施例”或“一个实施例”意味着与所述实施例相关联地描述的一个具体的特征、结构或特性被包括在至少一个实施例中。因此，贯穿本说明书在不同地方出现的短语“在一种实施例中”、“在一个实施例中”并不一定全部是指同一个实施例。此外，这些具体的特征、结构、或特性能够以任何适当的方式结合在一个或多个实施例中。
如在本说明书和所附的权利要求书中所使用的，单数形式的“一个”以及“所述”包括复数对象，除非文中另外明确指明。还应注意，术语“或者”总体上所使用的意义包括“和/或”，除非内容另外明确指明。
在此提供的本披露小标题以及摘要只是为了方便起见，而并非解释这些实施例的范围或含意。
除非特定上下文另作要求，否则贯穿本说明书，术语“沉积了”、“沉积的”、“沉积”等等总体上是用于涵盖任何材料沉积方法，包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强PVD、等离子体增强CVD、以及原子层沉积(ALD)。
在此所描述的这些不同实施例提供了制造超导集成电路的***和方法。如之前描述的，在本领域，超导集成电路趋向于在现有技术半导体制造设施外部的研究环境中制造，即便超导集成电路典型地是使用传统在半导体制造工业中使用的相同工具和技术中的许多来制造的。由于超导电路独有的问题，半导体工艺和技术一般需要进行修改一般用在超导体芯片和电路的制造中。这样的修改典型地不是显而易见的并且可能要求一些实验。
图1至12是根据一个所展示实施例在制造工艺的不同相继阶段中形成集成电路100的表示。图13和14示出了根据一个所展示实施例的用于生产图1至12中所示的中间和最终结构的制造方法。
集成电路100至少包括衬底、约瑟夫逊结多联层、多个布线层、以及覆盖在顶部布线层上的绝缘层。所述约瑟夫逊结多联层包括内超导层、外超导层、以及可选地一个或多个中间超导层。术语内用于表示，相应超导层是相对于衬底与外超导层相对向内隔开的。术语外用于表示，相应超导层是相对于衬底与内超导层相对向外隔开的。术语中间用来表示，相应超导层在内与外超导层之间间隔开。内超导层被命名为基电极，并且外超导层被命名为反电极。
所述方法可以用来制造超导体结构，例如基于铌(Nb)和铝(Al)的约瑟夫逊结以及相关联的布线层。在一个实施例中，超导集成电路制造工艺例如光刻图案定义和RIE(包括布线层制造)之后是施加钝化层例如绝缘层或超导层以便覆盖在最顶部布线层上。这个钝化层具有减小包括所述集成电路的***中存在的粉红噪声(也称为1/f或闪变噪声)的意外结果。粉红噪声是具有PSD(f)∝1/fα形式的功率谱密度的噪声，其中f是频率并且α是在0与2之间并且正常接近1的拟合指数。通过施加钝化层以便覆盖在布线层例如最顶部布线层上来减小粉红噪声可能是有益的。
现在参见图1和13，在202中，半导体制造装置在衬底102的至少一部分之上(例如，其上)沉积电介质层104。例如，所述半导体制造装置采用CVD工艺在衬底102上沉积电介质层104。在一个实施例中，衬底102包括硅并且第一电介质层104包括二氧化硅。在一个实施例中，在202中，半导体制造装置将第一电介质层104平面化。例如，所述半导体制造装置采用CMP工艺来将第一电介质层104平面化。
如果衬底102是由非导电材料(例如，蓝宝石)形成，则可能希望在202中形成第一电介质层104。相应地，在至少一个实现方式中，不进行以上关于202所描述的这些动作。
在204中，半导体制造装置在电介质层104的至少一部分之上(例如，其上)沉积内超导层106，所述外超导层在临界温度范围内超导，如图2所示。例如，所述半导体制造装置采用CVD工艺在电介质层104上沉积内超导层106。在一个实施例中，内超导层106包括铌。在一个实施例中，在204中，半导体制造装置将内超导层106平面化。例如，所述半导体制造装置采用CMP工艺来将内超导层106平面化。
在206中，半导体制造装置在内超导层106的至少一部分之上沉积中间超导层108，所述中间超导层在临界温度范围内超导，如图3所示。例如，所述半导体制造装置采用CVD工艺在内超导层106上沉积中间超导层108。在一个实施例中，中间超导层108包括铝。在一个实施例中，在206中，半导体制造装置将中间超导层108平面化。例如，所述半导体制造装置采用CMP工艺来将中间超导层108平面化。在至少一个实现方式中，不进行以上关于206所描述的这些动作。也就是，在一个或多个实现方式中，中间超导层108是可选的。
在208中，半导体制造装置在中间超导层108上形成氧化物层110，如图4所示。所述半导体制造装置可以如下形成氧化物层110：通过将中间超导层108在预定温度和预定压力下暴露于预定浓度的氧气中而持续预定时间量以形成所希望厚度的氧化物层110。在一个实施例中，氧化物层110包括氧化铝(即，Al2O3)。在一个实现方式中，用于在208中形成氧化物层110的氧气的浓度为100％纯氧。氧化时间可以在从一分钟到几百分钟的范围内、处于室温下、处于范围可以从毫托到几十托的压力下。氧化物层110的所希望厚度是在几埃至几十埃的量级上。
如果不进行以上关于206所描述的动作(即，不进行中间超导层108)，在208中，所述半导体制造装置在内超导层106上形成氧化物层110。相应地，在一个实现方式中，氧化物层110包括铌氧化物(例如，NbO、NbO2、或Nb2O5)。
在210中，半导体制造装置在氧化物层110的至少一部分之上(例如，其上)沉积外超导层112，所述外超导层在临界温度范围内超导，如图5所示。例如，所述半导体制造装置采用CVD工艺在氧化物层110上沉积外超导层112。在一个实施例中，外超导层112包括与所述内超导层匹配的材料(例如，相同类型的材料)。例如，当内超导层106包括铌时，则外超导层112包括铌。在一个实施例中，在210中，半导体制造装置将外超导层112平面化。例如，所述半导体制造装置采用CMP工艺来将外超导层112平面化。
在212中，半导体制造装置对之前形成的层中的一个或多个层进行图案化。例如，半导体制造装置在外超导层112的至少一部分之上(例如，其上)形成掩模层114，如图6所示。例如，所述半导体制造装置在外超导层112的上表面上沉积光刻胶材料、并且接着选择性地照射所述光刻胶材料的所希望部分以形成掩模层114。
仍在212中，半导体制造装置去除掩模层114的一部分。例如，所述半导体制造装置使用显影液将所述光刻胶材料的在212中未用UV光照射的部分洗掉。
在212中，半导体制造装置将外超导层112的一部分(如图7所示)、外超导层112的多个部分、氧化物层110和中间超导体层108(未示出)、或者外超导层112的多个部分、氧化物层110和中间超导体层108、以及内超导层106(未示出)去除以形成一种结构(例如，结)。例如，所述半导体制造装置执行反应离子蚀刻(RIE)工艺来去除外超导层112的一部分而在氧化物层110处停止，所述工艺采用化学反应性等离子体，如图7所示。
所述掩模的其余部分可以通过汽提工艺去除。例如，可以通过施加氧等离子体来去除材料114。对于铌布线，一些实例使用被加热到45℃的氧(O2)等离子体持续施加90秒。然而，O2等离子体自身可能不足以去除由于所述光刻胶掩模粘附到铌金属上而产生的聚合物中的一些。在一些实现方式中，修改的光刻胶汽提工艺可以采用CF4与O2等离子体的组合以便更可靠地去除铌金属的表面上的光刻胶掩模残留物(例如，通过光刻胶掩模与铌金属之间的相互作用形成的聚合物)。
图1至7以及13展示并描述了三联层的形成、以及多层约瑟夫逊结结构的实例。多层约瑟夫逊结结构的实例包括五联层。一种制造约瑟夫逊结五联层的方法可以被概述为包括：沉积第一超导金属层；在所述第一超导金属层之上沉积第一绝缘阻挡层，其中，所述第一绝缘阻挡层具有第一厚度；在所述第一绝缘阻挡层之上沉积第二超导金属层；在所述第二超导金属层之上沉积第二绝缘阻挡层，其中，所述第二绝缘阻挡层具有与所述第一绝缘阻挡层的所述第一厚度不同的第二厚度；并且在所述第二绝缘阻挡层之上沉积第三超导金属层。在所述第二超导金属层之上沉积第二绝缘阻挡层而其中所述第二绝缘阻挡层具有与所述第一绝缘阻挡层的所述第一厚度不同的第二厚度包括：在所述第二超导金属层之上沉积第二绝缘阻挡层，其中，所述第二绝缘阻挡层具有大于所述第一绝缘阻挡层的所述第一厚度的第二厚度。参见WO专利公开号WO2013180780A3。
图8至12以及14展示并描述了覆盖在约瑟夫逊结结构多联层上的多个布线层。现在参见图8和14，在302中形成多联层，如在此描述的。在304中，半导体制造装置在外超导层112的至少一部分之上(例如，其上)沉积第一电介质层116。在306中，所述半导体制造装置可以对电介质层116进行图案化。如图8所示，所述半导体制造装置沉积光刻胶并创建掩模118，例如是通过使用如上文描述的工艺。半导体制造装置像对于层112那样蚀刻掉电介质层116的多个部分，从而去除所述掩模等等。这在电介质层116内创建或限定了一个或多个空隙(或孔)。这些空隙可以用于形成过孔。过孔用于将两个层连接在一起。在一些实例中，所述过孔具有圆形截面轮廓。在一些实例中，所述过孔的直径为0.5微米至0.7微米。在一些实例中，所述过孔为具有可比特征尺寸的不同形状。
在308中，半导体制造装置在电介质层116的至少一部分以及外超导层112的至少一部分之上(例如，其上)沉积第一超导布线层120，所述第一超导布线层在临界温度范围内超导，如图9所示。例如，所述半导体制造装置采用CVD工艺在电介质层116上并且在电介质层116中的通过图案化所限定的空隙(或孔)内沉积第一超导布线层120。在一个实施例中，电介质层116包括与内超导层106和外超导层112匹配的材料。在一个实施例中，在308中，半导体制造装置将超导布线层120平面化。例如，所述半导体制造装置采用CMP工艺来将超导布线层120平面化。这样的工艺可以用在本文描述的布线层上。
在310中，所述半导体制造装置在上文描述的用于将外超导层112图案化的过程之后对第一超导布线层120进行图案化。在一些实施例中，第一超导布线层120的图案化在对外超导层112进行图案化的过程之后。所述图案化可以去除第一超导布线层120的多个部分。
在312中，半导体制造装置在第一超导布线层120的至少一部分和第一电介质层116的至少一部分之上(例如，其上)沉积第二电介质层122。如图10所示，第二电介质层122已经通过例如使用在此讨论的工艺被平面化。在314中，所述半导体制造装置可以对电介质层122进行图案化。在一个实施例中，在312中，半导体制造装置将第二电介质层122平面化。例如，所述半导体制造装置采用CMP工艺来将第二电介质层122平面化。这样的工艺可以用在本文描述的电介质层上。
在316中，所述半导体制造装置可以沉积并图案化一个或多个另外的超导布线层以及布置在所述一个或多个另外的超导布线层之间的相关联电介质层。例如，可以如图11所示添加第二超导布线层124、对其进行图案化、平面化等等。这个过程可以继续创建另外的超导布线层和相关联电介质层。例如，超导布线层128和132；以及电介质层126、130和134，如图11所示。
在318中，所述半导体制造装置沉积顶部超导布线层并对其进行图案化。例如，在动作318中可以沉积图12中的超导布线层136。
在320中，所述半导体制造装置对所述顶部超导层进行图案化。所述顶部超导层的图案化可以如对于其他超导布线层(例如，120、124、128)和外超导层112所描述的来实施。
在322中，半导体制造装置在顶部超导布线层136的至少一部分之上(例如，其上)形成顶部电介质层138。在一些实施例中，所述电介质是由于多个超导布线层之间的电介质层相同的材料制成的并且具有与之相同的厚度。在一些实施例中，所述电介质是二氧化硅并且为大致200纳米厚。在一些实施例中，所述二氧化硅电介质的厚度是在大致150与大致300纳米之间，取决于实例。在一些实施例中，所述电介质是氮化硅并且为大致100纳米厚。在一些实施例中，所述氮化硅电介质的厚度是在大致10与大致80纳米之间，取决于实例。
在一些实现方式中，所述二氧化硅是SiOa沉积。在这样的沉积中，使用基于四乙氧基硅烷(基于TEOS)的化学气相沉积(CVD)工艺来创建二氧化硅。TEOS是用于形成二氧化硅的工序。在一些实现方式中，所述二氧化硅是SiOb沉积。在SiOb中，使用基于甲硅烷(SiH4)气体的高密度等离子体(HDP)来形成二氧化硅。在电介质层138是氮化硅的一些实现方式中，通过物理气相沉积(PVD)来添加所述电介质。因此，例如沉积绝缘层或沉积氧化物等阶段、以及这样的变体(例如，沉积氧化硅)是指将所述材料沉积在另一个层上。这不同于使用与层或衬底的化学反应来形成或生长绝缘层，例如通过将硅层或衬底暴露于氧或某种其他材料中来形成或生长所述氧化物层。
在324中，半导体制造装置可以对顶部电介质层138进行图案化。所述半导体制造装置可以对电介质层116进行图案化。所述半导体制造装置可以将电介质层116图案化。所述半导体制造装置沉积光刻胶并创建掩模。半导体制造装置蚀刻掉电介质层138的多个部分、去除所述掩模等等。这在电介质层138内创建或限定了一个或多个空隙，例如空隙140。这些空隙可以用于限定接触垫，以允许所述集成电路与其他电路进行电接触。在一些实例中，所述接触垫是矩形的。在一些实例中，所述矩形接触垫的一边的长度为大致30微米至大致150微米。
以上描述的制造技术适用于构建具有低的来自磁来源的噪声的集成超导电路。这样的电路可用于构建量子器件。低噪声是量子器件的所希望特性。下文包含了显示以上描述的制造技术的功效的试验数据。
量子器件
量子器件是在其中可观察到量子力学效应的结构。量子器件包括在其中由量子力学效应主导电流传输的电路。这样的器件包括自旋电子器件(其中电子自旋被用作资源)以及超导电路。自旋和超导均是量子力学现象。量子器件可以用于测量仪器、用在计算机械中等的。
量子计算
量子计算和量子信息处理是活跃的研究领域并且限定了多类可销售产品。量子计算机是直接使用量子力学现象(例如叠加、隧道效应和牵连)来执行数据运算的***。量子计算机的元件不是二进制数字(位)而典型地是量子二进制数字或量子位。量子计算机能够对于某些类别的计算问题、像模拟量子物理学提供指数级的加速。对于其他类别的问题有可能存在有用的加速。
存在若干类型的量子计算机。范曼(Feynman)在1981年的最早提议包括创建人工自旋晶格。之后更复杂的提议包括量子电路模型，其中以一次2000的有序方式对量子位施加逻辑门。介绍了用于解决可满足性问题的计算模型：基于绝热定理，这个模型被称为绝热量子计算。认为这个模型可用于解决困难的最优化问题以及潜在的其他温度。
绝热量子计算
绝热量子计算典型地涉及通过逐渐改变哈密尔顿算子来将一个***从一个已知的初始哈密尔顿算子(所述哈密尔顿算子是一个运算符，它的本征值是所述***所允许的能量)演算到一个最终的哈密尔顿算子。绝热演算的简单实例是初始哈密尔顿算子与最终哈密尔顿算子之间的线性内插。通过以下给出了实例：
He＝(1-s)Hi+sHf (1)
其中，Hi是初始哈密尔顿算子，Hf是最终哈密尔顿算子，He是演算或瞬态哈密尔顿算子，并且s是控制演算速率的演算系数。随着***的演算，演算系数s从0到1，这样使得在开始时(即，s＝0)演算哈密尔顿算子He等于初始哈密尔顿算子Hi，并且在结束时(即，s＝1)演算哈密尔顿算子He等于最终的哈密尔顿算子Hf。在演算开始之前，典型地将***初始化为处于初始哈密尔顿算子Hi的基态中，并且目标是使***进行演算的方式为使得在演算结束时所述***结束在最终的哈密尔顿算子Hf的基态中。如果所述演算太快，则所述***能够被激发到一个更高的能态，例如第一激发态。在本发明的***和设备中，“绝热”演算是满足以下绝热条件的演算：
Figure BDA0001269359810000171
其中，
Figure BDA0001269359810000172
是s的时间导数，g(s)是作为s的函数的***的基态与第一激发态之间的能量差值(在此还被称为“间隙大小”)，并且δ是远远小于1的系数。一般，初始哈密尔顿算子Hi和最终哈密尔顿算子Hf不进行交换。也就是，[Hi,Hf]≠0。
在绝热量子计算中改变哈密尔顿算子的过程被称为演算。变化速率、例如s变化的速率足够慢而使得所述***在演算过程中总是处于演算哈密尔顿算子的瞬时基态中，并且避免了在反交叉处(即，当所述间隙大小为最小时)的转变。以上给出了线性演算方案的实例。其他演算方案是可能的，包括非线性的、参数化的等等。在美国专利号7,135,701和7,418,283中描述了关于绝热量子计算***、方法及装置的进一步细节。
量子退火
量子退火是一种计算方法，所述方法可以被用于找出一个***的低能态，典型地优选是基态。与经典的退火概念相类似，所述方法所依赖的本质性原理在于自然***趋向于低能态，因为低能态是更加稳定的。然而，尽管经典退火使用经典的热波动将***引导到低了能量状态并且典型地到它的全局能量最小值，但量子退火可以使用量子效应(如量子隧道效应)来比经典退火更精确和/或更快速地达到一个全局能量最小值。在量子退火中可能存在热效应和其他噪声以辅助退火。然而，最终低能量状态可以不是全局能量最小值。绝热量子计算因此可以被认为是量子退火的特殊情况，对于量子退火所述***在理想情况下对于整个绝热演算开始于并保持在它的基态中。因此，本领域的普通技术人员应当理解量子退火***和方法总体上可以在绝热量子计算机上实现。贯穿本说明书以及所附的权利要求书，任何提及对量子退火之处均旨在包含绝热量子计算，除非上下文中另有要求。
量子退火在退火过程中使用量子力学来作为无序化源。最优化问题被编码在哈密尔顿算子HP中，并且所述算法通过增加与HP不进行交换的无序化哈密尔顿算子HD来引入量子效应。示例性情形为：
HE∝A(t)HD+B(t)HP (3)
其中A(t)和B(t)是依赖于时间的包络函数。哈密尔顿算子HE可以被认为是与以上在绝热量子计算的背景下描述的He相类似的演算哈密尔顿算子。通过去掉HD(即，减小A(t))可以去掉这种无序化。可以添加并接着去除这种无序化。因此，由于所述***以初始哈密尔顿算子开始、并且通过演算哈密尔顿算子演算到最终的“问题”哈密尔顿算子HP(它的基态对于所述问题的解进行编码)，所以量子退火与绝热量子计算是相类似的。如果所述演算足够慢，那么所述***将典型地进入全局最小值(即，精确解)、或进入能量接近所述精确解局部最小值。这种计算的性能可以通过使用与演算时间相对比的残余能量(与使用目标函数的精确解之间的差异)来进行评估。所述计算的时间是生成在某个可接受的阈值以下的一个残余能量所需要的时间。在量子退火中，HP可以对最优化问题进行编码，但是所述***不一定一直保持在基态中。HP的能量形态可以是精心设计的，这样使得它的全局最小值是有待被求解的问题的答案，并且处于低位的多个局部最小值是多个良好的近似。
超导量子位
有一种类型的固态量子位是基于超导材料的电路。超导材料在某些条件下、像在临界温度、临界电流或磁场强度以下、或对于某些材料而言在某个压力以上在无电阻的情况下进行导电。超导量子位如何工作是基于两种超导效应：磁通量子化和约瑟夫逊隧道效应。
当被磁通量环绕的超导材料回路被冷却到低于其超导临界温度而磁场被切断时，磁通量被量子化。超电流继续努力维持磁通量。磁通量被量子化。因此，超导不是简单地不存在电阻，而是一种量子力学效应。所述回路中的所有电流被单一波函数掌控，并且为了使所述波函数在所述回路中的任一点处具有单一值，将磁通量量子化。
约瑟夫逊隧道效应是：电流隧道地穿通所述回路中的小中断，例如几纳米的绝缘间隙。电流的量呈正弦式依赖于跨所述中断的相位差。这种正弦式依赖性是在所述***的能量水平方面产生非谐振性的一种非线性。
这些超导效应以不同的配置出现，以便产生不同类型的超导量子位，包括磁通量、相位、电量、以及混合量子位。这些不同类型的量子位取决于回路的拓扑学以及这些回路的一部分的物理参数，例如电感、电容、以及稳恒电流。
量子处理器
量子处理器可以采取超导量子处理器的形式。超导量子处理器可以包括多个量子位以及多个相关联的局部偏置器件，例如两个或更多个超导量子位。超导量子处理器还可以采用在量子位之间提供通信性耦合的多个耦合器件(即，“耦合器”)。量子位和耦合器彼此相似但物理参数不同。一种区别为参数β。考虑rf-SQUID，被约瑟夫逊结中断的超导回路β是所述约瑟夫逊结的电感与所述回路的几何电感之比。具有较小值的β(大约1)的设计表现得更像简单的感应回路，一种单稳态器件。具有较高值的设计被约瑟夫逊结主导、吧其更可能具有双稳态行为。参数β被定义为2πLIC/Φ0。也就是，β与电感和临界电流的积成比例。可以改变电感，例如，量子位正常地大于其相关联耦合器。较大的器件具有较大的电感，并且因此量子位通常是双稳态器件而耦合器是单稳态的。替代地，可以改变所述临界电流，或者可以改变临界电流与电感的积。量子位通常会具有与之相关联的更多器件。在美国专利7,533,068、8,008,942、8,195,596、8,190,548以及8,421,053中说明了可以与本发明的***、方法及器件结合使用的示例性量子处理器的进一步的细节及实施例。
通过量子处理器的任何实施例可以解决的问题的类型、以及此类问题的相对大小和复杂性典型地取决于许多因素。两个这样的因素包括量子处理器中的量子位的数量、以及量子处理器中的量子位之间的可能的通信连接(例如，连接性)的数量。
美国专利8,421,053描述了一种量子处理器，其量子位被布置成包含的单位晶格的架构，包括二部图，例如K4,4。在这样的实例中，每个量子位可以通信地耦合到至少是个其他量子位上。所述架构中的一些量子位可以具有为六的物理连接性。取决于可获得量子位数量及其相互作用，可以将不同大小的问题嵌入所述量子处理器中。
量子处理器的哈密尔顿算子描述
根据本发明的***和设备的一些实施例，量子处理器可以被设计成用于执行绝热量子计算和/或量子退火。演算哈密尔顿算子是同与问题哈密尔顿算子成比例的第一项以及与无序化哈密尔顿算子成比例的第二项之和成比例的。如之前所讨论的，典型的演算可以表示为方程式(4)：
HE∝A(t)HD+B(t)HP (4)
其中HP是问题哈密尔顿算子，无序化哈密尔顿算子是HD，HE是演算或瞬态哈密尔顿算子，并且A(t)和B(t)是控制演算速率的演算系数的实例。一般，演算系数从0到1变化。在一些实施例中，对问题哈密尔顿算子设置随时间变化的包络函数。常用无序化哈密尔顿算子用方程式(5)示出：
Figure BDA0001269359810000211
其中，N表示量子位数量，
Figure BDA0001269359810000212
是第i个量子位的泡利x-矩阵，并且Δi是在第i个量子位中诱导出的单一量子位隧道***。在此，
Figure BDA0001269359810000213
项是“非对角”项的示例。常见问题哈密尔顿算子包括与对角单一量子位项成比例的第一分量以及与对角多量子位项成比例的第二分量。问题哈密尔顿算子例如可以为以下形式：
Figure BDA0001269359810000214
其中，N表示量子位数量，
Figure BDA0001269359810000215
是第i个量子位的泡利z-矩阵，并且hi和Ji,j是量子位的以及量子位之间的耦合的无量纲局部场，并且ε是HP的某个特性能量规模。在此，
Figure BDA0001269359810000216
和
Figure BDA0001269359810000217
项是“对角”项的示例。前者是单一量子位项而二者是两个量子位的项。贯穿本说明书，可互换地使用术语“问题哈密尔顿算子”和“最终哈密尔顿算子”。可以用各种不同的方式在物理上实现哈密顿算子(如分别在方程式5和6中的HD和HP)。通过实现超导量子位而实现具体的示例。
量子处理器中的噪声
以上描述的制造方法创建了具有较低粉红噪声水平的有用集成电路。问题哈密尔顿算子是所述处理器的理想化，通过无意串扰、基于rf-SQUID的量子位中的非理想性、基于rf-SQUID的耦合器中的非理想性、以及设定磁通偏置值(hi)和耦合值(Jij)时的不准确性来对其进行修改。这样的值对于使用这样的集成电路作为量子处理器、测量器件等等的一部分是重要的。
通过仔细的布局和高精度的磁通量来源、并且通过添加电路来避免任何不理想的磁通量量子位行为，可以从所述***中去除大多数静态控制错误。粉红噪声对于过度控制错误增加了大的贡献来实现哈密尔顿算子，例如方程式6。考虑方程式(6)在此重复：
Figure BDA0001269359810000221
哈密尔顿算子方面的错误导致在解决不同的问题。量子位上的磁噪声干扰对量子处理器的正确退火。考虑这些单一量子位项。局部偏置与磁噪声之间的联系可以表示为：
δhi＝2|IP|δφq (7)
其中IP是量子位回路中的稳恒电流，并且Φq是外部磁通量偏置。因此，外部磁通量的变化与所述量子位的偏置值hi的变化直接成比例。在磁通量偏置Φq扫过时量子位状态之间的突然过渡意味着，所述量子位对于其退化点处的磁通量噪声(Φq＝0)非常敏感。在此，量子位状态被表示为|0>与|1>或相应地|↓>与|↑>。类似的磁噪声可能影响问题哈密尔顿算子中两个量子位项的规范。
粉红噪声使目标哈密尔顿算子扭曲并且可能将错误引入量子退火的计算结果中。寻找和消除粉红噪声的来源可以改进量子处理器对于量子退火和相关操作中的性能。
在一些实施例中，通过将量子位置于退化点、进行退火、并接着读出所得状态来测量噪声。在一些实例中，测量粉红噪声包括将量子位置于退化点、朝问题哈密尔顿算子进行退火、并接着读出所得状态。在一些实例中，退火是通过将施加至量子位的磁通量从Φ0/2坡度升至Φ0来进行的。退火持续时间可以是例如大致10微秒。记录量子位的状态。在一些实施例中，能够一次对若干量子位执行这个过程。
在一些实例中，问题哈密尔顿算子被选择成使得一个或多个量子位的最终状态不利于任一基态。在不存在磁通量噪声(也称为磁噪声)的情况下，这种测量应对于足够大的样本大小始终给出在每个量子位状态中相等、即P|0>＝P|1>＝0.5的几率。在存在噪声时，预期存在并且观察随时间变化的偏置。
当量子位与温度T的热浴处于热平衡并且噪声(φn(t))具有低频率特性时，则找到处于|1>状态的量子位的几率被给出为：
Figure BDA0001269359810000231
其中
Figure BDA0001269359810000232
是量子位在动力学停止并且所述量子位所在的点处的稳恒电流，并且
Figure BDA0001269359810000233
是量子位状态的退化点，并且
Figure BDA0001269359810000234
是对量子位施加的磁通量。
在测试中，确定每个量子位的退化点并且因此冰冻点。所述***接着执行处于一种状态下的几率的测量。在此，在不丧失一般性的情况下，使用状态|1>及相关联的几率P|1>。这是通过将量子位在退化点进行初始化并朝最终哈密尔顿算子退化来完成的。在一些实施例中，问题哈密尔顿算子对于这些量子位具有零偏置。接着进行读出。通过转化，每当结局是|↑>则结果就是1，并且当结局是|↓>则结果是0。在第一数量的n个包括初始化、退火、读出以及记录动作的循环之后，记录几率。所述几率是与用循环数量进行归一化的解决的总和成比例的。这个几率接着被用于回收量子位上的磁通量噪声，φn(t)是反方程式(8)。这个过程重复第二数量的m个循环，从而在长的时间尺度上收集数据。每个循环可以例如花费大致35微秒。这给出了对于几率的随时间变化的测量。观察所述数据的波谱变换，例如快速傅里叶变换，可以提取所述量子位的噪声。
将所得几率数据转化成磁通量，并且将功率谱密度拟合至以下模型
Figure BDA0001269359810000235
其中A是噪声振幅，α是对于粉红噪声以线性对数曲线拟合的线的“斜率”，并且wn是白色噪声背景。所述白色噪声背景是可能取决于采样时间和器件温度的统计学测量基底。典型的噪声水平可以包括：
Figure BDA0001269359810000236
α＝0.7，并且
Figure BDA0001269359810000237
单位
Figure BDA0001269359810000241
在此被定义为标准噪声单位(SNU)。然而，从常规过程构建的芯片，例如在顶部超导布线层上不包括钝化层的那些，具有更高的噪声水平。
杂质可能沉积在金属表面上和/或可能由于与蚀刻/光刻胶化学物以及金属的相互作用而出现。粉红噪声可能是由于量子处理器的上表面上的杂质造成的。耦合器被制造在最后一个布线层中、并且因此是对于制造后的搬运敏感的。量子处理器的上表面上的杂质例如是由于使用光刻胶作为保护涂层、和/由于在将晶片切割成许多芯片时留在表面上的杂质产生的。假定这些杂质的影响可以通过阻挡层钝化层、例如如上文描述地沉积的钝化层被最小化。
假定这些杂质为自旋-1/2颗粒。对包括约瑟夫逊多联层、多个超导布线层、以及相关联电介质层的处理器建模支持这种假定。设想一种测试来测试在不使用顶部超导布线层的钝化的情况下形成的集成电路与使用了顶部超导布线层的钝化层的集成电路进行对比。钝化层的实例是图12中的层138。
这个测试是基于以下知识来设想的：量子位耦合器，即实施问题哈密尔顿算子的两个量子位项的器件，大部分是在顶部布线层中形成的。耦合器的主体大部分残留在顶部布线层中、但是也包括在过孔、下部布线层以及约瑟夫逊多联层中的其电流路径的一部分。例如，一个量子处理器的布局具有耦合器主体的约90％在顶部布线层中。因此这个测试假定，最接近集成表面的表面上的杂质的这些耦合器将比离杂质较远的耦合器更多地感测到杂质的存在。由于量子位是人造的自旋-1/2颗粒，因此确定对于某些耦合器值，这些耦合器将贡献不同的噪声量。这实施起来是方便的，以为许多耦合器与一个量子位相关联，并且读出杂质已经是针对量子位测量来设计的。确认了这种假设。
图15是曲线图，绘制了根据本发明的***和方法在没有对顶部超导布线层使用钝化的情况下构造的一系列量子位中的噪声水平。使用上文描述的噪声测量过程来提取曲线图400中的数据，并且所述数据大部分是粉红噪声。曲线图400示出了用量子位索引绘制的4个量子位的噪声。曲线被安排成四个系列。第一系列402a、402b、402c和402对应于附接至量子位上的耦合器，这些耦合器被设定成J＝1。在所使用的转化中，这是反铁磁性的。第二系列404a、404b、404c和404d是当附接至量子位上的耦合器被设定成J＝0或没有耦合值时的数据。第二系列404a、404b、404c和404d中的噪声振幅高于第一系列402a、402b、402c和402d中的。示出了第三系列406a、406b、406c和406d。系列406a、406b、406c和406d中的数据是针对具有耦合值J＝-1的耦合器。在所使用的转化中，这是铁磁性的。示出了第四系列408a、408b、408c和408d。系列408a、408b、408c和408d中的数据是针对具有耦合值J＝-2的耦合器。在所使用的转化中，这是强铁磁性的。量子位中的噪声从8到约19SNU变化。耦合器中的设置影响量子位看到的噪声。甚至在系列402a、402b、402c和402d中看到的噪声量也高于所希望的。
图16是曲线图，绘制了根据本发明的***和方法在对顶部超导布线层使用钝化的情况下构造的一系列量子位中的噪声水平。钝化层的实例是图12中的层138。曲线图500示出了用量子位索引绘制的8个量子位的噪声。曲线被安排成两个系列。第一系列502a至502h是当附接至量子位上的耦合器被设定成J＝1时的数据。在所使用的转化中，这是反铁磁性的。示出了第二系列508a至508h。系列508a至508h中的数据是关于具有耦合值J＝-1的耦合器。在所使用的转化中，这是强铁磁性的。
第一系列502a至502h中的数据与第二系列508a至508h中的数据重叠。量子位中的噪声从4到约6SNU变化。所述第一和第二数据系列的错误条重叠。获取了没有耦合和铁磁性情况的数据但是没有绘成曲线，因为这些额外的点和错误条降低了曲线图500的清楚性。因此，量子位看到的噪声不受耦合器影响。
图15和16展示了耦合器可以将磁通量噪声传递至量子位中，并且例示了制造方法改变了在所得集成电路中观察到的粉红噪声。图1至14并且具体在图8至12和图14中描述的过程提供了具有较低噪声的集成电路。
在至少一些方面，本申请涉及用钝化保护来包裹超导布线。在一些实现方式中，所述钝化层可以是绝缘层，如上文描述的。在其他实现方式中，所述钝化层可以是非绝缘的，例如所述钝化层可以是超导金属，例如铝。
通过本文描述的方法进行的钝化可以应用于最顶部超导布线层并且可以应用于一个或多个内超导布线层。如果存在多于一个超导布线层，则最顶部(即，顶部)超导布线层就是相对于衬底从这两个或更多超导布线层相对向外隔开(即，定位)的层。这些内超导布线层是相对于所述衬底从所述顶部超导布线层相对向内隔开的层。
在此描述的方法的一个益处是保护超导布线不在后续被半导体制造装置所处理。
混合电介质***
在一些实现方式中，以上关于本发明的涉及制造超导电路的***和方法所描述的电介质层、绝缘层以及钝化层中的每一者是使用混合电介质***形成的。在一些实现方式中，在金属图案化之后沉积更高品质的电介质膜例如氮化硅，以便环绕或覆盖金属特征。在这些金属特征中的至少一个上沉积更常规(较低品质)的电介质膜例如二氧化硅，之后进行化学机械抛光(CMP)至所希望厚度。使用混合电介质材料提供了环绕金属特征的更高品质电介质并且提供了常规电介质以允许使用CMP进行平面化。在一些实现方式中，所述更高品质电介质可以用来保超导金属特征的侧面。
图17A至17E各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图18是流程图，示出了根据一个所展示实施例的用于生产如图17A至17E中所示的结构的制造方法1800。
现在参见图17A至17E以及图18，在1810中，半导体制造装置在衬底1702的至少一部分之上(例如，其上)沉积第一电介质层1704。例如，所述半导体制造装置采用CVD工艺在衬底1702上沉积第一电介质层1704。在一个实现方式中，衬底1702包括硅并且第一电介质层1704包括二氧化硅。在一个实施例中，在1810中，半导体制造装置将第一电介质层1704平面化。例如，所述半导体制造装置采用CMP工艺来将第一电介质层1704平面化。
如果衬底1702是由非导电材料(例如，蓝宝石)形成，则可能希望在1810中形成第一电介质层1704。相应地，在至少一个实现方式中，不进行以上关于1810所描述的动作。
在1820中，半导体制造装置沉积超导层并且对所述层进行图案化以便形成一个或多个特征，例如1706-1和1706-2。例如，所述半导体制造装置如上文参照图1和2所描述的沉积所述超导层并对其进行图案化。超导特征1706-1和1706-2可以例如各自包括铌。
在1830中，半导体制造装置在超导特征1706-1和1706-2中的至少一者之上沉积第二电介质层1708。在一个实现方式中，第二电介质层1708环绕并覆盖超导特征1706-1和1706-2中的至少一者。在一个实现方式中，第二电介质层1708包括比第一电介质层1704更高品质的电介质。在一个实现方式中，所述第二电介质层包括氮化硅。
在1840中，半导体制造装置在第二电介质层1708的至少一部分之上沉积第三电介质层1710。在一个实现方式中，第三电介质层1710包括与第一电介质层1704相同的电介质材料。在一个实现方式中，第三电介质层1710包括二氧化硅。
在1850中，半导体制造装置可以将第三电介质层1710平面化。例如，所述半导体制造装置采用CMP工艺来将第三电介质层1710平面化。
可能希望的是在1850中将第三电介质层1710平面化。相应地，在至少一个实现方式中，不进行以上关于1850所描述的这些动作。
另一个实现方式在金属膜的图案化之前在其顶上沉积高品质电介质膜。所述高品质电介质膜覆盖所述金属的顶表面以免暴露于不同的工艺化学物中。在所述高品质电介质膜和金属膜被图案化之后，在被覆盖的金属特征上沉积第二高品质电介质膜以便环绕所述被覆盖的金属特征的顶部和侧面。接着可以沉积常规电介质膜并将其CMP抛光至所希望厚度。
图19A至19F各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图20是流程图，示出了根据一个所展示实施例的用于生产如图19A至19F中所示的结构的制造方法2000。
现在参见图19A至19F以及图20，在2010中，半导体制造装置在衬底1902的至少一部分之上(例如，其上)沉积第一电介质层1904。例如，所述半导体制造装置采用CVD工艺在衬底1902上沉积第一电介质层1904。在一个实现方式中，衬底1902包括硅并且第一电介质层1904包括二氧化硅。在一个实现方式中，在2010中，半导体制造装置将第一电介质层1904平面化。例如，所述半导体制造装置采用CMP工艺来将第一电介质层1904平面化。
如果衬底1902是由非导电材料(例如，蓝宝石)形成，则可能希望在2010中形成第一电介质层1904。相应地，在至少一个实现方式中，不进行以上关于2010所描述的这些动作。
在2020中，半导体制造装置沉积超导层1906并且在2030中沉积第二电介质层1907。在一个实现方式中，超导层1906包括铌。在一个实现方式中，第二电介质层1907包括比第一电介质层1904更高品质的电介质。在一个实现方式中，所述第二电介质层包括氮化硅。
在2040中，半导体制造装置将两个层–超导层1906和第二电介质层1907–图案化以便形成一个或多个特征，例如包括元件1906-1和1907-1以及元件1906-2和1907-2的特征。例如，所述半导体制造装置如上文参照图1和2所描述的沉积所述超导层和第二电介质层并对其进行图案化。
在2050中，半导体制造装置在这些超导特征中的至少一个之上沉积第三电介质层1908，例如包括元件1906-1和1907-1以及元件1906-2和1907-2的特征。在一个实施例中，第三电介质层1908环绕并覆盖这些超导特征中的至少一个。在一个实现方式中，第三电介质层1908包括比第一电介质层1904更高品质的电介质。在一个实现方式中，所述第三电介质层包括氮化硅。
在2060中，半导体制造装置在第三电介质层1908的至少一部分之上沉积第四电介质层1910。在一个实施例中，第四电介质层1910包括与第一电介质层1904相同的电介质材料。在一个实施例中，第四电介质层1910包括二氧化硅。
在2070中，半导体制造装置可以将第四电介质层1910平面化。例如，所述半导体制造装置采用CMP工艺来将第三电介质层1910平面化。
可能希望的是在2070中将第三电介质层1910平面化。相应地，在至少一个实现方式中，不进行以上关于2070所描述的这些动作。
另一个实现方式可以包括在将这些金属特征图案化之后沉积高品质电介质，之后沉积常规的电介质膜。接着使用CMP来将这些电介质膜抛光直至金属顶表面。接着沉积另一个高品质电介质膜以形成层间电介质。可以沉积另一种电介质材料以形成具有所希望厚度的混合层间电介质。
图21A至21H各自是根据一个所展示实施例的超导集成电路在制造工艺的多个相继阶段中的相应截面表示。
图22是流程图，示出了根据一个所展示实施例的用于生产如图21A至21E中所示的结构的制造方法2200。
现在参见图21A至21H以及图22，在2210中，半导体制造装置在衬底2102的至少一部分之上(例如，其上)沉积第一电介质层2104。例如，所述半导体制造装置采用CVD工艺在衬底2102上沉积第一电介质层2104。在一个实现方式中，衬底2102包括硅并且第一电介质层2104包括二氧化硅。在一个实现方式中，在2210中，半导体制造装置将第一电介质层2104平面化。例如，所述半导体制造装置采用CMP工艺来将第一电介质层2104平面化。
如果衬底2102是由非导电材料(例如，蓝宝石)形成，则可能希望在2210中形成第一电介质层2104。相应地，在至少一个实现方式中，不进行以上关于2210所描述的这些动作。
在2220中，半导体制造装置沉积超导层并且对所述层进行图案化以便形成一个或多个特征，例如2106-1和2106-2。例如，所述半导体制造装置如上文参照图1和2所描述的沉积所述超导层并对其进行图案化。超导特征2106-1和2106-2可以各自包括铌。
在2230中，半导体制造装置在超导特征2106-1和2106-2中的至少一者之上沉积第二电介质层2108。在一个实现方式中，第二电介质层2108环绕并覆盖超导特征2106-1和2106-2中的至少一者。在一个实现方式中，第二电介质层2108包括比第一电介质层2104更高品质的电介质。在一个实现方式中，所述第二电介质层包括氮化硅。
在2240中，半导体制造装置在第二电介质层2108的至少一部分之上沉积第三电介质层2110。在一个实现方式中，第三电介质层2110包括与第一电介质层2104相同的电介质材料。在一个实现方式中，第三电介质层2110包括二氧化硅。
在2250中，半导体制造装置将第三电介质层2110抛光直至超导特征2106-1和2106-2中的至少一者的顶表面。例如，所述半导体制造装置采用CMP工艺来将第三电介质层2110抛光。
在2260中，半导体制造装置在超导特征2106-1和2106-2中的至少一者之上并且在第三电介质层2110的至少一部分之上沉积第四电介质层2112。
在2270中，半导体制造装置在第四电介质层2112的至少一部分之上沉积第五电介质层2114。在一个实施例中，第五电介质层2114包括与第一电介质层2104相同的电介质材料。在一个实现方式中，第五电介质层2110包括二氧化硅。
在2280中，半导体制造装置可以将第五电介质层2114平面化。例如，所述半导体制造装置采用CMP工艺来将第五电介质层2114平面化。
可能希望的是在2280中将第三电介质层2114平面化。相应地，在至少一个实现方式中，不进行以上关于2280所描述的这些动作。
可将以上所描述的各实施例进行组合以提供进一步的实施例。只要与此处的具体传授内容及定义并非不一致，在本说明书中提及的和/或在申请数据表中列出的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请、以及非专利公开，包括但不限于以下这些：62/036,969，2014年8月13日提交；62/120,723，2015年2月25日提交；61/979,406，2014年4月14日提交；61/987,782，2014年5月2日提交；61/940,278，2014年2月14日提交；61/714,642，2012年10月16日提交；61/608,379，2012年3月8日提交；以及61/156,377，2009年2月27日提交；以下美国专利公开号12/992,049，根据371(c)日期为2010年11月10日；14/600,962，2015年1月20日提交；以及以下WO专利申请公开号WO2013180780A3，都通过引用以其全部内容并入本文。如有必要，可以对实施例的多个方面进行修改，以利用各专利、申请和出版物中的***、电路及概念来提供更进一步的实施例。
鉴于以上的详细说明，可以对实施例做出这些和其他改变。总之，在以下权利要求书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所披露的特定实施例，而是应当被解释为包括所有可能的实施例、连同这些权利要求有权获得的等效物的整个范围。相应地，权利要求书并不受到本披露的限制。

Claims (16)

1.一种制造约瑟夫逊结的方法，所述方法包括：
沉积内超导层，所述内超导层包括在临界温度范围内为超导性的材料；
形成覆盖在所述内超导层的至少一部分上的氧化物层；
沉积外超导层以便覆盖在所述氧化物层的至少一部分上，所述外超导层包括在临界温度范围内为超导性的材料；
去除所述外超导层的一部分以便从所述外超导层中形成至少一个结构；
沉积第一绝缘层以便覆盖在所述外超导层的一部分上；
去除所述第一绝缘层的一部分以便限定穿过所述第一绝缘层的第一孔；
沉积覆盖在所述第一绝缘层的一部分上并且在所述第一孔的一部分内的第一超导布线层，其中，第一超导布线层包括在临界温度范围内为超导性的材料；
去除所述第一超导布线层的一部分；
沉积第二绝缘层以便覆盖在所述第一超导布线层的一部分上；
沉积顶部超导布线层以便覆盖在所述第二绝缘层的一部分上；
去除所述顶部超导布线层的一部分；以及
沉积钝化层以便覆盖在所述顶部超导布线层的一部分上，所述钝化层至少减小所述顶部超导布线层中的磁通量噪声的水平；
其中，沉积钝化层以便覆盖在所述顶部超导布线层的一部分上包括在所述顶部超导布线层的所述部分上沉积超导金属。
2.如权利要求1所述的方法，其中，在所述顶部超导布线层的所述部分上沉积超导金属包括在所述顶部超导布线层的所述部分上沉积铝。
3.如权利要求1所述的方法，其中，沉积第一绝缘层以便覆盖在所述外超导层的一部分上包括：
沉积第一电介质以便覆盖在所述外超导层的一部分上；以及
沉积第二电介质以便覆盖在所述第一电介质的至少一部分上。
4.如权利要求3所述的方法，其中，所述第一电介质包括氮化硅，并且所述第二电介质包括二氧化硅。
5.如权利要求1所述的方法，其中，沉积第二绝缘层以便覆盖在所述第一超导布线层的一部分上包括：
沉积第一电介质以便覆盖在所述第一超导布线层的一部分上；以及
沉积第二电介质以便覆盖在所述第一电介质的至少一部分上。
6.如权利要求5所述的方法，其中，沉积第一电介质包括沉积氮化硅，并且沉积第二电介质包括沉积二氧化硅。
7.如权利要求1所述的方法，其中，沉积钝化层以便覆盖在所述顶部超导布线层的一部分上包括：
沉积第一电介质以便覆盖在所述第一超导布线层的一部分上；以及
沉积第二电介质以便覆盖在所述第一电介质的至少一部分上。
8.如权利要求7所述的方法，其中，所述第一电介质包括氮化硅，并且所述第二电介质包括二氧化硅。
9.一种超导集成电路，包括：
衬底；
覆盖在所述衬底上的约瑟夫逊结多联层；
覆盖在所述约瑟夫逊结多联层上的多个超导布线层，其中，所述多个超导布线层包括在临界温度范围内为超导性的材料；
所述多个超导布线层中的顶部超导布线层，其中，所述顶部超导布线层在所述多个超导布线层中相对于所述衬底相对向外隔开；以及
覆盖在所述顶部超导布线层上的钝化层，
其中，覆盖在所述顶部超导布线层上的所述钝化层包括覆盖在所述顶部超导布线层上的超导金属层，并且所述钝化层至少减小所述顶部超导布线层中的磁通量噪声的水平。
10.如权利要求9所述的超导集成电路，其中，覆盖在所述顶部超导布线层上的所述超导金属层包括铝。
11.一种超导集成电路，包括：
衬底；
覆盖在所述衬底上的约瑟夫逊结多联层；
覆盖在所述约瑟夫逊结多联层上的多个超导布线层，所述多个超导布线层包括顶部超导布线层和内超导布线层，所述多个超导布线层包括在临界温度范围内为超导性的材料，所述顶部超导布线层被定位成从所述多个超导布线层中的所有其他超导布线层相对向外，并且所述内超导布线层被定位成相对于所述衬底从所述顶部超导布线层相对向内；以及
覆盖在所述内超导布线层上的钝化层，
其中，覆盖在所述内超导布线层上的所述钝化层包括覆盖在所述顶部超导布线层上的超导金属层，并且所述钝化层至少减小所述顶部超导布线层中的磁通量噪声的水平。
12.如权利要求11所述的超导集成电路，其中，覆盖在所述内超导布线层上的所述超导金属层包括铝。
13.如权利要求11所述的超导集成电路，所述约瑟夫逊结多联层包括：
内超导层，所述内超导层包括在临界温度范围内为超导性的材料；
覆盖在所述内超导层的至少一部分上的第一氧化物层；以及
覆盖在所述氧化物层的至少一部分上的超导结构，所述超导结构包括在临界温度范围内为超导性的材料。
14.如权利要求11所述的超导集成电路，进一步包括：
覆盖在所述衬底上的至少一个电介质层，其中，所述至少一个电介质层包括至少两种电介质。
15.如权利要求11所述的超导集成电路，进一步包括：
覆盖在所述衬底上的第一电介质；
覆盖在所述第一电介质的至少一部分上的超导层，所述超导层包括在临界温度范围内为超导性的材料；
覆盖在所述超导层的至少一部分上的第二电介质；以及
覆盖在所述第二电介质的至少一部分上的第三电介质。
16.如权利要求15所述的超导集成电路，其中，所述第一电介质和所述第三电介质中的至少一者包括二氧化硅，并且所述第二电介质包括氮化硅。
CN201580055716.4A 2014-08-13 2015-08-12 形成具有低磁噪声的超导布线层的方法 Active CN107004755B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462036969P 2014-08-13 2014-08-13
US62/036,969 2014-08-13
US201562120723P 2015-02-25 2015-02-25
US62/120,723 2015-02-25
PCT/US2015/044858 WO2016025598A1 (en) 2014-08-13 2015-08-12 Method of forming superconducting wiring layers with low magnetic noise

Publications (2)

Publication Number Publication Date
CN107004755A CN107004755A (zh) 2017-08-01
CN107004755B true CN107004755B (zh) 2020-11-24

Family

ID=55304584

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580055716.4A Active CN107004755B (zh) 2014-08-13 2015-08-12 形成具有低磁噪声的超导布线层的方法

Country Status (5)

Country Link
US (1) US10454015B2 (zh)
EP (1) EP3195377B1 (zh)
JP (1) JP6785219B2 (zh)
CN (1) CN107004755B (zh)
WO (1) WO2016025598A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3422412A3 (en) 2009-02-27 2019-05-01 D-Wave Systems Inc. Superconducting integrated circuit
WO2013180780A2 (en) 2012-03-08 2013-12-05 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
KR102161140B1 (ko) * 2015-10-29 2020-09-29 구글 엘엘씨 양자 비트에서 누설 제거
CN110235150B (zh) 2016-12-29 2023-05-12 谷歌有限责任公司 选择性覆盖以减少量子比特失相
CN110462857B (zh) 2017-02-01 2024-02-27 D-波***公司 用于制造超导集成电路的***和方法
US10276504B2 (en) 2017-05-17 2019-04-30 Northrop Grumman Systems Corporation Preclean and deposition methodology for superconductor interconnects
US10367134B2 (en) 2017-06-07 2019-07-30 International Business Machines Corporation Shadow mask sidewall tunnel junction for quantum computing
CN111095306A (zh) * 2017-09-13 2020-05-01 谷歌有限责任公司 用于超导量子计算的混合动态电感器件
US10651362B2 (en) * 2017-09-26 2020-05-12 Microsoft Technology Licensing, Llc Method of forming superconducting apparatus including superconducting layers and traces
US10446736B2 (en) * 2017-11-27 2019-10-15 International Business Machines Corporation Backside coupling with superconducting partial TSV for transmon qubits
AU2018247327B1 (en) * 2018-07-23 2018-12-06 Q-CTRL Pty Ltd Multi-qubit control
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits
US11581472B2 (en) 2019-08-07 2023-02-14 International Business Machines Corporation Superconductor-semiconductor Josephson junction
US10978631B2 (en) 2019-09-11 2021-04-13 International Business Machines Corporation Combined dolan bridge and quantum dot josephson junction in series
US11309479B2 (en) 2019-12-06 2022-04-19 International Business Machines Corporation Computing devices containing magnetic Josephson Junctions with embedded magnetic field control element
CN111682022B (zh) * 2020-05-12 2023-10-31 中国科学院上海微***与信息技术研究所 基于异层jtl布局布线的超导集成电路设计方法
CN111863016B (zh) * 2020-06-15 2022-09-02 云南国土资源职业学院 一种天文时序信号的噪声估计方法
CN113437209B (zh) * 2021-07-02 2022-06-21 中国科学院上海微***与信息技术研究所 亚微米堆栈结构约瑟夫森结器件及其制备方法
US11809839B2 (en) 2022-01-18 2023-11-07 Robert Lyden Computer language and code for application development and electronic and optical communication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6517944B1 (en) * 2000-08-03 2003-02-11 Teracomm Research Inc. Multi-layer passivation barrier for a superconducting element
CN102334206A (zh) * 2009-02-27 2012-01-25 D-波***公司 用于制造超导集成电路的***及方法
US8437818B1 (en) * 2010-01-08 2013-05-07 Hypres, Inc. System and method for providing multi-conductive layer metallic interconnects for superconducting integrated circuits

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689559A (en) 1984-11-13 1987-08-25 Sperry Corporation Apparatus and method to reduce the thermal response of SQUID sensors
DE3604202C2 (de) 1985-02-14 1997-01-09 Nippon Denso Co Direkt beheizte Strömungsmeßvorrichtung
JPS6215869A (ja) 1985-07-13 1987-01-24 Nippon Telegr & Teleph Corp <Ntt> ジヨセフソン素子の作製方法
JPS62200777A (ja) * 1986-02-28 1987-09-04 Fujitsu Ltd 超伝導薄膜の加工方法
JPS6476610A (en) * 1987-09-17 1989-03-22 Fujitsu Ltd Superconductive composite material
JPH03286578A (ja) * 1990-04-03 1991-12-17 Nec Corp ニオブ膜エッチング用アルミニウムマスクの加工方法
US5055158A (en) * 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
JP3329127B2 (ja) 1995-03-24 2002-09-30 松下電器産業株式会社 超伝導発振器
JPH104223A (ja) 1996-06-18 1998-01-06 Kokusai Chodendo Sangyo Gijutsu Kenkyu Center 酸化物超電導体ジョセフソン素子
US5863868A (en) 1996-04-08 1999-01-26 Trw Inc. Superconductive quantum interference device for digital logic circuits
KR100372889B1 (ko) 1999-12-21 2003-02-19 한국전자통신연구원 경사형 모서리 조셉슨 접합소자 및 그 제조방법
US20020117738A1 (en) 2000-12-22 2002-08-29 Amin Mohammad H.S. Quantum bit with a multi-terminal junction and loop with a phase shift
US6518673B2 (en) 2001-06-15 2003-02-11 Trw Inc. Capacitor for signal propagation across ground plane boundaries in superconductor integrated circuits
JP2004214293A (ja) * 2002-12-27 2004-07-29 National Institute Of Advanced Industrial & Technology 粒子検出器
US7081417B2 (en) * 2003-06-27 2006-07-25 Hitachi, Ltd. Manufacturing method for electronic device and multiple layer circuits thereof
WO2005041264A2 (en) 2003-10-23 2005-05-06 Star Cryoelectronics, Llc Charge dissipative dielectric for cryogenic devices
US7135701B2 (en) 2004-03-29 2006-11-14 D-Wave Systems Inc. Adiabatic quantum computation with superconducting qubits
US7533068B2 (en) 2004-12-23 2009-05-12 D-Wave Systems, Inc. Analog processor comprising quantum devices
US20070194225A1 (en) * 2005-10-07 2007-08-23 Zorn Miguel D Coherent electron junction scanning probe interference microscope, nanomanipulator and spectrometer with assembler and DNA sequencing applications
DE102006040585B4 (de) 2006-08-30 2013-02-07 Infineon Technologies Ag Verfahren zum Auffüllen eines Grabens in einem Halbleiterprodukt
US7615385B2 (en) * 2006-09-20 2009-11-10 Hypres, Inc Double-masking technique for increasing fabrication yield in superconducting electronics
KR101446943B1 (ko) 2006-12-05 2014-10-06 디-웨이브 시스템즈, 인코포레이티드 양자 프로세서 요소들의 국부적 프로그래밍을 위한 시스템들, 방법들 및 장치
WO2008083498A1 (en) 2007-01-12 2008-07-17 D-Wave Systems, Inc. Systems, devices and methods for interconnected processor topology
US8098179B2 (en) 2007-05-14 2012-01-17 D-Wave Systems Inc. Systems, methods and apparatus for digital-to-analog conversion of superconducting magnetic flux signals
JP5351893B2 (ja) 2007-09-24 2013-11-27 ディー−ウェイブ システムズ，インコーポレイテッド 量子ビット状態の読み出しシステム、方法、および装置
US8190548B2 (en) 2007-11-08 2012-05-29 D-Wave Systems Inc. Systems, devices, and methods for analog processing
CN101978368A (zh) * 2008-03-24 2011-02-16 D-波***公司 用于模拟处理的***、装置与方法
EP2304550A2 (en) 2008-06-03 2011-04-06 D-Wave Systems Inc. Systems, methods and apparatus for superconducting demultiplexer circuits
US9355362B2 (en) 2011-11-11 2016-05-31 Northrop Grumman Systems Corporation Quantum bits and method of forming the same
WO2013180780A2 (en) * 2012-03-08 2013-12-05 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9231476B2 (en) * 2013-05-01 2016-01-05 Texas Instruments Incorporated Tracking energy consumption using a boost-buck technique
US9183508B2 (en) 2013-08-07 2015-11-10 D-Wave Systems Inc. Systems and devices for quantum processor architectures
US9634224B2 (en) 2014-02-14 2017-04-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6517944B1 (en) * 2000-08-03 2003-02-11 Teracomm Research Inc. Multi-layer passivation barrier for a superconducting element
CN102334206A (zh) * 2009-02-27 2012-01-25 D-波***公司 用于制造超导集成电路的***及方法
US8437818B1 (en) * 2010-01-08 2013-05-07 Hypres, Inc. System and method for providing multi-conductive layer metallic interconnects for superconducting integrated circuits

Also Published As

Publication number Publication date
CN107004755A (zh) 2017-08-01
EP3195377A1 (en) 2017-07-26
US10454015B2 (en) 2019-10-22
US20180219150A1 (en) 2018-08-02
WO2016025598A1 (en) 2016-02-18
EP3195377A4 (en) 2017-08-23
JP2017529695A (ja) 2017-10-05
JP6785219B2 (ja) 2020-11-18
EP3195377B1 (en) 2021-12-15

Similar Documents

Publication Publication Date Title
CN107004755B (zh) 形成具有低磁噪声的超导布线层的方法
CN110291649B (zh) 原位制造马约拉纳材料超导体混合网络的方法及混合结构
US10453894B2 (en) Systems and methods for fabrication of superconducting integrated circuits
US6759263B2 (en) Method of patterning a layer of magnetic material
US9634224B2 (en) Systems and methods for fabrication of superconducting circuits
US7320942B2 (en) Method for removal of metallic residue after plasma etching of a metal layer
US7105361B2 (en) Method of etching a magnetic material
US6893893B2 (en) Method of preventing short circuits in magnetic film stacks
US20040026369A1 (en) Method of etching magnetic materials
Borah et al. Plasma etch technologies for the development of ultra-small feature size transistor devices
US10157961B2 (en) Method of manufacturing magnetoresistive element
US20040137749A1 (en) Method for removing conductive residue
TWI450427B (zh) 磁阻效應元件的製造方法
US11856871B2 (en) Quantum processors
CN105140389B (zh) 一种三轴磁传感器的制造方法
Welch et al. Formation of nanoscale structures by inductively coupled plasma etching
CN113314661A (zh) 实现约瑟夫森结选择性外延生长的方法、装置和介质
Saidov et al. Controlled Stepwise Wet Etching of Polycrystalline Mo Nanowires
KR101489740B1 (ko) 자기터널접합 구조용 건식 식각 방법 및 이를 위한 기화장치
Luo et al. Large area nanorings fabricated using an atomic layer deposition Al2O3 spacer for magnetic random access memory application
CN108511389A (zh) 半导体制造方法和等离子体处理装置
JP5200687B2 (ja) 半導体装置の製造方法
JP3887367B2 (ja) トンネル接合を有する素子の製造方法および製造装置
KR20240093127A (ko) 이차원 반도체 물질의 등방성 식각 방법
KR101818592B1 (ko) 미세 세라믹 패턴 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant