CN106935592A - 3d nand闪存的形成方法 - Google Patents
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Abstract
一种3D NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成底层复合层；形成贯穿底层复合层厚度的第一凹槽；在第一凹槽中形成填充体层后，形成覆盖填充体层和底层复合层的顶层复合层；在顶层复合层和底层复合层中形成通孔后，在通孔中形成栅介质层和沟道层；形成覆盖顶层复合层、栅介质层和沟道层的第二绝缘层；去除填充体层正上方的第二绝缘层和顶层复合层，形成第二凹槽，然后去除所述填充体层，暴露出第一凹槽；之后，去除底层复合层中的第一牺牲层和顶层复合层中的第二牺牲层，形成开口；在开口中形成控制栅后，在凹槽中形成源线结构。所述方法能避免第一凹槽的宽度过小，从而避免控制栅与源线结构之间发生击穿。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存的形成方法。
背景技术
快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。
随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D NAND闪存。
现有的3D NAND闪存的结构示意图，参考图1，包括：半导体衬底100；半导体衬底100上的若干层层叠的控制栅110；第一绝缘层120，位于相邻层的控制栅110之间、底层的控制栅110和半导体衬底100之间、顶层的控制栅110表面；贯穿所述控制栅110和第一绝缘层120的厚度的通孔(未图示)；位于所述通孔底部的衬底延伸区101；栅介质层130，位于衬底延伸区101上的所述通孔的侧壁、及衬底延伸区101的部分表面；沟道层140，位于所述通孔内且位于栅介质层130表面；沟道介质层150，位于所述通孔内且被所述沟道层140包裹；第二绝缘层160，覆盖第一绝缘层120、控制栅110、栅介质层130、沟道层140和沟道介质层150；凹槽170，贯穿所述第二绝缘层160、第一绝缘层120和控制栅110的厚度；源线掺杂区180，位于所述凹槽170下的半导体衬底100中；源线结构(未图示)，填充满所述凹槽170；位于各层控制栅110表面的若干字线插塞111；位于若干字线插塞111顶部的若干字线112；位线插塞 190，贯穿所述第二绝缘层160厚度且与所述沟道层140连接；若干分立的位线191，位于若干位线插塞190顶部表面，且横跨所述源线结构。
然而，现有技术中形成的3D NAND闪存的性能有待提高。
发明内容
本发明解决的问题是提供一种3D NAND闪存的形成方法，避免第一凹槽的宽度过小，从而避免控制栅与源线结构之间发生击穿的现象。
为解决上述问题，本发明提供一种3D NAND闪存的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成底层复合层，所述底层复合层包括交错层叠的若干层第一子绝缘层和若干层第一牺牲层，且所述底层复合层的底层为第一子绝缘层，所述底层复合层的顶层为第一牺牲层；刻蚀所述底层复合层，形成贯穿所述底层复合层厚度的第一凹槽；在所述第一凹槽中形成填充体层后，形成覆盖所述填充体层和底层复合层的顶层复合层，所述顶层复合层包括交错层叠的若干层第二子绝缘层和若干层第二牺牲层，且所述顶层复合层的底层和顶层均为第二子绝缘层；在所述顶层复合层和底层复合层中形成通孔后，在所述通孔侧壁形成栅介质层；在所述通孔中形成沟道层，所述沟道层位于所述栅介质层的表面；形成覆盖所述顶层复合层、栅介质层和沟道层的第二绝缘层；去除所述填充体层正上方的第二绝缘层和顶层复合层，形成第二凹槽；形成第二凹槽后，去除所述填充体层，暴露出第一凹槽，第一凹槽和第二凹槽贯通构成凹槽；形成所述凹槽后，去除所述第一牺牲层和第二牺牲层，形成开口；在所述开口中形成控制栅后，在所述凹槽中形成源线结构。
可选的，刻蚀所述底层复合层的工艺为各向异性干刻工艺。
可选的，所述填充体层的材料为氧化硅、氮氧化硅或碳氧化硅。
可选的，形成所述填充体层的方法为：在所述第一凹槽中和所述底层复合层顶部表面形成填充体初始层；去除高于所述底层复合层顶部表面的填充体初始层，形成填充体层。
可选的，所述第二绝缘层的材料为氧化硅、氮氧化硅或碳氧化硅。
可选的，去除所述填充体层正上方的第二绝缘层和顶层复合层的工艺为各向异性干刻工艺。
可选的，去除所述填充体层的工艺为湿法刻蚀工艺。
可选的，所述湿法刻蚀的参数为：采用的刻蚀溶液为NH4和HF的混合溶液，NH4的体积百分比浓度为25％～60％，HF的体积百分比浓度为30％～60％，刻蚀温度为20摄氏度～30摄氏度。
可选的，所述第一子绝缘层和第二子绝缘层的材料为氧化硅、氮氧化硅或碳氧化硅。
可选的，所述第一牺牲层和第二牺牲层的材料为氮化硅。
可选的，形成所述源线结构的步骤为：在所述凹槽的侧壁和底部形成源隔离层；在所述源隔离层表面形成填充满所述凹槽的源导电层，所述源隔离层和所述源导电层构成源线结构。
可选的，形成所述填充体层之前，还包括：形成位于第一凹槽侧壁和底部的第一保护层；去除所述填充体层和第一保护层正上方的第二绝缘层和顶层复合层，形成第二凹槽；形成所述第二凹槽后，还包括：在第二凹槽侧壁形成第二保护层；以所述第一保护层和第二保护层为掩膜去除所述填充体层后，去除所述第一保护层和第二保护层，暴露出第一凹槽。
可选的，形成所述第二绝缘层后，还包括：在所述第二绝缘层上由下到上依次形成掩膜保护层和图形化的无定型碳掩膜层；以所述图形化的无定型碳掩膜层为掩膜刻蚀所述填充体层和第一保护层正上方的掩膜保护层、第二绝缘层和顶层复合层，形成第二凹槽；以所述掩膜保护层、第一保护层和第二保护层为掩膜去除所述填充体层。
与现有技术相比，本发明的技术方案具有以下优点：
由于在形成顶层复合层之前，在所述底层复合层中形成了第一凹槽，然后在第一凹槽中形成填充体层占据第一凹槽的位置以进行后续的步骤(包括形成顶层复合层、通孔、栅介质层、沟道层、第二绝缘层的步骤)，待上述步骤完成后，去除所述填充体层正上方的第二绝缘层和顶层复合层，形成第 二凹槽，待形成控制栅后，在所述第一凹槽和第二凹槽中形成源线结构。可见，只需要在形成所述顶层复合层之前，对所述底层复合层进行刻蚀就可以形成第一凹槽，而不需要在形成顶层复合层和第二绝缘层后，对第二绝缘层、顶层复合层和底层复合层进行刻蚀才能形成贯穿底层复合层厚度的第一凹槽。由于底层复合层的厚度相对于顶层复合层、底层复合层和第二绝缘层的总厚度较小，能够避免在底层复合层中形成的第一凹槽的宽度过小。第一凹槽和第二凹槽贯通构成凹槽，从而本发明能够避免所述凹槽的底部宽度过小，避免控制栅与源线结构之间发生击穿的现象。
附图说明
图1为现有技术中3D NAND闪存的结构示意图；
图2至图4为现有技术中3D NAND闪存形成过程的结构示意图；
图5至图28是本发明一实施例中3D NAND闪存形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的3D NAND闪存性能有待提高。
参考图1，图1现有技术中3D NAND闪存的结构示意图。为形成图1所示的3D NAND闪存，现有技术中需要进行以下的步骤：
参考图2，提供半导体衬底100；在所述半导体衬底100上形成复合层122，所述复合层122包括交错层叠的若干层第一绝缘层120和若干层牺牲层121，且所述复合层122的顶层和底层均为第一绝缘层120；在所述复合层122中形成贯穿所述复合层122厚度的通孔(未图示)；在所述通孔底部形成衬底延伸区101；形成衬底延伸区101后，在所述通孔侧壁和部分衬底延伸区101的表面形成栅介质层130，然后在所述通孔内形成沟道层140和沟道介质层150，所述沟道层140位于栅介质层130表面，所述沟道介质层150被所述沟道层140包裹；形成覆盖所述复合层122、栅介质层130、沟道层140和沟道介质层150的第二绝缘层160；形成贯穿所述第二绝缘层160和所述复合层122的厚度的凹槽170；在所述凹槽170底部的半导体衬底100中形成源线掺杂区180。
参考图3，形成源线掺杂区180后，去除所述牺牲层121，形成开口113。
参考图4，在所述开口113中形成控制栅110；形成控制栅110后，在所述凹槽170(参考图3)中形成源线结构190。
后续还包括(参考图1)：在各层控制栅110表面形成若干字线插塞111；在字线插塞111顶部形成字线112；形成贯穿所述第二绝缘层160厚度且与所述沟道层140连接的位线插塞190；形成若干分立的位线191，所述位线191位于若干位线插塞190顶部表面且横跨所述源线结构190。
研究发现，现有技术中形成的3D NAND闪存中，凹槽170的底部宽度较小，导致位于凹槽170周围的控制栅110与凹槽170内的源线结构190之间容易发生击穿，原因在于：
由于先形成通孔及所述通孔内的栅介质层130、沟道层140和沟道介质层150，然后形成第二绝缘层160，再形成贯穿所述第二绝缘层160和复合层122厚度的凹槽170和所述凹槽170内的源线结构190，使得在形成凹槽170时，第二绝缘层160和复合层122的总厚度较厚。通常需要采用各向异性干刻工艺刻蚀第二绝缘层160和复合层122以形成凹槽170，在刻蚀的过程中，随着深度的增加，形成的凹槽170的宽度会变小。而由于所述第二绝缘层160和复合层110的总厚度较厚，凹槽170的深宽比增加，导致形成的凹槽170的底部宽度过小，容易引发位于凹槽170两侧的控制栅110与凹槽170内的源线结构190之间发生击穿的现象。
在此基础上，本发明提供一种3D NAND闪存的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成底层复合层，所述底层复合层包括交错层叠的若干层第一子绝缘层和若干层第一牺牲层，且所述底层复合层的底层为第一子绝缘层，所述底层复合层的顶层为第一牺牲层；刻蚀所述底层复合层，形成贯穿所述底层复合层厚度的第一凹槽；在所述第一凹槽中形成填充体层后，形成覆盖所述填充体层和底层复合层的顶层复合层，所述顶层复合层包括交错层叠的若干层第二子绝缘层和若干层第二牺牲层，且所述顶层复合层的底层和顶层均为第二子绝缘层；在所述顶层复合层和底层复合层中形成通孔后，在所述通孔侧壁形成栅介质层；在所述通孔中形成沟道层，所述 沟道层位于所述栅介质层的表面；形成覆盖所述顶层复合层、栅介质层和沟道层的第二绝缘层；去除所述填充体层正上方的第二绝缘层和顶层复合层，形成第二凹槽；形成第二凹槽后，去除所述填充体层，暴露出第一凹槽，第一凹槽和第二凹槽贯通构成凹槽；形成所述凹槽后，去除所述第一牺牲层和第二牺牲层，形成开口；在所述开口中形成控制栅后，在所述凹槽中形成源线结构。本发明能够避免所述第一凹槽的宽度过小，从而避免后续形成的控制栅与源线结构之间发生击穿的现象。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图28是本发明一实施例中3D NAND闪存形成过程的结构示意图。
参考图5，提供半导体衬底200；在所述半导体衬底200上形成底层复合层210。
所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料，不再一一举例。本实施例中，所述半导体衬底200为硅。
所述底层复合层210包括交错层叠的若干层第一子绝缘层211和若干层第一牺牲层212，且所述底层复合层210的底层为第一子绝缘层211，所述底层复合层210的顶层为第一牺牲层212。在实际工艺中，可以根据需要选择第一子绝缘层211和第一牺牲层212的具体层数，图4仅为示例出3层第一子绝缘层211和3层第一牺牲层212。
在所述底层复合层210中，所述第一牺牲层212用于为后续形成的部分控制栅占据位置，后续去除所述第一牺牲层212，并在去除第一牺牲层212后留下的位置中形成部分控制栅，为了方面说明，后续在去除第一牺牲层212后留下的位置中形成的控制栅称为第一控制栅。所述第一子绝缘层211位于相邻两层的第一牺牲层212之间、以及第一牺牲层212与半导体衬底200之间，后续第一牺牲层212的位置由第一控制栅取代后，使得第一子绝缘层211用于在相邻层的第一控制栅之间、第一控制栅和半导体衬底200之间进行电学隔离，且电学隔离第一控制栅和后续形成的栅介质层、沟道层。
所述第一子绝缘层211和第一牺牲层212的材料不同，使在后续去除第一牺牲层212的过程中，所述第一牺牲层212相对于第一子绝缘层211具有较高的刻蚀选择比，从而保证所述第一子绝缘层211的形貌良好，尺寸精确，从而使得后续形成的第一控制栅的形貌良好、尺寸精确。此外，所述第一牺牲层212需要选择易于去除的材料。所述第一子绝缘层211的材料为氧化硅、氮氧化硅或碳氧化硅；本实施例中，所述第一子绝缘层211的材料为氧化硅；所述第一牺牲层212的材料为氮化硅。
形成所述底层复合层210后，刻蚀所述底层复合层210，形成贯穿所述底层复合层210厚度的第一凹槽。
刻蚀所述底层复合层210的工艺为各向异性干刻工艺，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺，具体的，参考图6，在所述底层复合层210上形成图形化的掩膜层220，所述图形化的掩膜层220定义第一凹槽220的位置；参考图7，以所述图形化的掩膜层220为掩膜刻蚀所述底层复合层210直至暴露出所述半导体衬底200的表面，形成贯穿所述底层复合层210厚度的第一凹槽230；然后，参考图8，将所述图形化的掩膜层220去除。
需要说明的是，图形化的掩膜层220的材料与所述第一子绝缘层211和第一牺牲层212的材料不同，使得在刻蚀底层复合层210以形成第一凹槽230的过程中，所述第一子绝缘层211相对于图形化的掩膜层220具有较高的刻蚀选择比，且第一牺牲层212相对于所述图形化的掩膜层220具有较高的刻蚀选择比，能够使得所述图形化的掩膜层220的图形较为稳定。另外，在所述图形化的掩膜层220需要采用物理强度较大的材料，以避免在刻蚀底层复合层210的过程中，所述图形化的掩膜层220被完全去除。本实施例中，所述图形化的掩膜层220的材料为无定形碳。
参考图9，图9为对应图8的俯视图，示出了第一凹槽230的形状为条形状。
参考图10，图10为在图8基础上形成的示意图，在所述第一凹槽230中形成填充体层240。
所述填充体层240的材料为氧化硅、氮氧化硅或碳氧化硅。
形成所述填充体层240的方法为：在所述第一凹槽230中和所述底层复合层210顶部表面形成填充体初始层(未图示)，形成所述填充体初始层的工艺为沉积工艺，如流体化学气相沉积(FCVD)工艺或亚大气压化学气相沉积(SACVD)工艺；采用平坦化工艺，如化学机械研磨工艺或干刻工艺，去除高于所述底层复合层210顶部表面的填充体初始层，形成填充体层240，所述填充体层240与所述底层复合层210的顶部表面齐平。
本实施例中，形成所述填充体层240之前，还包括：形成位于第一凹槽230侧壁和底部的第一保护层241，使得后续在去除填充体层240的过程中，所述第一保护层241能够保护填充体层240侧壁的第一子绝缘层211和第一牺牲层212不受到刻蚀损伤，尤其是保护填充体层240侧壁的第一子绝缘层211。具体的，采用沉积工艺在所述第一凹槽230侧壁和底部及所述底层复合层210的顶部表面形成第一保护层材料层(未图示)；在所述第一保护层材料层表面形成填充满所述第一凹槽230的填充体初始层；然后去除高于所述底层复合层210顶部表面的第一保护层材料层和填充体初始层，在第一凹槽230中形成第一保护层241和填充体层240，所述填充体层240与所述底层复合层210的顶部表面齐平。所述第一保护层241的材料为氮化硅。
参考图11，形成覆盖所述填充体层240和底层复合层210的顶层复合层250。
所述顶层复合层250包括交错层叠的若干层第二子绝缘层251和若干层第二牺牲层252，且所述顶层复合层250的底层和顶层均为第二子绝缘层251。在实际工艺中，可以根据需要选择第二子绝缘层251和第二牺牲层252的具体层数，图10仅为示例出4层第二子绝缘层251和3层第二牺牲层252。
本实施例中，所述顶层复合层250还覆盖着第一保护层241。
在所述顶层复合层250中，所述第二牺牲层252用于为后续形成的部分控制栅占据位置，后续去除所述第二牺牲层252，并在去除第二牺牲层252后留下的位置中形成部分控制栅，为了方面说明，后续在去除第二牺牲层252后留下的位置中形成的控制栅称为第二控制栅。所述第二子绝缘层251位于相邻两层的第二牺牲层252之间、第二牺牲层252与底层复合层210之间、 以及顶层的第二牺牲层252上，后续第二牺牲层252的位置由第二控制栅取代后，使得第二子绝缘层251用于在相邻层的第二控制栅之间、第二控制栅和底层复合层210之间进行电学隔离、且电学隔离第二控制栅和后续形成的栅介质层、沟道层。
所述第二子绝缘层251和第二牺牲层252的材料不同，使在后续去除第二牺牲层252的过程中，所述第二牺牲层252相对于所述第二子绝缘层251具有较高的刻蚀选择比，从而保证所述第二子绝缘层251的形貌良好，尺寸精确，从而使得后续形成的第二控制栅的形貌良好、尺寸精确。此外，所述第二牺牲层252需要选择易于去除的材料。所述第二子绝缘层251的材料为氧化硅、氮氧化硅或碳氧化硅；本实施例中，所述第二子绝缘层251的材料为氧化硅。所述第二牺牲层252的材料为氮化硅。
第一子绝缘层211和第二子绝缘层251构成第一绝缘层。
接着，需要在所述顶层复合层250和底层复合层210中形成栅介质层和沟道层。图12至图20为栅介质层和沟道层形成过程的结构示意图。
参考图12，图12为在图11基础上形成示意图，刻蚀所述顶层复合层250和底层复合层210，形成贯穿所述顶层复合层250和底层复合层210厚度的通孔260。
在形成通孔260前，需要形成定义所述通孔260位置的图形化的掩膜层(未图示)，其材料为无定型碳，然后以所述图形化的掩膜层刻蚀顶层复合层250和底层复合层210，具体的，采用各向异性干刻工艺刻蚀所述顶层复合层250和底层复合层210直至暴露出半导体衬底200的表面，形成通孔260，然后去除定义所述通孔260位置的图形化的掩膜层。
参考图13，图13为对应图12的俯视图，示出了通孔260的形状和位置，所述通孔260的形状为圆柱体形，所述通孔260沿第一凹槽230的延伸方向分立排列，本实施例中，沿着第一凹槽230的延伸方向的每列均形成4个通孔260，仅作为示例。在其它实施例中，可以根据工艺需要设定通孔260的数量。
参考图14，图14为在图12基础上形成的示意图，在所述通孔260的底 部形成衬底延伸区270；形成衬底延伸区270后，在所述通孔260的底部和侧壁、以及顶层复合层250的顶部表面形成栅介质层280。
所述衬底延伸区270的材料和半导体衬底200的材料相同。形成衬底延伸区270的工艺为选择性外延生长工艺。衬底延伸区270的作用为提高电子迁移率。
本实施例中，所述栅介质层280包括依次沉积的顶部介质层(未图示)、捕获电荷层(未图示)、隧穿介质层(未图示)和保护层(未图示)，所述顶部介质层、捕获电荷层、隧穿介质层和保护层构成的结构称为ONON结构层。在通孔260的底部及顶层复合层250的顶部表面，顶部介质层、捕获电荷层、隧穿介质层和保护层由下到上依次层叠，在通孔260的侧壁，顶部介质层、捕获电荷层、隧穿介质层和保护层由外向内依次层叠。
所述隧穿介质层和顶部介质层的材料为氧化硅；所述捕获电荷层和保护层的材料为氮化硅。本实施例中，为了使得通孔260侧壁的顶部介质层、捕获电荷层、隧穿介质层和保护层的厚度均匀，形貌良好，选择在炉管中形成顶部介质层、捕获电荷层、隧穿介质层和保护层。在其它实施例中，也可以采用沉积工艺形成，如原子层沉积工艺等。
需要说明的是，在其它实施例中，栅介质层280可以为ONO结构层，即栅介质层280仅包括顶部介质层、捕获电荷层和隧穿介质层，不包括保护层，顶部介质层、捕获电荷层和隧穿介质层构成ONO结构层，顶部介质层和隧穿介质层的材料为氧化硅，捕获电荷层的材料为氮化硅。
相比ONO结构层，ONON结构层的形成能够增加3D NAND闪存的寿命。
参考图15，在栅介质材料层280表面形成第一沟道层290。
所述第一沟道层290的材料为多晶硅。在炉管中形成第一沟道层290。第一沟道层290的作用为：后续刻蚀通孔260底部的栅介质层280和第一沟道层290以暴露出衬底延伸区270的顶部表面的过程中，第一沟道层290能够保护通孔260侧壁的栅介质层280不受到刻蚀损伤。
参考图16，回刻蚀所述第一沟道层290与栅介质层280，将通孔260底部的栅介质层280和第一沟道层290刻穿并暴露出衬底延伸区270的顶部表 面。
在回刻蚀所述第一沟道层290与栅介质层280的过程中，也将顶层复合层250顶部表面的第一沟道层290与栅介质层280去除。
需要说明的是，在回刻蚀所述第一沟道层290与栅介质层280的过程中，通孔260侧壁的第一沟道层290保护通孔260侧壁的栅介质层280不受到刻蚀损伤，而尽管通孔260侧壁的第一沟道层290的厚度有所减小，不会影响形成总的沟道区，因为后续还要形成第二沟道层，第二沟道层能够弥补第一沟道层290减小的厚度。
接着，参考图17，在第一沟道层290侧壁、通孔260(参考图16)底部、以及顶层复合层250的顶部表面形成第二沟道层300，然后在所述第二沟道层300表面形成填充满所述通孔260的沟道介质层310。
所述第二沟道层300的材料为多晶硅。在炉管中形成第二沟道层300。
沟道介质层310的材料为氧化硅。形成沟道介质层310的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。或者，在炉管中形成沟道介质层310。
参考图18，回刻蚀沟道介质层310，去除顶层复合层250上的沟道介质层310，并去除通孔260中部分高度的沟道介质层310，形成凹陷320。
参考图19，在所述凹陷320(参考图18)中、以及第二沟道层300表面形成第三沟道层330。
所述第三沟道层330的材料为多晶硅，在炉管中形成第三沟道层330。
参考图20，平坦化所述第三沟道层330和第二沟道层300直至暴露出顶层复合层250的顶部表面。
平坦化所述第三沟道层330和第二沟道层300的工艺为机械化学研磨工艺或回刻蚀工艺。
平坦化所述第三沟道层330和第二沟道层300后，第三沟道层330、第二沟道层300和第一沟道层290构成沟道层，然后对所述沟道层的顶部进行离子注入，使所述沟道层的顶部掺杂有离子，从而在所述沟道层顶部形成漏区 (未图示)。
需要说明的是，本实施例中，还形成了沟道介质层310，目的在于：使得第二沟道层300的厚度较薄，第二沟道层300的厚度较小，第二沟道层300的厚度不及一个晶粒的大小，能够将第二沟道层300即将形成的晶粒打散，使得阈值电压分布带较窄。在其它实施例中，可以不形成沟道介质层310。
此时，形成栅介质层280和沟道层的步骤实施完。
接着，参考图21，形成覆盖所述顶层复合层250、栅介质层280和沟道层的第二绝缘层340。
所述第二绝缘层340的材料为氧化硅、氮氧化硅或碳氧化硅。形成所述第二绝缘层340的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。
本实施例中，第二绝缘层340还覆盖沟道介质层310。
形成第二绝缘层340后，需要去除所述填充体层240正上方的第二绝缘层340和顶层复合层250，形成第二凹槽。
本实施例中，包括：去除所述填充体层240和第一保护层241正上方的第二绝缘层340和顶层复合层250，形成第二凹槽。
图22至图23为去除所述填充体层240和第一保护层241正上方的第二绝缘层340和顶层复合层250的具体步骤。
参考图22，在所述第二绝缘层340上由下到上依次形成掩膜保护层350、无定型碳掩膜层351、底部抗反射层352和图形化的光刻胶层353。
所述图形化的光刻胶层353定义出待形成的第二凹槽的位置。
所述底部抗反射层352使得形成的图形化的光刻胶层353的图形形貌良好。所述底部抗反射层352为非必须层。
无定型碳掩膜层351与所述第二子绝缘层251、第二牺牲层252、第一子绝缘层211和第一牺牲层212的材料不同，使得在后续刻蚀去除填充体层240和第一保护层241正上方的第二绝缘层340和顶层复合层250的过程中，第二子绝缘层251、第二牺牲层252、第一子绝缘层211和第一牺牲层212均与 无定型碳掩膜层351具有较高的刻蚀选择比，能够使得图形化无定型碳掩膜层351后，形成的图形化的无定型碳掩膜层351的图形较为稳定。另外，无定型碳掩膜层351的物理强度较大，能够避免在刻蚀去除填充体层240和第一保护层241正上方的第二绝缘层340和顶层复合层250的过程中，图形化的无定型碳掩膜层351过早的被消耗完。
所述掩膜保护层350的材料为氮化硅。形成所述掩膜保护层350工艺为沉积工艺。
本实施例中，形成了所述掩膜保护层350，其作用为：(1)后续将掩膜保护层350图形化，掩膜保护层350作为刻蚀去除填充体层240和第一保护层241正上方的第二绝缘层340和顶层复合层250的掩膜的一部分；(2)后续刻蚀去除填充体层240和第一保护层241正上方的第二绝缘层340和顶层复合层250后，会保留所述掩膜保护层350；在后续去除填充层240的过程中，所述掩膜保护层350能够保护所述第二绝缘层340顶部表面不受到刻蚀损伤，避免暴露出栅介质层280和沟道层。在其它实施例中，也可以不形成所述掩膜保护层350，在后续去除填充层240的过程中，会损耗部分厚度的第二绝缘层340。
参考图23，以所述图形化的光刻胶层353(参考图22)为掩膜刻蚀所述底部抗反射层352和无定型碳掩膜层351，形成图形化的底部抗反射层352和图形化的无定型碳掩膜层351；然后以所述图形化的无定型碳掩膜层351为掩膜刻蚀所述填充体层240和第一保护层241正上方的掩膜保护层350、第二绝缘层340和顶层复合层250，形成第二凹槽360。
具体的，所述刻蚀填充体层240和第一保护层241正上方的掩膜保护层350、第二绝缘层340和顶层复合层250的工艺为各向异性干刻工艺，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施例中，在刻蚀去除填充体层240和第一保护层241正上方的掩膜保护层350、第二绝缘层340和顶层复合层250的过程中，所述图形化的光刻胶层353、图形化的无定型碳掩膜层351和图形化的底部抗反射层352均会被消耗完。在其它实施例中，当刻蚀去除填充体层240和第一保护层241正上 方的掩膜保护层350、第二绝缘层340和顶层复合层250后，还剩余部分厚度的无定型碳掩膜层351，此时需要去除剩余的无定型碳掩膜层351。
需要说明的是，当没有形成第一保护层241时，只需要以所述图形化的无定型碳掩膜层351为掩膜刻蚀所述填充体层240正上方的掩膜保护层350、第二绝缘层340和顶层复合层250，形成第二凹槽360；当没有形成第一保护层241和掩膜保护层350时，只需要以所述图形化的无定型碳掩膜层351为掩膜刻蚀所述填充体层240正上方的第二绝缘层340和顶层复合层250。
参考图24，在所述第二凹槽360侧壁形成第二保护层370。
所述第二保护层370的材料为氮化硅。第二保护层370的作用为：在后续去除填充体层240的过程中，保护第二凹槽360侧壁的第二子绝缘层251、第二牺牲层252和第二绝缘层340不受到刻蚀损伤。
具体的，在所述第二凹槽360侧壁和底部、以及掩膜保护层350顶部表面形成第二保护材料层(未图示)，然后去除第二凹槽360底部和掩膜保护层350顶部表面的第二保护材料层，从而在所述第二凹槽360侧壁形成第二保护层370。形成第二保护材料层的工艺可以为沉积工艺；本实施例中，采用在管炉中形成所述第二保护材料层，使得第二凹槽360侧壁的第二保护材料层的形貌良好，能够在第二凹槽360侧壁形成均匀厚度的第二保护层370。在其它实施例中，也可以不形成第二保护层370。
接着，参考图25，去除所述填充体层240(参考图23)。
本实施例中，去除所述填充体层240是以所述掩膜保护层350、第一保护层241和第二保护层370为掩膜的作用下去除的，在去除所述填充体层240的过程中，掩膜保护层350、第一保护层241和第二保护层370共同保护第二绝缘层340、第二子绝缘层251、第二牺牲层252、第一子绝缘层211和第一牺牲层212不受到刻蚀损伤。
优选的，在去除填充体层240前，掩膜保护层350的厚度大于第一保护第二保护层370的厚度，且掩膜保护层350的厚度大于第一保护层241的厚度，进一步增加对第二绝缘层340的顶部表面的保护。
具体的，去除所述填充体层240的工艺为湿法刻蚀工艺，采用的刻蚀溶 液为NH4和HF的混合溶液，NH4的体积百分比浓度为25％～60％，如25％、40％、60％，HF的体积百分比浓度为30％～60％，如30％、49％、60％，刻蚀温度为20摄氏度～30摄氏度。
接着，参考图26，去除所述第一保护层241和第二保护层370；去除所述第一保护层241和第二保护层370后，去除第二牺牲层252和第一牺牲层212。
去除第一保护层241和第二保护层370后，暴露出第一凹槽230，第一凹槽230和第二凹槽360贯通构成凹槽；去除第二牺牲层252和第一牺牲层212后，在第二牺牲层252和第一牺牲层212的位置形成开口380。
需要说明的是，在去除第一保护层241、第二保护层370、第二牺牲层252和第一牺牲层212的过程中，将所述掩膜保护层350也去除。
具体的，本实施例中，为了简化工艺，在一个步骤中去除第一保护层241、第二保护层370、第二牺牲层252、第一牺牲层212和掩膜保护层350，采用的刻蚀溶液为磷酸溶液，磷酸的浓度为85％～90％，温度为120摄氏度～200摄氏度。
需要说明的是，暴露出第一凹槽230后，还在所述凹槽底部的半导体衬底200中形成源线掺杂区(未图示)，然后再去除第二牺牲层252和第一牺牲层212。
参考图27，在所述开口380(参考图26)中形成控制栅390。
所述控制栅390的材料为金属，如钨。
形成所述控制栅390的工艺为沉积工艺，如化学气相沉积工艺。
本实施例中，在形成控制栅390之前，还在所述开口380的侧壁由外向内形成控制栅隔离层(未图示)和阻挡层(未图示)。所述控制栅隔离层的材料为氧化硅；所述阻挡层的材料为氮化钛。
需要说明的是，若在形成控制栅390的过程中，在第一凹槽230和第二凹槽360中也形成了控制栅390的材料，可以采用各向异性刻蚀工艺去除第一凹槽230和第二凹槽360中的控制栅390的材料。
参考图28，形成控制栅390后，在所述第一凹槽230和第二凹槽360的侧壁和底部形成源隔离层400；在所述源隔离层400表面形成填充满所述第一凹槽230和第二凹槽360的源导电层410。
具体的，形成所述源隔离层400和所述源导电层410的步骤为：采用沉积工艺，在所述第一凹槽230和第二凹槽360的侧壁和底部、以及所述第二绝缘层340的顶部表面形成源隔离层400；采用沉积工艺，在所述源隔离层400的表面形成填充满所述第一凹槽230和第二凹槽360的源导电层410；然后去除高于所述第二绝缘层340顶部表面的源隔离层400和源导电层410。所述源隔离层400的材料为氧化硅、氮氧化硅或碳氧化硅，所述源导电层410的材料可以为钨。
所述源隔离层400和所述源导电层410构成源线结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种3D NAND闪存的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成底层复合层，所述底层复合层包括交错层叠的若干层第一子绝缘层和若干层第一牺牲层，且所述底层复合层的底层为第一子绝缘层，所述底层复合层的顶层为第一牺牲层；
刻蚀所述底层复合层，形成贯穿所述底层复合层厚度的第一凹槽；
在所述第一凹槽中形成填充体层后，形成覆盖所述填充体层和底层复合层的顶层复合层，所述顶层复合层包括交错层叠的若干层第二子绝缘层和若干层第二牺牲层，且所述顶层复合层的底层和顶层均为第二子绝缘层；
在所述顶层复合层和底层复合层中形成通孔后，在所述通孔侧壁形成栅介质层；
在所述通孔中形成沟道层，所述沟道层位于所述栅介质层的表面；
形成覆盖所述顶层复合层、栅介质层和沟道层的第二绝缘层；
去除所述填充体层正上方的第二绝缘层和顶层复合层，形成第二凹槽；
形成第二凹槽后，去除所述填充体层，暴露出第一凹槽，第一凹槽和第二凹槽贯通构成凹槽；
形成所述凹槽后，去除所述第一牺牲层和第二牺牲层，形成开口；
在所述开口中形成控制栅后，在所述凹槽中形成源线结构。
2.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，刻蚀所述底层复合层的工艺为各向异性干刻工艺。
3.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，所述填充体层的材料为氧化硅、氮氧化硅或碳氧化硅。
4.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，形成所述填充体层的方法为：在所述第一凹槽中和所述底层复合层顶部表面形成填充体初始层；去除高于所述底层复合层顶部表面的填充体初始层，形成填充体层。
5.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，所述第二绝缘层的材料为氧化硅、氮氧化硅或碳氧化硅。
6.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，去除所述填充体层正上方的第二绝缘层和顶层复合层的工艺为各向异性干刻工艺。
7.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，去除所述填充体层的工艺为湿法刻蚀工艺。
8.根据权利要求7所述的3D NAND闪存的形成方法，其特征在于，所述湿法刻蚀的参数为：采用的刻蚀溶液为NH4和HF的混合溶液，NH4的体积百分比浓度为25％～60％，HF的体积百分比浓度为30％～60％，刻蚀温度为20摄氏度～30摄氏度。
9.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，所述第一子绝缘层和第二子绝缘层的材料为氧化硅、氮氧化硅或碳氧化硅。
10.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，所述第一牺牲层和第二牺牲层的材料为氮化硅。
11.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，形成所述源线结构的步骤为：
在所述凹槽的侧壁和底部形成源隔离层；
在所述源隔离层表面形成填充满所述凹槽的源导电层，所述源隔离层和所述源导电层构成源线结构。
12.根据权利要求1所述的3D NAND闪存的形成方法，其特征在于，形成所述填充体层之前，还包括：
形成位于第一凹槽侧壁和底部的第一保护层；
去除所述填充体层和第一保护层正上方的第二绝缘层和顶层复合层，形成第二凹槽；
形成所述第二凹槽后，还包括：在第二凹槽侧壁形成第二保护层；
以所述第一保护层和第二保护层为掩膜去除所述填充体层后，去除所述第一保护层和第二保护层，暴露出第一凹槽。
13.根据权利要求12所述的3D NAND闪存的形成方法，其特征在于，形成所述第二绝缘层后，还包括：
在所述第二绝缘层上由下到上依次形成掩膜保护层和图形化的无定型碳掩膜层；
以所述图形化的无定型碳掩膜层为掩膜刻蚀所述填充体层和第一保护层正上方的掩膜保护层、第二绝缘层和顶层复合层，形成第二凹槽；以所述掩膜保护层、第一保护层和第二保护层为掩膜去除所述填充体层。
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