CN110088904A - 三维存储器件及其制造方法 - Google Patents
三维存储器件及其制造方法 Download PDFInfo
- Publication number
- CN110088904A CN110088904A CN201880005174.3A CN201880005174A CN110088904A CN 110088904 A CN110088904 A CN 110088904A CN 201880005174 A CN201880005174 A CN 201880005174A CN 110088904 A CN110088904 A CN 110088904A
- Authority
- CN
- China
- Prior art keywords
- layer
- island
- prominent
- channel
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003860 storage Methods 0.000 title abstract description 43
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 230000000994 depressogenic effect Effects 0.000 claims abstract description 34
- 238000009825 accumulation Methods 0.000 claims abstract description 28
- 239000004020 conductor Substances 0.000 claims description 66
- 238000000034 method Methods 0.000 claims description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 14
- 238000009413 insulation Methods 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 239000002253 acid Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 387
- 238000012545 processing Methods 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000790917 Dioxys <bee> Species 0.000 description 1
- 241001465754 Metazoa Species 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000037237 body shape Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本公开内容的实施例揭示三维存储器件的贯穿阵列接触件结构以及其制造方法，包括：在衬底内形成包括多个突出岛的凹陷区；形成栅极介电质层，以覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面；在栅极介电质层上形成底层牺牲层，用以环绕多个突出岛的侧壁；在底层牺牲层与多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲层的交替介电质堆叠；形成穿过交替介电质堆叠的多个沟道孔，各沟道孔位于对应于所述多个突出岛中的一个突出岛的位置，在各沟道孔中形成存储层，其中存储层的沟道层是与一个相应的突出岛电连接的。
Description
相关申请的交叉引用
本申请要求享有于2017年8月31日提交的中国专利申请号201710773927.2的优先权，通过引用的方式将其全文合并入本文。
背景技术
本公开内容的实施例涉及三维(three-dimensional，3D)存储器件以及其制造方法。
通过改进工艺技术、电路设计、算法和制造程序等，平面式存储单元可以缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺及制作技术变得艰难且耗费成本。因此，平面记忆单元的储存密度接近上限。
三维存储架构可以解决平面式存储单元中的密度限制。3D存储架构包括存储阵列，以及用于控制来往存储阵列的信号的周边组件。
发明内容
本公开内容于本文实施例中揭示了三维(three-dimensional,3D)存储器件以及其制造方法。
本公开内容揭示一种形成三维(3D)NAND存储的方法，包括：在衬底内形成包括多个突出岛的凹陷区；形成栅极介电质层，用以覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面；在栅极介电质层上形成底层牺牲层，用以环绕多个突出岛的侧壁；在底层牺牲层与多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲层的交替介电质堆叠；形成穿过交替介电质堆叠的多个沟道孔，各沟道孔位于对应于多个突出岛中的一个突出岛的位置；以及在各个沟道孔中形成存储层，其中，存储层的一个沟道层是与一个相应的突出岛电连接的。
在一些实施例中，在衬底内形成包括多个突出岛的凹陷区的步骤包括：在衬底上形成硬掩模层；在硬掩模层上形成图案化光刻胶层；使用图案化光刻胶层作为掩模以图案化硬掩模层；以及使用图案化硬掩模层作为掩模以蚀刻衬底，以此形成包括多个突出岛的凹陷区。
在一些实施例中，在包括多个突出岛的衬底内形成凹陷区的步骤包括：蚀刻衬底以形成包括突出岛的阵列的凹陷区。
在一些实施例中，在栅极介电质层上形成底层牺牲层以环绕多个突出岛的侧壁的步骤包括：填充底层牺牲层以掩埋多个突出岛；平坦化底层牺牲层；以及移除底层牺牲层的顶部，使得剩余的底层牺牲层的顶表面低于多个突出岛的顶表面。
在一些实施例中，在底层牺牲层与多个突出岛上形成交替介电质堆叠的步骤包括：在底层牺牲层上沉积第一绝缘层以掩埋多个突出岛；平坦化第一绝缘层，使得剩余的第一绝缘层的顶表面高于多个突出岛的顶表面；以及在第一绝缘层上形成多个交替的牺牲层与绝缘层。
在一些实施例中，在各沟道孔中形成存储层的步骤包括：在各个沟道孔的侧壁上形成电荷捕获层；在电荷捕获层的侧壁上形成与突出岛相接触的沟道层；以及形成绝缘填充层以填充沟道层的间隙。
在一些实施例中，所述的方法还包括：将交替介电质堆叠内的底层牺牲层与牺牲层替换成导体层。
在一些实施例中，将交替介电质堆叠中的底层牺牲层与牺牲层置换为导体层的步骤包括：形成垂直穿过交替介电质堆叠的一个或多个狭缝；透过一个或多个狭缝蚀刻底层牺牲层与牺牲层；以及将导体材料填充到绝缘层之间的间隙中。
在一些实施例中，通过一个或多个狭缝蚀刻底层牺牲层与牺牲层的步骤包括：向所述一个或多个狭缝中填充对所述绝缘层与所述牺牲层之间具有高选择比的酸液。
在一些实施例中，在各个沟道孔的顶部形成漏极接触件，使得突出岛作为在各个沟道孔的底部的源极线选择器的沟道区。
另一方面，本公开内容提供三维(3D)NAND存储器件，包括：衬底，其包括位在衬底的凹陷区中的多个突出岛；栅极介电质层，覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面；底层导体层，位于栅极介电质层上以环绕多个突出岛的侧壁；交替的导体/介电质堆叠，其包括位于底层导体层与多个突出岛上的多个交替堆叠的绝缘层与导体层；多个沟道孔，垂直穿过交替的导体/介电质堆叠，各个沟道孔位于一个突出岛的上方；以及位于各个沟道孔中的存储层，其中，所述存储层的一个沟道层是与一个相应的突出岛电连接的。
在一些实施例中，多个突出岛是由蚀刻衬底所形成的。
在一些实施例中，多个突出岛是以阵列进行布置的。
在一些实施例中，底层导体层的高度低于各突出岛的高度。
在一些实施例中，底层导体层的顶表面低于各突出岛的顶表面。
在一些实施例中，各突出岛的顶表面低于交替的导体/介电质堆叠中的最低绝缘层的顶表面。
在一些实施例中，绝缘层包括二氧化硅。
在一些实施例中，底层导体层与导体层包括钨。
在一些实施例中，各沟道孔中的存储层包括：位于各沟道孔的侧壁上的电荷捕获层；与所述电荷捕获层的侧壁上的突出岛相接触的沟道层；以及绝缘填充层，填充沟道层中的间隙。
在一些实施例中，所述器件还包括漏极接触件，位于各个沟道孔的顶部上。各个突出岛作为在各个沟道孔的底部的源极线选择器的沟道区。
通过本公开内容的说明书、权利要求书和附图，本领域技术人员能够理解本公开内容的其他部分。
附图说明
附图并入本文并构成说明书的一部分，其描述了本公开内容的实施例，并且与详细说明一起进一步用于解释本公开内容的原理，以使相关领域技术人员能够制作及使用本公开内容。
图1描述了示例性3D存储器件的示意性剖面图。
图2描述了根据本公开内容的一些实施例用以形成三维存储器件的示例性方法的流程图。
图3至图17描述了根据本公开内容的一些实施例，示例性三维存储器件在图2中所示的方法的特定制造阶段中的示意性剖面图和/或俯视图。
下文将参照附图来描述本公开内容的实施例。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开内容的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“某些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性均属于相关领域的技术人员的知识范围内。
一般而言，术语可以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上、下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上下文。
应该容易理解的是，本文中的“在……上面”、“在……之上”及“在……上方”的含义应该以最宽泛的方式来解释，使得“在……上面”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在……之上”或“在……上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如图所示。除了图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的器件的不同方位或方向。该器件可以其他方式取向(例如以旋转90度或以其它方向来取向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，其包括具有厚度的区域。一层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于连续结构的厚度。例如，层可以位于连续结构的顶表面及底表面之间或在连续结构的顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其可以包括一层或多层，和/或可以在其上面和/或下面具有一层或多层。层可以包括多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触件、互联机和/或通孔)以及一个或多个介电质层。
本文所使用的术语“标称(nominal)/标称地(nominally)”是指在产品或工艺的设计时间期间设定的组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约/大约”表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语“约/大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
本文所使用的术语“三维存储器件(3D memory device)”是指在横向衬底上具有垂直方向串行的存储单元晶体管(本文称为“存储串”，例如NAND串)，因此存储串相对于衬底是沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指名义上垂直于衬底之横向表面。
如图1所示，该图描绘了示例性3D存储器件的示意性剖面图。3D存储器件可为包括设置在衬底100上的交替的导体/介电质堆叠110的3D NAND存储器件。交替的导体/介电质堆叠可包括多个导体层/介电质层对。交替的导体/介电质堆叠110中的导体层/介电质层对的数目(例如32、64或96)可以决定三维存储器件中的存储单元的数目。交替的导体/介电质堆叠中的介电质层1101与导电层1102在垂直方向上可以交替。换句话说，除了位于交替的导体/介电质堆叠110最上方或最下方的介电质层1101与导电层1102，各导电层1102的两侧可以邻接于两个介电质层1101，且各介电质层1101的两侧邻接于两个导电层1102。
介电质层1101可包括介电材料，其包括(但不限于)氧化硅、氮化硅、氮氧化硅或是以上材料的任意组合。导电层1102可包括导电材料，其包括(但不限于)钨、钴、铜、铝、多晶硅(polysilicon)、掺杂硅(doped silicon)、硅化物或是以上材料的任意组合。在一些实施例中，导电层1102包括金属层，例如钨，且介电质层1101包括氧化硅。
在一些实施例中，多个沟道孔可形成于交替的导体/介电质堆叠110之中。外延层122可形成于各沟道孔的底部。可形成栅极介电质层124以围绕外延层122的侧壁。包括电荷捕获层1301与沟道层1302的存储层可以形成于外延层122的上方。填充层1303可以形成于存储层的内部。在一些实施例中，电荷捕获层1301可具有氧化硅/氮化硅/氧化硅(ONO)的结构，沟道层1302可为多晶硅(polysilicon)层，且填充层1303可为氧化物层。
存储单元串可以垂直地在各沟道孔中形成。对各存储单元串来说，各导体层1102可用来作为控制栅极。在沟道孔底部分的外延层122可用来作为存储单元串的源极线选择器(source line selector，SLS)。本文中的源极线选择器也可被称为“下部选择器”或“底部分选择器”。
在一些现有的三维存储器件的制造方法中，其工艺步骤包括：形成包括交替堆叠的绝缘层与牺牲层的交替介电质堆叠，通过向衬底表面蚀刻交替介电质堆叠以形成沟道孔，通过执行选择性外延成长以在沟道孔的底部分形成外延层，在沟道孔中形成存储层，移除牺牲层，通过进行氧化处理以在外延层的表面形成氧化硅栅极介电质层，以及进行金属填充处理以在外延层周围形成金属栅极。这样，可以形成源极线选择器。
在上述形成源极线选择器器件的处理中，选择性的外延成长工艺需要大量的热，且温度通常大于800℃，因此可能会影响周边电路器件的形成。另外，在蚀刻沟道孔之后，衬底的表面的平整度不佳，因此会影响外延成长的质量以及进一步影响源极线选择器器件的性能。
本公开内容的各种实施例提供具有用于存储阵列的源极线选择器的三维存储器件。通过蚀刻衬底以形成突出岛阵列，源极线选择器的沟道区可以不用外延成长来形成，因此减少工艺的热需求。这样，可以确保三维存储器件的晶体管沟道的表现、源极线选择器的开关的表现以及周边电路的器件的表现。
请参考图2，所示为本公开内容一些实施例的用以形成三维存储器件的方法范例的流程示意图。图3至图17描述了示例性3D存储器件在图2中所示的方法的特定制造阶段中的示意性剖面图和/或俯视图。
如图2所示，方法200起始于步骤S01，可提供衬底100。在一些实施例中，衬底100可为任何适合的半导体衬底，其具有任何适合的材料和/或结构，例如单晶硅单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属多层衬底、锗衬底、硅化锗(SiGe)衬底、隔离层上覆硅(silicon on insulator,SOI)衬底、隔离层上覆锗(germanium on insulator,GOI)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、碳化硅(SiC)衬底、硅与硅化锗(Si/SiGe)多层衬底、隔离层上覆硅化锗(SGOI)多层衬底等等。在下述本文中，衬底100例如为单晶硅衬底。
在一些实施例中，中心存储区与周边电路区可被整合在衬底100上。在一些实施例中，衬底100可包括中心存储区而没有周边电路区。中心存储区可用来形成3D NAND存储器件的存储单元。周边电路区可用来形成和3D NAND存储器件操作相关的一个或多个周边电路。周边电路可包括一个或多个互补式金属氧化物半导体(CMOS)器件。
请参考图2，方法200进行到步骤S02，其中衬底100可被蚀刻，以形成包括突出岛112的阵列的凹陷区110，如图6所示。
在一些实施例中，衬底100的中心存储区可被蚀刻以形成凹陷区110。多个井掺杂(well doping)区可形成于衬底100的中心存储区内。由于突出岛112是通过蚀刻衬底100而形成的，突出岛112与衬底100可具有相同的材料和晶体结构。在蚀刻处理之后，衬底100的剩余部分可形成突出岛112。突出岛112可以被规律地设置，以形成突出岛阵列。各突出岛112可分别对应在后续处理中形成的沟道孔。在一些实施例中，各突出岛112可具有圆柱体形状。
具体而言，形成包括突出岛112的阵列的凹陷区110的步骤可包括以下处理。
在一些实施例中，第一硬掩模层102与第一光刻胶层104可以依序形成于衬底100上，如图3所示。第一硬掩模层102包括具有单层结构或多层结构。硬掩模层102的材料可为氧化硅、氮化硅、氮氧化硅、非晶碳等等，或是以上材料的组合。第一光刻胶层104可为正光刻胶或是负光刻胶。
在一些实施例中，第一硬掩模层102可包括氧化硅层、非晶碳层以及氮氧化硅层。第一光刻胶层104可为负光刻胶层。第一硬掩模层102可通过进行化学气相沉积或热氧化处理而形成在衬底100上。第一光刻胶层104可通过将负光刻胶材料旋涂在第一硬掩模层102上而形成。
如图4所示，可以在第一光刻胶层104上设置掩模板，并且对第一光刻胶层104进行曝光处理。这样，掩模板上的图案可以被转移至第一光刻胶层104。
由于第一光刻胶层104为负光刻胶层，因此可以在显影处理中移除未被照射到的部分第一光刻胶层1042，而被照射到的其余部分的第一光刻胶层1041在显影处理中会被保留以形成图案化的第一光刻胶层1041，如图5所示。
使用图案化的第一光刻胶层1041作为光罩以图案化第一硬掩模层102，如图6所示。在一些实施例中，可进行干蚀刻处理，例如反应离子蚀刻(RIE)处理以蚀刻第一硬掩模层102。这样，第一光刻胶层1041的图案可以被转移至第一硬掩模层102。图案化第一光刻胶层1041可被清洁以及移除。
使用图案化硬掩模层102作为光罩，可图案化衬底100以形成包括突出岛112的阵列的凹陷区110，如图6与图7所示，其中图6所示为衬底100的凹陷区110的剖面示意图，而图7所示为衬底100的凹陷区110的俯视示意图。如图6所示，在蚀刻处理后，被移除的衬底110的部分可形成凹陷区110，而未移除的衬底110的部分可形成多个突出岛112。多个突出岛112可设置为阵列以形成突出岛阵列，如图7所示。
由于突出岛112的阵列是通过蚀刻衬底100而形成的，突出岛112的阵列可具有和衬底100相同的材料与晶体结构。举例来说，在一些实施例中，突出岛112的材料可为单晶硅。在不使用成长处理来形成突出岛112情况下，突出岛112可对后续处理所形成的源极线选择器提供较高质量的沟道区。这样，所形成的源极线选择器的表现可以提升。
在突出岛112的阵列形成之后，突出岛112的阵列上的第一硬掩模层102可以被移除或保留。如图6所示，在一些实施例中保留了第一硬掩模层102。
所形成的各突出岛112可以为后续处理所形成的源极线选择器的沟道区。也就是说，沟道孔系形成在各突出岛112的上方。因此，可以再次使用上述蚀刻处理中用以将图案转移至光刻胶层104的掩模板以形成沟道孔，从而减少制造成本。
请参考图2，方法200进行到步骤S03，可以在多个突出岛112的侧壁上与衬底110的凹陷区110的表面上形成栅极介电质层114，如图8所示。
各突出岛112可为对应的源极线选择器的沟道区。栅极介电质层可形成于源极线选择器的沟道区上，用以形成后来的沟道选择器。栅极介电质层可包括二氧化硅或和二氧化硅相关的具有高介电常数(high-k)的介电材料。在一些实施例中，栅极介电质层114是通过热氧化处理而形成的二氧化硅。在热氧化处理后，可形成栅极介电质层114以覆盖多个突出岛112与衬底100的凹陷区110的暴露表面。位于多个突出岛112的顶表面的栅极介电质层114在后续形成存储层时可以被移除。
请参考图2，方法200进行到步骤S04，其中可形成底层牺牲层116以环绕多个突出岛112的下部，如图11所示。底层牺牲层116可以形成于凹陷区110的栅极介电质层114上以环绕多个突出岛112的下部。也就是说，底层牺牲层116的顶表面低于多个突出岛112的顶表面，如图11所示。
在一些实施例中，底层牺牲层116可以在后续处理中被移除。并且，可填充金属层以占据牺牲层116的位置。因此，填充的金属层可环绕多个突出岛112的下部以作为源极线选择器的栅极。底层牺牲层116的材料可依据底层牺牲层116在后续被移除时的蚀刻选择特性而决定。在一些实施例中，牺牲层的材料可为氮化硅(Si3N4)。
具体而言，底层牺牲层116可通过以下处理形成。如图9所示，底层牺牲层116可通过化学气相沉积处理或是任何其他适合的沉积处理来沉积。如图10所示，可通过平坦化处理以使底层牺牲层116平坦化，例如化学机械研磨(CMP)处理。如图11所示，可以进行蚀刻处理来移除底层牺牲层116的上部，例如干蚀刻处理或湿蚀刻处理。可蚀刻底层牺牲层116至预先决定的厚度，从而剩余的部分底层牺牲层116可环绕多个突出岛112的下部。也就是说，底层牺牲层116的顶表面低于多个突出岛112的顶表面。
请参考图2，方法200进行到步骤S05，在底层牺牲层116与多个突出岛112上可形成包括交替堆叠的绝缘层与牺牲层的交替介电质堆叠130，如图14所示。
交替介电质堆叠130的层的数目可根据垂直方向上欲形成的存储单元的数目来决定。交替介电质堆叠130的层的数目可为32、64及128等等。在一些实施例中，交替介电质堆叠130的层的数目可以和牺牲层的数目有关。牺牲层在后续处理中可被置换为导体层。绝缘层系用于分开导体层。导体层可用来做为3D NAND存储器件的控制栅极。
交替介电质堆叠130的层的数目可决定垂直方向上存储单元的数目。因此，交替介电质堆叠130的层的数目大代表了较高的整合度。值得注意的是，在所示的图中仅描绘了一些层作为范例，并不因此限制本公开内容的范围。
绝缘层与牺牲层的材料可根据后续处理的蚀刻选择特性而决定。在一些实施例中，各绝缘层可为氧化硅(SiO2)层，且各牺牲层可为氮化硅(SiN2)层。
具体而言，形成交替介电质堆叠130的处理可包括以下处理。如图12所示，第一绝缘层1201可通过进行沉积处理来形成。举例来说，可以进行化学气相沉积以填充氧化硅以形成第一绝缘层1201。
如图13所示，可以进行平坦化处理而将第一绝缘层1201平坦化。第一绝缘层1201的顶表面可高于多个突出岛112的顶表面。位于多个突出岛112上的第一绝缘层1201的上部可被移除以达成第一绝缘层1201的平坦化。在平坦化处理后，第一绝缘层1201仍然覆盖多个突出岛112的顶表面。这样，有利于后续制作用以形成存储单元的堆叠层。
如图14所示，多个牺牲层122与多个绝缘层120可交替堆叠在平坦化的第一绝缘层1201上以形成交替介电质堆叠130。牺牲层122与绝缘层120可通过任何适合的薄膜沉积处理来形成，包括(但不限于)化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)或是以上的任意组合。
请参考图2，方法200进行到步骤S06，可蚀刻交替介电质堆叠130以形成多个沟道孔140，如图15所示。各沟道孔140可对应一个突出岛112。突出岛112可为源极线选择器的沟道区。各沟道孔140可被用以形成连结至对应突出岛112的存储层。
具体来说，第二硬掩模层与图案化第二光刻胶层(图中未示出)可依序形成于交替介电质堆叠130上。上述用以形成多个突出岛112的掩模板可被再次用以形成图案化第二光刻胶层。可进行蚀刻处理以转移第二光刻胶层的图案至第二硬掩模层，然后可移除第二光刻胶层。
可通过进行任何适合的蚀刻处理而蚀刻交替介电质堆叠130，例如反应离子蚀刻(RIE)处理。可蚀刻交替介电质堆叠130直到暴露出多个突出岛112的顶表面。这样，多个沟道孔140可形成于多个突出岛112上，如图15所示。各沟道孔140分别位于一个突出岛112上，用来形成后续处理中的存储层。
请参考图2，方法200进行到步骤S07，可分别在各个沟道孔140中形成存储层150。如图16所示，存储层150可包括位在沟道孔140的侧壁上的电荷捕获层1501、位在电荷捕获层1501的侧壁上的沟道层1502，以及被沟道层1502环绕的绝缘填充层1503。
在一些实施例中，电荷捕获层1501可为复合介电质层，例如穿隧层、储存层以及阻挡层的组合。穿隧层可包括介电材料，其包括(但不限于)氧化硅、氮化硅、氮氧化硅或是以上材料的任意组合。来自沟道层1502的电子或电洞可经由穿隧层而穿隧至储存层。储存层可包括用以储存电荷以操作存储的材料。储存层材料包括(但不限于)氮化硅、氮氧化硅、氧化硅与氮化硅的组合，或是以上材料的任意组合。阻挡层可包括介电材料，其包括(但不限于)氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层还可包括高介电常数层，例如氧化铝(Al2O3)层。在一些实施例中，电荷捕获层1501可包括氧化硅/氮化硅/氧化硅(ONO)结构。
在多个沟道孔140的侧壁上形成电荷捕获层1501之后，可以在电荷捕获层1501的侧壁上形成沟道层1502。沟道层1502的材料可为多晶硅。电荷捕获层1501与沟道层1502可通过任何薄膜沉积处理来形成，例如ALD、CVD、PVD、任何其他合适的处理，或是以上处理的任意组合。沟道层1502可包括半导体材料，例如多晶硅。
在一些实施例中，在形成沟道层1502之前，可以移除形成在各沟道孔140中的突出岛112顶表面的电荷捕获层1501，从而所沉积的沟道层1502可以接触于各沟道孔140中的突出岛112的顶表面。绝缘填充层1503可填入至各沟道孔140中被沟道层1502所环绕的的间隙内。
请参考图2，方法200进行到步骤S08，交替介电质堆叠130中的牺牲层122与底层牺牲层116可被置换为导电层123，如图17所示。
在一些实施例中，可以进行栅极置换处理(也可称为“字符线置换”处理)以将牺牲层122与底层牺牲层116(例如氮化硅层)置换为导电层123。导电层123可包括导电材料，其包括(但不限于)钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或是以上材料的任意组合。
将牺牲层122与底层牺牲层116置换为导电层123的步骤可进行对绝缘层120(例如氧化硅)具有选择性的牺牲层122与底层牺牲层116(例如氮化硅)湿蚀刻处理并且对结构填充导电层123(例如钨)。可通过PVD、CVD、ALD、任何其他适合的处理或是以上处理的任意组合来填充导电层123。
因此，在栅极置换处理之后，交替介电质堆叠130成为交替的导体/介电质堆叠131。如图17所示，交替的导体/介电质堆叠131可包括交替堆叠的导电层123与绝缘层120。
具体而言，可形成一个或多个垂直穿过交替介电质堆叠130的栅极线狭缝(图中未示出)。在一个或多个栅极线狭缝中填入对绝缘层120与牺牲层122以及底层牺牲层116具有高选择比的酸液。在一些实施例中，磷酸(H3PO4)可被用以移除包括氮化硅材料的牺牲层122与底层牺牲层116。
在移除处理之后，导体材料(例如金属材料)可被填入至绝缘层120之间的间隙。在一些实施例中，金属材料可为钨(W)。接着，N型漏极接触件160可形成于各沟道孔140的上部，用以连接漏极选择器。再者，可以进行离子注入处理以在各沟道孔140的顶部形成漏极接触件160。
在栅极置换处理与离子注入处理之后，导电层123可被用作3D NAND存储器件的栅极线。交替的导体/介电质堆叠131中的各导电层123与储存层150可形成存储单元。也就是说，各沟道孔140内可以形成存储单元串。源极线选择器可以位于存储单元串的底部分。源极线选择器的沟道可为突出岛112。栅极介电质层114可形成于突出岛112的侧壁上。突出岛112的下部可被底层导体层1231环绕。突出岛112的顶表面可接触于储存层150。
本公开内容还提供通过上述方法形成的三维存储器件。如图17所示，三维存储器件可包括衬底100，其包括凹陷区以及设置于凹陷区上的突出岛112的阵列。栅极介电质层114设置在突出岛112的侧壁上与衬底100的凹陷区的顶表面上。突出岛112的阵列可以通过蚀刻衬底100来形成。
三维存储器件还可包括环绕各突出岛112的阵列的侧壁的底层导体层1231。由于底层导体层1231可作为金属氧化物半导体场效晶体管(MOSFET)的底部选择栅(BSG)且各突出岛112可作为MOSFET的可选择性外延成长(SEG)，底层导体层1231的顶表面可以低于各突出岛112的阵列的顶表面以形成多个MOSFET。
三维存储器件还可包括位于底层导体层1231上的交替导体/介电质堆叠131。交替导体/介电质堆叠131可包括多个交替堆叠的绝缘层120与导电层123。交替导体/介电质堆叠131的底表面低于突出岛112的阵列的顶表面。突出岛112的阵列的顶表面可低于交替导体/介电质堆叠131的最低导体层的底表面。换句话说，各突出岛112的顶表面低于交替导体/介电质堆叠131的最低绝缘层的顶表面。这样，所形成的SEG的顶表面可低于最低控制栅极的底表面以避免短路。
三维存储器件还可包括垂直穿过交替导体/介电质堆叠131的多个沟道孔。各沟道孔可位于一个突出岛112的上方。在各沟道孔中，储存层150可接触于突出岛112。突出岛112可作为源极线选择器的沟道区。
在一些实施例中，储存层150可包括位在沟道孔的侧壁上的电荷捕获层1501、位在沟道孔中间的绝缘填充层1503，以及位于电荷捕获层1501与绝缘填充层1503之间的沟道层1502。
本公开内容的各种实施例提供具有较小晶粒尺寸、较高器件密度与改善表现的三维存储器件。通过垂直堆叠存储单元，可以增加三维存储器件的密度。通过蚀刻衬底以形成突出岛的阵列，可以不用外延成长来形成源极线选择器的沟道区，因此减少处理的热需求。这样，可以确保三维存储器件的晶体管沟道的表现以及周边电路的器件表现。
据此，本公开内容的一部分公开了用以形成三维(3D)NAND存储器件的方法，其包括：在衬底内形成包括多个突出岛的凹陷区；形成一栅极介电质层，用以覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面；在栅极介电质层上形成底层牺牲层，用以环绕多个突出岛的侧壁；在底层牺牲层与多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲层的交替介电质堆叠；形成穿过交替介电质堆叠的多个沟道孔，各沟道孔分别对应多个突出岛的其中一个设置；以及在各沟道孔中形成存储层，其中存储层的沟道层电连接对应的突出岛。
在一些实施例中，在衬底内形成包括多个突出岛的凹陷区的步骤包括：在衬底上形成硬掩模层；在硬掩模层上形成图案化光刻胶层；使用图案化光刻胶层作为掩模以图案化硬掩模层；以及使用图案化硬掩模层作为掩模以蚀刻衬底，以形成包括多个突出岛的凹陷区。
在一些实施例中，在衬底内形成包括多个突出岛的凹陷区的步骤包括：蚀刻衬底以形成包括突出岛的阵列的凹陷区。
在一些实施例中，在栅极介电质层上形成底层牺牲层以环绕多个突出岛的侧壁的步骤包括：填充底层牺牲层以掩埋多个突出岛；平坦化底层牺牲层；以及移除底层牺牲层的一顶部分，使得剩余的底层牺牲层的顶表面低于多个突出岛的顶表面。
在一些实施例中，在底层牺牲层与多个突出岛上形成交替介电质堆叠的步骤包括：在底层牺牲层上沉积第一绝缘层以掩埋多个突出岛；平坦化第一绝缘层，使得剩余的第一绝缘层的顶表面高于多个突出岛的顶表面；以及在第一绝缘层上形成多个交替的牺牲层与绝缘层。
在一些实施例中，在各沟道孔形成存储层的步骤包括：在各沟道孔的侧壁上形成电荷捕获层；在电荷捕获层的侧壁上形成沟道层，接触于多个突出岛的其中一个；以及形成绝缘填充层以填充沟道层的间隙。
在一些实施例中，所述方法还包括将交替介电质堆叠内的底层牺牲层与牺牲层置换为导体层。
在一些实施例中，将交替介电质堆叠内的底层牺牲层与牺牲层置换为导体层的步骤包括：形成垂直穿过交替介电质堆叠的一个或多个狭缝；透过一个或多个狭缝蚀刻底层牺牲层与牺牲层；将导体材料填入所述绝缘层之间的间隙。
在一些实施例中，透过一个或多个狭缝蚀刻底层牺牲层与牺牲层的步骤包括：在一个或多个狭缝中填入对绝缘层与牺牲层之间具有高选择比的酸液。
在一些实施例中，所述方法还包括在各沟道孔的顶部形成漏极接触件，使得各突出岛作为在各沟道孔的底部分的源极线选择器的沟道区。
本公开内容的另一方面提供三维(3D)NAND存储器件，包括：衬底，其包括位在衬底的凹陷区的多个突出岛；栅极介电质层，覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面；栅极介电质层，覆盖多个突出岛的顶表面与侧壁以及衬底的凹陷区的顶表面；底层导体层，位于在栅极介电质层上以环绕多个突出岛的侧壁；交替导体/介电质堆叠，其包括位在底层导体层上与多个突出岛上的多个交替堆叠的绝缘层与导体层；多个沟道孔，垂直穿过交替导体/介电质堆叠，各沟道孔系位在一个突出岛上方；以及存储层，位于各沟道孔中，其中存储层的沟道层电连接到一个对应的突出岛。
在一些实施例中，多个突出岛是通过蚀刻衬底而形成的。
在一些实施例中，多个突出岛布置成阵列。
在一些实施例中，底层导体层的高度低于各个突出岛的高度。
在一些实施例中，底层导体层的顶表面低于各个突出岛的顶表面。
在一些实施例中，各个突出岛的顶表面低于交替导体/介电质堆叠中的最低绝缘层的顶表面。
在一些实施例中，绝缘层包括氧化硅。
在一些实施例中，底层导体层与导体层包括钨。
在一些实施例中，各沟道层中的存储层包括：各沟道孔的侧壁上的电荷捕获层；接触于位于电荷捕获层的侧壁上的突出岛的沟道层；以及填充于沟道层中的间隙的绝缘填充层。
在一些实施例中，所述器件还包括位在各沟道孔的顶部的漏极接触件。突出岛用作各沟道孔的底部分的源极线选择器的沟道区。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人无需过分实验就可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整和/或修改于各种应用，而不背离本公开内容的一般构思。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开内容的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
以上本公开内容的实施例已借助于功能构建块来描述，功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中被任意的定义，在适当地实现所指定的功能及关系时，可以定义替代的范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开内容的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其均等物来限定。
Claims (20)
1.一种形成三维(3D)NAND存储器件的方法，包括：
在衬底中形成包括多个突出岛的凹陷区；
形成栅极介电质层，用以覆盖所述多个突出岛的顶表面与侧壁以及所述衬底的所述凹陷区的顶表面；
在所述栅极介电质层上形成底层牺牲层，用以环绕所述多个突出岛的侧壁；
在所述底层牺牲层与所述多个突出岛上形成包括多个交替堆叠的绝缘层与牺牲层的交替介电质堆叠；
形成穿过所述交替介电质堆叠的多个沟道孔，各沟道孔位于对应于所述多个突出岛中的一个突出岛的位置；以及
在各个沟道孔中形成存储层，其中，所述存储层的沟道层是与一个相应的突出岛电连接的。
2.如权利要求1所述的方法，其中，在包括所述多个突出岛的所述衬底中形成所述凹陷区的步骤包括：
在所述衬底上形成硬掩模层；
在所述硬掩模层上形成图案化光刻胶层；
使用所述图案化光刻胶层作为掩模以图案化所述硬掩模层；以及
使用所述图案化硬掩模层作为掩模以蚀刻所述衬底，以形成包括所述多个突出岛的所述凹陷区。
3.如权利要求1所述的方法，其中，在所述衬底中形成包括所述多个突出岛的所述凹陷区的步骤包括：
蚀刻所述衬底，以形成包括突出岛的阵列的所述凹陷区。
4.如权利要求1所述的方法，其中，在所述栅极介电质层上形成所述底层牺牲层，用以环绕所述多个突出岛的侧壁的步骤包括：
填充所述底层牺牲层以掩埋所述多个突出岛；
平坦化所述底层牺牲层；以及
移除所述底层牺牲层的顶部，使得剩余的所述底层牺牲层的顶表面低于所述多个突出岛的顶表面。
5.如权利要求1所述的方法，其中，在所述底层牺牲层与所述多个突出岛上形成所述交替介电质堆叠的步骤包括：
在所述底层牺牲层上沉积第一绝缘层以掩埋所述多个突出岛；
平坦化所述第一绝缘层，使得剩余的所述第一绝缘层的顶表面高于所述多个突出岛的顶表面；以及
在所述第一绝缘层上形成多个交替的牺牲层和绝缘层。
6.如权利要求1所述的方法，其中，在各个所述沟道孔中形成所述存储层的步骤包括：
在各个沟道孔的侧壁上形成电荷捕获层；
在所述电荷捕获层的侧壁上形成与突出岛相接触的沟道层；以及
形成绝缘填充层以填充所述沟道层的间隙。
7.如权利要求1所述的方法，还包括：
将所述交替介电质堆叠中的所述底层牺牲层与所述牺牲层替换成导电层。
8.如权利要求7所述的方法，其中，将所述交替介电质堆叠中的所述底层牺牲层与所述牺牲层替换成所述导电层的步骤包括：
形成垂直穿过所述交替介电质堆叠的一个或多个狭缝；
通过所述一个或多个狭缝蚀刻所述底层牺牲层与所述牺牲层；以及
将导体材料填充到所述绝缘层之间的间隙中。
9.如权利要求7所述的方法，其中，通过所述一个或多个狭缝蚀刻所述底层牺牲层与所述牺牲层的步骤包括：
向所述一个或多个狭缝中填充对所述绝缘层与所述牺牲层之间具有高选择比的酸液。
10.如权利要求1所述的方法，还包括：
在各个沟道孔的顶部形成漏极接触件，使得所述突出岛作为在各个沟道孔的底部的源极线选择器的沟道区。
11.一种三维(3D)NAND存储器件，包括：
衬底，其包括在所述衬底的凹陷区中的多个突出岛；
栅极介电质层，其覆盖所述多个突出岛的顶表面与侧壁以及所述衬底的所述凹陷区的顶表面；
底层导体层，其位于所述栅极介电质层上，用以环绕所述多个突出岛的侧壁；
交替的导体/介电质堆叠，其包括位于所述底层导体层与所述多个突出岛上的多个交替堆叠的绝缘层与导体层；
多个沟道孔，其垂直穿过所述交替的导体/介电质堆叠，各个沟道孔位于一个突出岛的上方；以及
位于各个沟道孔中的存储层，其中，所述存储层的一个沟道层是与一个相应的突出岛电连接的。
12.如权利要求11所述的器件，其中，所述多个突出岛是由蚀刻所述衬底所形成的。
13.如权利要求11所述的器件，其中，所述多个突出岛是以阵列进行布置的。
14.如权利要求11所述的器件，其中，所述底层导体层的高度低于各个突出岛的高度。
15.如权利要求11所述的器件，其中，所述底层导体层的顶表面低于各个突出岛的顶表面。
16.如权利要求11所述的器件，其中，各个突出岛的顶表面低于所述交替的导体/介电质堆叠中的最低的绝缘层的顶表面。
17.如权利要求11所述的器件，其中，所述绝缘层包括二氧化硅。
18.如权利要求11所述的器件，其中，所述底层导体层与所述导体层包括钨。
19.如权利要求11所述的器件，其中，各个沟道孔中的所述存储层包括：
位于各个沟道孔的侧壁上的电荷捕获层；
与所述电荷捕获层的侧壁上的突出岛相接触的沟道层；以及
绝缘填充层，填充所述沟道层中的间隙。
20.如权利要求11所述的器件，还包括：
漏极接触件，位于各个沟道孔的顶部；
其中，各个突出岛作为在各个沟道孔的底部的源极线选择器的沟道区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010709035.8A CN111653574B (zh) | 2017-08-31 | 2018-05-16 | 三维存储器件及其制造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2017107739272 | 2017-08-31 | ||
| CN201710773927.2A CN107564915B (zh) | 2017-08-31 | 2017-08-31 | 一种3d nand存储器件及其制造方法 |
| PCT/CN2018/087158 WO2019041892A1 (en) | 2017-08-31 | 2018-05-16 | THREE DIMENSIONAL MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010709035.8A Division CN111653574B (zh) | 2017-08-31 | 2018-05-16 | 三维存储器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110088904A true CN110088904A (zh) | 2019-08-02 |
| CN110088904B CN110088904B (zh) | 2020-08-25 |
Family
ID=60978629
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710773927.2A Active CN107564915B (zh) | 2017-08-31 | 2017-08-31 | 一种3d nand存储器件及其制造方法 |
| CN201880005174.3A Active CN110088904B (zh) | 2017-08-31 | 2018-05-16 | 三维存储器件及其制造方法 |
| CN202010709035.8A Active CN111653574B (zh) | 2017-08-31 | 2018-05-16 | 三维存储器件及其制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710773927.2A Active CN107564915B (zh) | 2017-08-31 | 2017-08-31 | 一种3d nand存储器件及其制造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010709035.8A Active CN111653574B (zh) | 2017-08-31 | 2018-05-16 | 三维存储器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| CN (3) | CN107564915B (zh) |
| TW (1) | TWI682525B (zh) |
| WO (1) | WO2019041892A1 (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729300A (zh) * | 2019-10-17 | 2020-01-24 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111162078A (zh) * | 2020-02-21 | 2020-05-15 | 长江存储科技有限责任公司 | 一种3d nand存储器及其制造方法 |
| CN112582423A (zh) * | 2019-09-30 | 2021-03-30 | 爱思开海力士有限公司 | 制造半导体装置的方法 |
| CN112864003A (zh) * | 2021-01-13 | 2021-05-28 | 长江存储科技有限责任公司 | 降低表面缺陷影响的刻蚀方法 |
| CN114424309A (zh) * | 2019-09-19 | 2022-04-29 | 株式会社村田制作所 | 基于纳米线的结构的制造方法及包括该结构的电容器阵列组件 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564915B (zh) * | 2017-08-31 | 2018-11-16 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| US10797067B2 (en) | 2017-08-31 | 2020-10-06 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and fabricating method thereof |
| CN108389786B (zh) * | 2018-03-08 | 2019-06-21 | 长江存储科技有限责任公司 | 用于三维存储器件的存储区制作过程的硬掩模处理方法 |
| KR102553126B1 (ko) * | 2018-03-19 | 2023-07-07 | 삼성전자주식회사 | 채널 구조체를 갖는 메모리 장치 |
| WO2019200561A1 (en) | 2018-04-18 | 2019-10-24 | Yangtze Memory Technologies Co., Ltd. | Method for forming channel hole plug of three-dimensional memory device |
| CN108598085A (zh) * | 2018-06-21 | 2018-09-28 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、在凹陷结构上制作漏极的方法 |
| KR102665340B1 (ko) | 2018-09-18 | 2024-05-14 | 삼성전자주식회사 | 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법 |
| CN109698203B (zh) * | 2019-01-08 | 2021-10-19 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
| KR102675751B1 (ko) | 2019-01-08 | 2024-06-14 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3 차원 메모리 장치 및 이의 제조 방법 |
| CN109887918B (zh) * | 2019-03-05 | 2020-04-10 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| CN110085599A (zh) * | 2019-03-25 | 2019-08-02 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| TWI701811B (zh) * | 2019-05-15 | 2020-08-11 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體結構 |
| US11264396B2 (en) * | 2019-05-31 | 2022-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-type high voltage devices fabrication for embedded memory |
| CN110783172B (zh) * | 2019-09-09 | 2022-06-14 | 长江存储科技有限责任公司 | 用于分离堆叠封装结构中多个裸片的混合溶剂和方法 |
| WO2021056520A1 (en) * | 2019-09-29 | 2021-04-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device having epitaxially-grown semiconductor channel and method for forming the same |
| CN110931500B (zh) * | 2019-10-25 | 2023-09-05 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN110943091A (zh) * | 2019-12-11 | 2020-03-31 | 长江存储科技有限责任公司 | 三维存储器的制造方法 |
| WO2021138541A1 (en) * | 2020-01-03 | 2021-07-08 | Synopsys, Inc. | Electro-thermal method to manufacture monocrystalline vertically oriented silicon channels for three-dimensional (3d) nand memories |
| CN111180463A (zh) * | 2020-01-03 | 2020-05-19 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| JP7257545B2 (ja) | 2020-03-20 | 2023-04-13 | 長江存儲科技有限責任公司 | 三次元メモリデバイス及びその動作方法 |
| CN111415940A (zh) * | 2020-03-31 | 2020-07-14 | 长江存储科技有限责任公司 | 一体结构的制作方法、半导体器件的制作工艺和一体结构 |
| CN111566815B (zh) * | 2020-04-14 | 2021-09-14 | 长江存储科技有限责任公司 | 具有背面源极触点的三维存储器件 |
| CN112018127B (zh) * | 2020-07-21 | 2024-06-18 | 长江存储科技有限责任公司 | 金属层的形成方法、3d存储器件及其制造方法 |
| KR20220046283A (ko) | 2020-10-07 | 2022-04-14 | 삼성전자주식회사 | 반도체 메모리 소자 |
| CN112563286B (zh) * | 2020-12-09 | 2023-11-28 | 长江存储科技有限责任公司 | 半导体器件的制作方法 |
| TWI809742B (zh) * | 2021-12-03 | 2023-07-21 | 南亞科技股份有限公司 | 半導體元件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103490008A (zh) * | 2012-06-07 | 2014-01-01 | 三星电子株式会社 | 三维电阻性随机存取存储器器件、其操作方法及其制造方法 |
| CN104205342A (zh) * | 2012-03-21 | 2014-12-10 | 桑迪士克科技股份有限公司 | 小型三维垂直nand 及其制造方法 |
| CN105261629A (zh) * | 2010-12-14 | 2016-01-20 | 桑迪士克3D有限责任公司 | 具有3d阵列的非易失性存储器及其方法 |
| US20160307916A1 (en) * | 2013-10-17 | 2016-10-20 | Cypress Semiconductor Corporation | Three-Dimensional Charge Trapping NAND Cell with Discrete Charge Trapping Film |
| CN106935592A (zh) * | 2015-12-31 | 2017-07-07 | 中芯国际集成电路制造(上海)有限公司 | 3d nand闪存的形成方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US7326611B2 (en) * | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
| JP2009004510A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8394683B2 (en) * | 2008-01-15 | 2013-03-12 | Micron Technology, Inc. | Methods of forming semiconductor constructions, and methods of forming NAND unit cells |
| KR101527192B1 (ko) * | 2008-12-10 | 2015-06-10 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그의 제조방법 |
| KR20130072516A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9515080B2 (en) * | 2013-03-12 | 2016-12-06 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and landing pad |
| US9023719B2 (en) * | 2013-09-17 | 2015-05-05 | Sandisk Technologies Inc. | High aspect ratio memory hole channel contact formation |
| KR102234799B1 (ko) * | 2014-08-14 | 2021-04-02 | 삼성전자주식회사 | 반도체 장치 |
| US9356034B1 (en) * | 2015-02-05 | 2016-05-31 | Sandisk Technologies Inc. | Multilevel interconnect structure and methods of manufacturing the same |
| TWI597825B (zh) * | 2015-12-15 | 2017-09-01 | 旺宏電子股份有限公司 | 三維半導體元件及其製造方法 |
| CN106158877B (zh) * | 2016-09-30 | 2019-04-02 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
| US10020314B1 (en) * | 2017-03-02 | 2018-07-10 | Sandisk Technologies Llc | Forming memory cell film in stack opening |
| CN107564915B (zh) * | 2017-08-31 | 2018-11-16 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
-
2017
- 2017-08-31 CN CN201710773927.2A patent/CN107564915B/zh active Active
-
2018
- 2018-05-16 WO PCT/CN2018/087158 patent/WO2019041892A1/en active Application Filing
- 2018-05-16 CN CN201880005174.3A patent/CN110088904B/zh active Active
- 2018-05-16 CN CN202010709035.8A patent/CN111653574B/zh active Active
- 2018-07-02 TW TW107122784A patent/TWI682525B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105261629A (zh) * | 2010-12-14 | 2016-01-20 | 桑迪士克3D有限责任公司 | 具有3d阵列的非易失性存储器及其方法 |
| CN104205342A (zh) * | 2012-03-21 | 2014-12-10 | 桑迪士克科技股份有限公司 | 小型三维垂直nand 及其制造方法 |
| CN103490008A (zh) * | 2012-06-07 | 2014-01-01 | 三星电子株式会社 | 三维电阻性随机存取存储器器件、其操作方法及其制造方法 |
| US20160307916A1 (en) * | 2013-10-17 | 2016-10-20 | Cypress Semiconductor Corporation | Three-Dimensional Charge Trapping NAND Cell with Discrete Charge Trapping Film |
| CN106935592A (zh) * | 2015-12-31 | 2017-07-07 | 中芯国际集成电路制造(上海)有限公司 | 3d nand闪存的形成方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114424309A (zh) * | 2019-09-19 | 2022-04-29 | 株式会社村田制作所 | 基于纳米线的结构的制造方法及包括该结构的电容器阵列组件 |
| CN114424309B (zh) * | 2019-09-19 | 2024-02-27 | 株式会社村田制作所 | 基于纳米线的结构的制造方法及包括该结构的电容器阵列组件 |
| CN112582423A (zh) * | 2019-09-30 | 2021-03-30 | 爱思开海力士有限公司 | 制造半导体装置的方法 |
| CN110729300A (zh) * | 2019-10-17 | 2020-01-24 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111162078A (zh) * | 2020-02-21 | 2020-05-15 | 长江存储科技有限责任公司 | 一种3d nand存储器及其制造方法 |
| CN112864003A (zh) * | 2021-01-13 | 2021-05-28 | 长江存储科技有限责任公司 | 降低表面缺陷影响的刻蚀方法 |
| CN112864003B (zh) * | 2021-01-13 | 2022-02-22 | 长江存储科技有限责任公司 | 降低表面缺陷影响的刻蚀方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201913969A (zh) | 2019-04-01 |
| CN107564915A (zh) | 2018-01-09 |
| TWI682525B (zh) | 2020-01-11 |
| CN111653574A (zh) | 2020-09-11 |
| WO2019041892A1 (en) | 2019-03-07 |
| CN111653574B (zh) | 2021-03-12 |
| CN107564915B (zh) | 2018-11-16 |
| CN110088904B (zh) | 2020-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110088904A (zh) | 三维存储器件及其制造方法 | |
| KR102596799B1 (ko) | 3차원 메모리 장치 및 그 제조 방법 | |
| KR102585801B1 (ko) | 다중 스택 3 차원 메모리 장치 및 이의 제조 방법 | |
| US9935050B2 (en) | Multi-tier three-dimensional memory devices including vertically shared source lines and method of making thereof | |
| US10453798B2 (en) | Three-dimensional memory device with gated contact via structures and method of making thereof | |
| CN110062958A (zh) | 用于形成三维存储器件的方法 | |
| KR102332359B1 (ko) | 수직형 메모리 장치 | |
| CN110168728A (zh) | 具有沉积的半导体插塞的三维存储器件及其形成方法 | |
| CN107680972B (zh) | 一种3d nand存储器件及其制造方法 | |
| US9000510B2 (en) | Nonvolatile memory device with upper source plane and buried bit line | |
| CN110121778A (zh) | 三维存储器件 | |
| KR101784695B1 (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| US8921182B2 (en) | Method for fabricating 3D nonvolatile memory device with vertical channel hole | |
| CN110024126A (zh) | 三维存储器件及其形成方法 | |
| WO2019040142A1 (en) | THREE DIMENSIONAL MEMORY DEVICE WITH OVERLAPPING DRAIN SELECTION ELECTRODE LINES AND METHOD FOR MANUFACTURING THE SAME | |
| KR20180030967A (ko) | 금속 및 실리사이드 제어 게이트들을 갖는 3차원 메모리 디바이스 | |
| CN110114877A (zh) | 三维存储器件及其制作方法 | |
| US8643076B2 (en) | Non-volatile memory device and method for fabricating the same | |
| CN110140214A (zh) | 用于形成三维存储器件的方法 | |
| US20160284726A1 (en) | Mid-tunneling dielectric band gap modification for enhanced data retention in a three-dimensional semiconductor device | |
| US12052863B2 (en) | Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via | |
| CN110088902A (zh) | 提高三维存储器件之沟道孔均匀度的方法 | |
| KR20160116882A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| CN111403397B (zh) | 一种3d nand存储器及其制造方法 | |
| CN102939655A (zh) | 具有缩减横截面积的碳切换材料的存储器单元及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |