KR101857025B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 기판 상에 몰드막을 형성하고, 상기 몰드막 상에 마스크막을 형성하고, 상기 마스크막을 이용하는 식각으로 상기 몰드막을 관통하는 채널홀을 형성하고, 상기 마스크막을 축소하고, 상기 축소된 마스크막을 덮는 스페이서막을 형성하고, 그리고 상기 채널홀을 채워 상기 기판과 전기적으로 연결되는 수직 채널을 형성하는 것을 포함할 수 있다. 이에 따르면 채널홀의 입구부가 확장될 수 있다.

Description

반도체 소자의 제조방법{METHODS FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조하는데 있어서 증착 공정과 에칭 공정을 진행하는 것이 필수적이라 할 수 있다. 대체로 깊은 홀 내부로 증착 가스를 제공하거나 에칭 가스를 제공하는 경우 그 홀의 입구부가 작은 경우 공정이 어려울 수 있다. 이를 해결하기 위해 홀의 크기를 확대하여 그 입구부를 확장시킬 수 있을 것이다. 그러나, 소자 크기의 축소 경향에 따라 홀 내지 홀 입구부를 넓히는 것이 여의치 않을 수 있다. 그러므로, 홀 크기를 넓히지 않으면서 공정 난이도를 낮출 수 있는 방법의 필요성이 있다 할 것이다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 증착이나 에칭 공정의 난이도를 낮출 수 있는 반도체 소자의 제조방법을 제공함에 있다. 본 발명의 다른 목적은 신뢰성있는 구조를 형성할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 증착 가스 및/또는 에칭 가스가 제공되는 입구부를 확장시키는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 기판 상에 몰드막을 형성하고; 상기 몰드막 상에 마스크막을 형성하고; 상기 마스크막을 이용하는 식각으로 상기 몰드막을 관통하는 채널홀을 형성하고; 상기 마스크막을 축소하고; 상기 축소된 마스크막을 덮는 스페이서막을 형성하고; 그리고 상기 채널홀을 채워 상기 기판과 전기적으로 연결되는 수직 채널을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 마스크막을 형성하는 것은: 상기 몰드막 상에 실리콘막을 포함하는 하부 마스크막, 산화막 혹은 질화막을 포함하는 중간 마스크막, 및 탄소막을 포함하는 상부 마스크막을 순차 형성하고; 그리고 상기 상부, 중간 및 하부 마스크막들을 패터닝하여 상기 몰드막을 일부 노출시키는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 마스크막을 축소하는 것은: 상기 상부 마스크막을 제거하고; 그리고 상기 하부 마스크막의 측벽을 식각하는 것을 포함할 수 있다. 상기 중간 마스크막은 상기 하부 마스크막의 상면을 덮어 상기 하부 마스크막의 상면이 식각되는 것을 방지할 수 있다.
일 실시예의 방법에 있어서, 상기 하부 마스크막의 측벽을 식각한 이후에 상기 중간 마스크막을 제거하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 마스크막을 형성하는 것은: 상기 몰드막 상에 실리콘막을 포함하는 하부 마스크막과 탄소막을 포함하는 상부 마스크막을 순차 형성하고; 그리고 상기 상부 및 하부 마스크막들을 패터닝하여 상기 몰드막을 일부 노출시키는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 마스크막을 축소하는 것은: 상기 상부 마스크막을 제거하고; 그리고 상기 하부 마스크막의 측벽 및 상면을 식각하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 수직 채널을 형성하는 것은: 상기 채널홀의 일부를 채워 상기 기판과 접속하는 하부 채널을 형성하고; 그리고 상기 채널홀의 다른 일부를 채워 상기 하부 도전막과 접속하는 상부 채널을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 하부 채널은 상기 채널홀을 통해 노출된 상기 기판으로부터 단결정 실리콘을 성장시켜 형성하고, 상기 상부 채널은 단결정 혹은 다결정 실리콘막을 증착하여 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 상부 채널을 형성하기 이전에 상기 채널홀의 내벽을 따라 수직 신장하는 정보저장막을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 기판 상에 절연막들과 희생막들이 교대로 적층된 몰드 스택을 형성하고; 상기 몰드 스택 상에 마스크막을 형성하고; 상기 마스크막을 이용하는 식각으로 상기 몰드 스택을 관통하여 상기 기판을 노출시키는 채널홀을 형성하고; 상기 마스크막을 축소시키고; 상기 축소된 마스크막을 감싸는 스페이서막을 형성하고; 상기 채널홀을 통해 노출된 기판으로부터 성장되어 상기 기판과 전기적으로 연결되는 하부 채널과, 상기 하부 채널 상에 적층되어 상기 하부 채널과 전기적으로 연결된 상부 채널을 포함하는, 수직 채널을 형성하고; 그리고 상기 희생막들을 게이트들로 대체하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 마스크막은 상기 몰드 스택 상에 차례로 적층된 실리콘막과 산화막을 포함할 수 있다. 상기 마스크막을 축소시키는 것은, Cl2와 SF6 중 적어도 어느 하나를 포함하는 플라즈마를 이용한 식각으로 상기 실리콘막의 측벽을 선택적으로 식각하는 것을 포함할 수 있다. 상기 산화막은 상기 플라즈마가 상기 실리콘막의 상면으로 제공되는 것을 막아 상기 실리콘막의 상면이 식각되는 것을 방지할 수 있다.
다른 실시예의 방법에 있어서, 상기 마스크막은 상기 몰드 스택 상에 적층된 실리콘막을 포함할 수 있다. 상기 마스크막을 축소시키는 것은, Cl2와 SF6 중 적어도 어느 하나를 포함하는 플라즈마를 이용한 식각으로 상기 실리콘막의 측벽 및 상면을 식각하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 상부 스페이서막은 상기 채널홀로 확장되어 상기 몰드 스택의 상단부를 더 감쌀 수 있다.
다른 실시예의 방법에 있어서, 상기 희생막들을 게이트들로 대체하는 것은: 상기 수직 채널들 사이에 상기 몰드 스택을 관통하여 상기 기판을 노출시키는 트렌치를 형성하고; 상기 트렌치를 통해 에천트를 제공하여 상기 희생막들을 선택적으로 제거하고; 그리고 상기 희생막들이 제거되어 형성된 상기 절연막들 사이의 스페이스를 전도체로 채워 상기 기판 상에서 제1 수평 방향으로 신장하는 상기 게이트들을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 수직 채널과 전기적으로 연결되며, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 신장하는 적어도 하나의 비트라인을 형성하는 것을 더 포함할 수 있다.
본 발명에 의하면, 수직 채널홀의 상단 입구부를 넓힐 수 있게 된다. 넓은 상단 입구부를 통해 증착 가스 및 에칭 가스를 제공할 수 있어, 증착 공정 및 에칭 공정의 난이도를 줄일 수 있다. 따라서, 보다 신뢰성있는 구조 및 공정을 확보할 수 있어 수율을 향상시키고 제조비용을 감축할 수 있는 효과가 있다.
도 1a 내지 1p는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도.
도 4b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1p는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 기판(101) 상에 몰드 스택(10)을 형성하고, 그 몰드 스택(10) 상에 마스크막(90)을 형성할 수 있다. 기판(101)은 반도체 기판, 가령 단결정 실리콘 웨이퍼를 포함할 수 있다. 몰드 스택(10)은 몰드막들, 가령 복수개의 절연막들(110)과 복수개의 희생막들(120)을 교대로 반복 적층하여 형성할 수 있다. 절연막들(110)은 희생막들(120)과 식각선택비가 있는 물질로 형성할 수 있다. 일례로, 절연막들(110)은 실리콘산화막(예: SiOx)이고 희생막들(120)은 실리콘질화막(예: SiNx)일 수 있다. 희생막들(120)의 두께들은 실질적으로 동일할 수 있다. 절연막들(110)의 두께들은 실질적으로 같거나 혹은 다를 수 있다. 일례로, 절연막들(110) 중에서 제3 절연막(110c)과 제7 절연막(110g) 및 제9 절연막(110i)은 비교적 두껍게 형성할 수 있다. 도면부호 110에 알파벳 소문자를 첨가하여 절연막들(110)을 제1 내지 제9 절연막들(110a~110i)로 구분하기로 한다. 마찬가지로, 도면부호 120에 알파벳 소문자를 부가하여 희생막들(120)을 제1 내지 제8 희생막들(120a~120h)로 구분한다. 마스크막(90)은 적어도 하나의 막을 포함할 수 있다. 일례로, 마스크막(90)은 순차 적층된 제1 마스크막(91), 제2 마스크막(93) 및 제3 마스크막(95)을 포함할 수 있다. 제1 마스크막(91)은 실리콘막, 가령 폴리실리콘막을 포함할 수 있다. 제2 마스크막(93)은 산화막, 질화막 또는 이들의 조합, 예컨대 실리콘산화막(예: SiOx)을 포함할 수 있다. 제3 마스크막(95)은 산화막, 질화막, 탄소막, 폴리머막 또는 이들의 조합, 예컨대 비정질탄소막(ACL)일 수 있다. 제3 마스크막(95)은 반사방지막(ARL)을 더 포함할 수 있다.
도 1b를 참조하면, 포토공정을 이용하여 제3 마스크막(95)을 에칭하고, 에칭된 제3 마스크막(95)을 이용하여 제2 마스크막(93) 및 제1 마스크막(91)을 순차 혹은 동시에 에칭할 수 있다. 상기 에칭에 의해 마스크막(90)은 패터닝되어 몰드 스택(10)의 제9 절연막(110i)을 일부 노출시키는 개구(92)가 형성될 수 있다. 개구(92)의 폭(Wa)은 상부에서 하부로 갈수록 작아질 수 있다. 다른 예로, 개구(92)는 그 수직 길이에 상관없이 실질적으로 동일한 폭(Wa)을 가질 수 있다.
도 1c를 참조하면, 몰드 스택(10)을 패터닝하여 수직 채널홀(103)을 형성할 수 있다. 일례로, 마스크막(90)을 이용한 건식 식각 공정으로 몰드 스택(10)을 수직 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성할 수 있다. 과도식각(over-etch)에 의해 기판(101)은 리세스될 수 있다. 수직 채널홀(103)은 그 수직 길이를 따라 그 폭(Wb)이 일정하거나 혹은 달라질 수 있다. 가령 수직 채널홀(103)은 상부에서 하부로 갈수록 그 폭(Wb)이 줄어드는 형태일 수 있다. 다른 예로, 수직 채널홀(103)의 폭(Wb)은 대체로 일정할 수 있다. 수직 채널홀(103)을 형성한 이후 제3 마스크막(95)을 제거할 수 있다.
도 1d를 참조하면, 마스크 트림 공정으로 마스크막(90)을 축소시킬 수 있다. 본 실시예의 마스크 트림 공정은 건식 식각 공정으로 제1 마스크막(91)을 비등방적으로 축소시키는 것을 포함할 수 있다. 일례로, 상압보다 낮은 저압하의 Cl2와 SF6를 포함하는 플라즈마 식각 공정으로 제1 마스크막(91)을 트리밍할 수 있다. 제1 마스크막(91)의 트리밍시 기판(101)이 식각될 수 있으므로, 상기 가스의 공급량, 파워 등을 적절히 조절하여 기판(101)의 식각량을 감소시킬 수 있다. 제2 마스크막(93)은 상기 플라즈마 가스와 제1 마스크막(91)의 상면과의 접촉을 막아 제1 마스크막(91)의 등방적 식각을 억제할 수 있다. 제1 마스크막(91)은 대체로 측면 방향으로 축소되고 그 두께(수직 길이)는 일정하게 유지될 수 있다. 제2 마스크막(93)은 마스크 트림 공정 이후에 제거하거나 혹은 잔류시킬 수 있다.
도 1e를 참조하면, 제1 마스크막(91)을 덮는 상부 스페이서막(96)을 형성할 수 있다. 상부 스페이서막(96)은 절연체, 가령 실리콘산화막, 실리콘질화막, 실리콘카바이드, 수지 등과 같은 절연체를 화학기상증착(CVD)을 이용하여 형성할 수 있다. 이에 따라 상부 스페이서막(96)은 수직 채널홀(103)을 매립하지 아니하고 제1 마스크막(91)을 덮도록 형성될 수 있다. 상부 스페이서막(96)은 수직 채널홀(103)의 내부로 확장되어 가령 제9 절연막(110i)의 상단부를 둘러쌀 수 있다. 본 실시예와 다르게, 제1 마스크막(91)을 트리밍하지 아니하고 상부 스페이서막(96)을 형성하게 되면 인접한 상부 스페이서막들(96)의 측벽들(96w)이 가까워져 수직 채널홀(103)의 상단 입구부(103e)의 폭(Wc)이 작아질 수 있다. 본 실시예에 의하면, 제1 마스크막(91)에 대한 트림 공정이 채택되므로써 인접한 상부 스페이서막들(96)의 측벽들(96w) 사이의 거리, 즉 상단 입구부(103e)의 폭(Wc)이 상대적으로 커질 수 있다. 상단 입구부(103e)의 폭(Wc)이 확장되면 후속 공정, 가령 증착 가스 및/또는 에칭 가스의 수직 채널홀(103)로의 제공이 더 원활해져 공정 난이도가 낮아질 수 있다. 제1 마스크막(91) 및/또는 상부 스페이서막(96)의 프로파일에 따라 상단 입구부(103e)의 폭(Wc)은 대체로 일정하거나 혹은 증감할 수 있다. 본 발명을 이에 한정하는 것이 아니라 단지 일례로서, 폭(Wc)은 상부 스페이서막(96)의 상단부에서 하단부로 갈수록 커졌다가 작아질 수 있다. 이러한 경우 상단 입구부(103e)의 폭(Wc)은 수직 채널홀(103)의 폭(Wb)보다 작은 지점이 있을 수 있으나 평균적으로는 더 클 수 있다. 다른 예로, 상부 스페이서막(96)의 형태에 따라 상단 입구부(103e)의 폭(Wc)이 수직 채널홀(103)의 폭(Wb)보다 작은 지점이 없을 수 있다.
도 1f를 참조하면, 수직 채널홀(103)의 일부를 채워 기판(101)과 접촉하는 필라 형태의 하부 채널(141)을 형성할 수 있다. 하부 채널(141)은 기판(101)과 동일한 도전형의 반도체 또는 진성 반도체로 형성할 수 있다. 일례로, 하부 채널(141)은 p형 실리콘 혹은 진성 실리콘을 포함할 수 있다. 하부 채널(141)은 증착 기술을 이용하여 다결정 반도체로 형성하거나, 혹은 에피 성장이나 레이저 결정화 기술을 이용하여 단결정 반도체로 형성할 수 있다. 본 실시예에 의하면, 하부 채널(141)은 단결정의 p형 실리콘 혹은 단결정의 진성 실리콘을 선택적 에피 성장(SEG)시켜 형성할 수 있다. 하부 채널(141)은 제1 희생막(120a) 및 제2 희생막(120b)의 측벽들과 접할 수 있고, 제3 절연막(110c)의 측벽과 일부 접할 수 있다. 상부 스페이서막(96)은 제1 마스크막(91)에서의 선택적 에피 성장을 방지할 수 있다.
도 1g를 참조하면, 수직 채널홀(103)의 내벽을 따라 연장되어 상부 스페이서막(96)을 덮는 제1 정보저장막(151)과, 제1 정보저장막(151)을 덮는 제1 반도체막(143)과, 그리고 제1 반도체막(143)을 덮는 라이너 스페이서막(190)을 형성할 수 있다. 제1 정보저장막(151)은 화학기상증착 혹은 원자층증착공정으로 비교적 얇은 두께를 가지며 하부 채널(141)과 접속되는 단일막 혹은 다중막 구조로 형성할 수 있다.
예컨대, 도 1h에 도시된 바와 같이, 제1 정보저장막(151)은 터널절연막(151c)을 포함할 수 있다. 다른 예로, 제1 정보저장막(151)은 터널절연막(151c)과 트랩절연막(151b)을 포함할 수 있다. 또 다른 예로, 제1 정보저장막(151)은 터널절연막(151c)과 트랩절연막(151b) 및 블록킹절연막(151a)을 더 포함할 수 있다. 가령, 수직 채널홀(103)의 내벽에 실리콘산화막, 알루미늄산화막 또는 하프늄산화막을 증착하여 블록킹절연막(151a)을 형성하고, 블록킹절연막(151a) 상에 실리콘질화막을 증착하여 트랩절연막(151b)을 형성하고, 그리고 트랩절연막(151b) 상에 실리콘산화막을 증착하여 터널절연막(151c)을 형성할 수 있다. 블록킹절연막(151a)은 실리콘산화막과 알루미늄산화막이 적층된 2중막 구조로 형성할 수 있다.
도 1g를 다시 참조하면, 제1 반도체막(143)은 화학기상증착 혹은 원자층증착공정으로 반도체, 가령 다결정 혹은 단결정 실리콘을 증착하여 형성할 수 있다. 라이너 스페이서막(190)은 절연체(예: SiOx, SiNx, SiOx/SiNx)를 증착하여 제1 반도체막(143)을 덮는 대체로 얇은 두께를 갖는 라이너 스페이서막(190)을 더 형성할 수 있다. 본 실시예에 의하면, 수직 채널홀(103)은 확장된 상단 입구부(103e)를 가지므로 증착 가스의 원활한 제공이 가능해지고 결국 증착 공정의 불량을 최소화하거나 없앨 수 있다.
도 1i를 참조하면, 라이너 스페이서막(190)과 제1 반도체막(143)을 에치백할 수 있다. 상기 에치백에 의해 라이너 스페이서막(190)은 제1 반도체막(143)을 덮는 수직벽 형태로 패터닝되고, 제1 반도체막(143)은 수직벽 형태의 라이너 스페이서막(190)에 의해 가려지지 않는 부분이 식각되어 제1 정보저장막(151)을 일부 노출시킬 수 있다. 확장된 상부 입구부(103e)는 에칭 가스의 원활한 공급을 가능케 하고 에칭 타겟을 충분히 확보하게 할 수 있다.
도 1j를 참조하면, 제1 정보저장막(151)을 식각하여 수직 형태로 패터닝할 수 있다. 일례로, 습식 식각 공정으로 제1 정보저장막(151)을 식각하여 수직 채널홀(103)의 내벽에 한정된 수직한 형태로 형성될 수 있다. 라이너 스페이서막(190)은 제거될 수 있다. 아울러, 상기 패터닝 공정을 통해 하부 채널(141)의 상면을 완전히 노출시키는 개구부(105)가 형성될 수 있다.
도 1k를 참조하면, 개구부(105)를 일부 혹은 완전히 채우며 제1 반도체막(143)을 따라 수직 연장되어 상부 스페이서막(96)을 덮는 실린더형의 제2 반도체막(145)과, 실린더의 내부를 충전하며 제2 반도체막(145)을 덮는 절연성 충전막(191)을 순차 형성할 수 있다. 제2 반도체막(145)은 화학기상증착 혹은 원자층증착공정으로 제1 반도체막(143)과 동일 또는 유사한 물질, 가령 다결정 혹은 단결정 실리콘을 증착하여 형성할 수 있다. 충전막(191)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 충전막(191)을 형성하기 이전에 수소 어닐링 공정을 더 진행하여 제1 반도체막(143) 및 제2 반도체막(145) 중 적어도 어느 하나에 존재할 수 있는 결정 결함들을 치유할 수 있다. 다른 예로, 제1 반도체막(143)을 제거하고 제2 반도체막(145)과 충전막(191)을 형성할 수 있다.
도 1l을 참조하면, 몰드 스택(10)이 노출되도록 평탄화 공정을 진행할 수 있다. 가령, 제9 절연막(110i)이 노출되거나 혹은 리세스되도록 상부 스페이서막(96)과 제1 마스크막(91)을 화학기계적 연마공정(CMP)이나 에치백 공정으로 제거할 수 있다. 이에 따라 제2 반도체막(145)은 수직 채널홀(103)의 내에 한정된 실린더 형태로 패터닝될 수 있고, 충전막(191)은 제2 반도체막(145)의 실린더 내부를 채우는 필라 형태로 패터닝될 수 있다. 제1 반도체막(143)과 제2 반도체막(145) 및 충전막(191)은 상부 채널(142)을 구성할 수 있다. 상부 채널(142)은 충전막(191)을 제2 반도체막(145)이 둘러싸는 마카로니 구조를 포함할 수 있다. 마카로니 구조의 상부 채널(142)과 벌크 구조의 하부 채널(141)이 접하여 수직 채널(140)을 형성할 수 있다. 제2 반도체막(145)의 바닥을 구성하며 하부 채널(141)과 접속되는 바디 콘택(144)은 필라(pillar) 내지 벌크(bulk) 형태를 가질 수 있다. 바디 콘택(144)에 의해 하부 채널(141)과 상부 채널(142) 사이의 양호한 접촉이 구현될 수 있고, 하부 채널(141)과 상부 채널(142)의 접촉 면적 부족에 따른 수직 채널(140)의 끊김 현상이 없어지거나 최소화될 수 있다.
도 1m을 참조하면, 수직 채널들(140) 사이에 트렌치(107)를 형성할 수 있다. 일례로, 몰드 스택(10) 상에 실리콘산화막이나 실리콘질화막으로 캡핑절연막(112)을 형성한 후 이 캡핑절연막(112)을 마스크로 이용하는 건식 식각 공정으로 몰드 스택(10)을 패터닝하여 기판(101)을 노출시키는 트렌치(107)를 형성할 수 있다. 과도식각에 의해 기판(101)은 리세스될 수 있다. 트렌치(107)에 의해 희생막들(120)과 절연막들(110)의 측면들이 노출될 수 있다. 캡핑절연막(112)을 형성하기 이전에 수직 채널(140)과 접속하는 제3 반도체막(147)을 형성할 수 있다. 제3 반도체막(147)은 수직 채널(140)의 상단을 제거하여 홀(104)을 형성하고, 이 홀(104)을 반도체로 채워 형성할 수 있다. 제3 반도체막(147)은 기판(101)에 도핑된 불순물(예; p형 불순물)과 다른 도전형의 불순물(예: n형 불순물)로 도핑되어 있을 수 있어 드레인 역할을 할 수 있다. 또는 상기 다른 도전형의 불순물(예: n형 불순물)을 제3 반도체막(147)에 주입하여 드레인을 형성할 수 있다.
도 1n을 참조하면, 트렌치(107)를 통해 에천트를 제공하여 희생막들(120)을 선택적으로 제거할 수 있다. 일례로, 희생막들(120)이 실리콘질화막이고 절연막들(110)이 실리콘산화막인 경우 에천트는 인산(H3PO4)을 포함할 수 있다. 희생막들(120)의 선택적 제거로 인해 절연막들(110) 사이에는 하부 채널(141)과 제1 정보저장막(151)을 노출시키는 스페이스(108)가 형성될 수 있다.
도 1o를 참조하면, 절연막들(110)의 외표면들을 따라 연장되는 제2 정보저장막(152)을 형성하고, 스페이스(108)를 채우는 게이트들(161~168)을 형성할 수 있다. 이에 따라, 게이트들(161~168)이 절연막들(110)에 의해 상하 이격되어 수직 적층된 게이트 스택(20)을 형성할 수 있다. 제2 정보저장막(152)은 단일막 혹은 다중막 구조로 형성될 수 있다. 예컨대, 제1 정보저장막(151)이 트랩절연막과 터널절연막을 포함하고, 제2 정보저장막(152)은 블록킹절연막을 포함할 수 있다. 다른 예로, 제1 정보저장막(151)이 터널절연막을 포함하고, 제2 정보저장막(152)은 블록킹절연막과 트랩절연막을 포함할 수 있다. 또 다른 예로, 제1 정보저장막(151)은 터널절연막과 트랩절연막 및 제1 블록킹절연막을 포함하고, 제2 정보저장막(152)은 상기 제1 블록킹절연막 혹은 제2 블록킹절연막을 포함할 수 있다. 게이트들(161~168)은 실리콘, 금속, 금속질화물, 금속실리사이드 등과 같은 도전체를 증착한 후 패터닝하여 형성할 수 있다. 트렌치(107)를 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(109)를 형성할 수 있다. 공통 소오스(109)는 기판(101)과 다른 도전형으로 도핑될 수 있다. 일례로, 기판(101)은 p형 도전형으로 도핑되고, 공통 소오스(109)는 n형 도전형으로 도핑될 수 있다.
게이트들(161~168) 중에서 제1 게이트(161) 및 제2 게이트(162)은 하부 채널(141)에 인접하고, 제3 내지 제8 게이트들(163~168)은 상부 채널(142)에 인접할 수 있다. 제1 게이트(161)와 제2 게이트(162)는 비메모리 선택 게이트로서 하부 선택 라인(또는 접지 선택 라인)을 구성할 수 있다. 제3 내지 제6 게이트들(163~166)은 메모리 게이트로서 워드라인을 구성할 수 있다. 그리고 제7 게이트(167) 및 제8 게이트(168)는 비메모리 선택 게이트로서 상부 선택 라인(또는 스트링 선택 라인)을 구성할 수 있다. 다른 예로, 제3 내지 제7 게이트들(163~167)은 워드라인을 구성할 수 있고, 제8 게이트(168)가 상부 선택 라인을 구성할 수 있다.
도 1p를 참조하면, 트렌치(107)를 매립하며 게이트 스택(20)을 덮는 매립절연막(175)을 형성하고, 제3 반도체막(147)과 접속하는 플러그(182)를 형성하고, 플러그(182)와 전기적으로 연결되는 하나 혹은 그 이상의 비트라인(180)을 매립절연막(175) 상에 형성하므로써, 가령 수직 낸드 플래시 메모리와 같은 반도체 소자(1)를 형성할 수 있다. 게이트들(161~168)은 기판(101) 상에서 제1 수평 방향으로 신장하고, 비트라인(180)은 기판(101) 상에서 제1 수평 방향과 실질적으로 직교하는 제2 수평 방향으로 신장할 수 있다. 수직 채널(140)을 따라 수직 적층된 게이트들(161~168)은 셀 스트링을 구성할 수 있다.
<실시예 2>
도 2a 내지 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 기판(101) 상에 절연막들(110)과 희생막들(120)을 교대로 적층하여 몰드 스택(10)을 형성할 수 있다. 그 몰드 스택(10) 상에 몰드 스택(10)의 일부 노출시키는 마스크막(90)을 형성할 수 있다. 본 실시예에 의하면, 마스크막(90)은 가령 폴리실리콘을 포함하는 제1 마스크막(91)과 비정질탄소막을 포함하는 제3 마스크막(95)을 포함할 수 있다.
도 2b를 참조하면, 마스크막(90)을 이용한 건식 식각 공정으로 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채너홀(103)을 형성할 수 있다. 마스크막(90) 중에서 제3 마스크막(95)은 제거될 수 있다.
도 2c를 참조하면, 제1 마스크막(91)을 트리밍하여 축소시킬 수 있다. 가령 Cl2와 SF6를 포함하는 플라즈마 식각 공정으로 제1 마스크막(91)을 식각할 수 있다. 본 실시예에 따르면 제1 마스크막(91)은 그 측면뿐만 아니라 상면이 노출되기 때문에 제1 마스크막(91)은 측면 방향(수평 방향) 뿐만 아니라 그 두께 방향(수직 방향)으로도 식각될 수 있다. 계속하여, 도 1e 내지 1p에 도시된 바와 동일 또는 유사한 공정으로 반도체 소자를 제조할 수 있다.
<실시예 3>
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 기판(101) 상에 절연막들(110)과 희생막들(120)을 교대로 적층하여 몰드 스택(10)을 형성하고, 제1 마스크막(91)을 이용한 건식 식각 공정으로 몰드 스택(10)을 관통하는 수직 채널홀(103)을 형성할 수 있다. 제1 마스크막(91)을 트리밍하여 축소시키고, 그 제1 마스크막(91)을 덮는 상부 스페이서막(96)을 형성할 수 있다. 제1 마스크막(91)은 도 1d에 도시된 바와 동일 또는 유사하게 대체로 측면 방향으로 식각되는 공정으로 트리밍할 수 있다. 다른 예로, 제1 마스크막(91)은 도 2c에 도시된 바와 동일 유사하게 측면 방향 및 수직 방향으로 식각되는 공정으로 트리밍할 수 있다. 본 실시예에 있어서 상부 스페이서막(96)은 제1 마스크막(91)을 감싸면서 수직 채널홀(103)쪽으로 확장되지 않을 수 있다. 상단 입구부(103e)는 깔대기(funnel) 형태를 가질 수 있다. 따라서, 상단 입구부(103e)의 폭(Wc)은 수직 채널홀(103)의 폭(Wb)과 동일하거나 클 수 있다.
도 3b를 참조하면, 하부 채널(141)을 형성한 후 제1 정보저장막(151)과 제1 반도체막(143) 및 라이너 스페이서막(190)을 형성할 수 있다. 그리고 에치백 공정으로 라이너 스페이서막(190)과 제1 반도체막(143)을 패터닝하여 제1 정보저장막(151)을 일부 노출시킬 수 있다. 본 실시예에 따르면, 대체로 넓은 폭을 갖는 상단 입구부(103e)을 통해 증착 가스 및/또는 에칭 가스를 제공할 수 있어 공정 난이도를 줄일 수 있다. 이어서, 도 1j 내지 1p에 도시된 바와 동일 또는 유사한 공정으로 반도체 소자를 제조할 수 있다.
<응용예>
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 4b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자(1)를 포함하는 플래시 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 플래시 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 플래시 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 4b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 소자(1)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 플래시 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 4a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 몰드막을 형성하고;
    상기 몰드막 상에 마스크막을 형성하고;
    상기 마스크막을 이용하는 식각으로 상기 몰드막을 관통하는 채널홀을 형성하고;
    상기 마스크막을 축소하여 상기 몰드막의 상부면을 일부 노출하고;
    상기 축소된 마스크막과 일부 노출된 상기 몰드막의 상부면을 덮되 상기 채널홀을 노출시키는 스페이서막을 형성하고; 그리고
    상기 채널홀을 채워 상기 기판과 전기적으로 연결되는 수직 채널을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 마스크막을 형성하는 것은:
    상기 몰드막 상에 실리콘막을 포함하는 하부 마스크막, 산화막 혹은 질화막을 포함하는 중간 마스크막, 및 탄소막을 포함하는 상부 마스크막을 순차 형성하고; 그리고
    상기 상부, 중간 및 하부 마스크막들을 패터닝하여 상기 몰드막을 일부 노출시키는 것을;
    포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 마스크막을 축소하는 것은:
    상기 상부 마스크막을 제거하고; 그리고
    상기 하부 마스크막의 측벽을 식각하는 것을 포함하고,
    상기 중간 마스크막은 상기 하부 마스크막의 상면을 덮어 상기 하부 마스크막의 상면이 식각되는 것을 방지하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 하부 마스크막의 측벽을 식각한 이후에,
    상기 중간 마스크막을 제거하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 마스크막을 형성하는 것은:
    상기 몰드막 상에 실리콘막을 포함하는 하부 마스크막과 탄소막을 포함하는 상부 마스크막을 순차 형성하고; 그리고
    상기 상부 및 하부 마스크막들을 패터닝하여 상기 몰드막을 일부 노출시키는 것을;
    포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 마스크막을 축소하는 것은:
    상기 상부 마스크막을 제거하고; 그리고
    상기 하부 마스크막의 측벽 및 상면을 식각하는 것을;
    포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 수직 채널을 형성하는 것은:
    상기 채널홀의 일부를 채워 상기 기판과 접속하는 하부 채널을 형성하고; 그리고
    상기 채널홀의 다른 일부를 채워 상기 하부 채널과 접속하는 상부 채널을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 하부 채널은 상기 채널홀을 통해 노출된 상기 기판으로부터 단결정 실리콘을 성장시켜 형성하고, 상기 상부 채널은 단결정 혹은 다결정 실리콘막을 증착하여 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 상부 채널을 형성하기 이전에 상기 채널홀의 내벽을 따라 수직 신장하는 정보저장막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  10. 기판 상에 절연막들과 희생막들이 교대로 적층된 몰드 스택을 형성하고;
    상기 몰드 스택 상에 마스크막을 형성하고;
    상기 마스크막을 이용하는 식각으로 상기 몰드 스택을 관통하여 상기 기판을 노출시키는 채널홀을 형성하고;
    상기 마스크막을 축소하여 상기 몰드막의 상부면을 일부 노출하고;
    상기 축소된 마스크막과 일부 노출된 상기 몰드막의 상부면을 덮되 상기 채널홀을 노출시키는 스페이서막을 형성하고;
    상기 채널홀을 통해 노출된 기판으로부터 성장되어 상기 기판과 전기적으로 연결되는 하부 채널과, 상기 하부 채널 상에 적층되어 상기 하부 채널과 전기적으로 연결된 상부 채널을 포함하는, 수직 채널을 형성하고; 그리고
    상기 희생막들을 게이트들로 대체하는 것을;
    포함하는 반도체 소자의 제조방법.
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