CN105990247A - 隔离结构及具有其的非挥发性存储器的制造方法 - Google Patents
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Abstract
本发明公开一种隔离结构及具有其的非挥发性存储器的制造方法。该隔离结构的制造方法，适用于非挥发性存储器的制作工艺中。此方法是提供基底，并于基底上依序形成介电层、导体层及硬掩模层。图案化硬掩模层及导体层，而形成暴露出介电层的第一沟槽。在基底上形成第一衬层。移除第一沟槽所暴露的第一衬层及介电层，以暴露基底。在导体层及硬掩模层的侧壁形成间隙壁。以具有间隙壁的导体层及硬掩模层为掩模，移除部分基底，以形成第二沟槽。之后在第二沟槽中形成一隔离层，其中导体层之间的间距大于第二沟槽的宽度。
Description
技术领域
本发明涉及一种半导体元件的制造方法，且特别是涉及一种隔离结构及具有其的非挥发性存储器的制造方法。
背景技术
非挥发性存储器元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人电脑和电子设备所广泛采用的一种存储器元件。
典型的非挥发性存储器元件，以掺杂的多晶硅制作浮置栅极(floatinggate)与控制栅极(control gate)。一般来说，浮置栅极与控制栅极之间的栅极耦合率(gate-coupling ratio，GCR)愈大，以及浮置栅极间的干扰(floating gatecoupling)越低，其操作所需的工作电压将愈低，而存储器的操作速度与效率会随之提升。而提高栅极耦合率的方法包括增加栅间介电层的电容或减少穿隧介电层的电容。
随着科技的日新月异，半导体元件的集成度也不断提高，因而各种存储器元件尺寸也必须进一步缩减。但是，当欲缩减存储器元件尺寸时，会产生穿隧介电层电场过大而造成击穿(tunnel oxide breakdown)，导致元件可靠度(reliability)下降的问题。为了进一步提升元件的可靠度与稳定性，需要提供能够改善上述问题的技术方案。
发明内容
有鉴于此，本发明提供一种隔离结构的制造方法，可降低穿隧介电层电场，提高栅极耦合率，从而提升元件效能并提升元件的可靠度。
本发明另提供一种具有上述隔离结构的非挥发性存储器的制造方法，除可提高栅极耦合率之外，也可增加将形成控制栅极的导体层的填沟能力，同时减少浮置栅极彼此间的干扰。
本发明的一种隔离结构的制造方法，包括下列步骤。提供基底，并于此基底上依序形成介电层、第一导体层及硬掩模层。接着，图案化硬掩模层及第一导体层，而形成暴露出介电层的第一沟槽。然后，在基底上形成第一衬层。移除第一沟槽所暴露的第一衬层及介电层以暴露基底，而于第一导体层及硬掩模层的侧壁形成间隙壁。接着，以具有间隙壁的第一导体层及硬掩模层为掩模，移除部分基底，以形成第二沟槽。接着于第二沟槽形成隔离层，其中，第一导体层之间的间距大于第二沟槽宽度。
在本发明的一实施例中，上述于第二沟槽形成隔离层的步骤，包括：在第二沟槽中形成第二衬层，进行回火制作工艺，在第二沟槽中填入绝缘材料层，以及进行固化制作工艺。
在本发明的一实施例中，上述形成第一衬层的方法包括临场蒸气产生法、热氧化法或原子层沉积法。
在本发明的一实施例中，上述介电层的材质包括氧化硅。
在本发明的一实施例中，上述第一导体层包括掺杂多晶硅层及非掺杂多晶硅层。
在本发明的一实施例中，上述硬掩模层的材质包括氮化硅或氧化硅。
在本发明的一实施例中，上述第一衬层的材质包括氧化硅。
在本发明的一实施例中，上述绝缘材料层的材质包括旋涂式介电材质(spin-on dielectric,SOD)。
在本发明的一实施例中，上述第二衬层的材质包括氧化硅。
本发明的一种非挥发性存储器的制造方法，包括下列步骤。提供基底，并于基底上依序形成介电层、第一导体层及硬掩模层。接着，图案化硬掩模层及第一导体层，以形成第一沟槽。在硬掩模层及第一导体层的侧壁形成间隙壁。以具有间隙壁的第一导体层及硬掩模层为掩模，移除部分基底，以形成第二沟槽。在第二沟槽中形成隔离层，第一导体层之间的间距大于第二沟槽的宽度。移除硬掩模层，并于基底上形成栅间介电层。在栅间介电层上形成第二导体层。图案化第二导体层、栅间介电层及第一导体层，以形成控制栅极及浮置栅极。
在本发明的一实施例中，上述第一导体层包括掺杂多晶硅层及非掺杂多晶硅层。
在本发明的一实施例中，上述形成该第一衬层的方法包括临场蒸气产生法、热氧化法或原子层沉积法。
在本发明的一实施例中，上述介电层的材质包括氧化硅。
在本发明的一实施例中，上述硬掩模层的材质包括氮化硅或氧化硅。
在本发明的一实施例中，上述第一衬层的材质包括氧化硅。
在本发明的一实施例中，上述栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
在本发明的一实施例中，上述第二导体层的材质包括掺杂多晶硅。
基于上述，通过本发明所提供的隔离结构及具有其的非挥发性存储器的制造方法，制作出的相邻两浮置栅极的间距较隔离结构沟槽的宽度大，使得相邻两浮置栅极的间距较现有技术宽，而在形成成为控制栅极的导体时能有较好的填沟能力，也能降低浮置栅极间的干扰，从而提升元件效能。此外，相邻两浮置栅极的间距较隔离结构沟槽宽度大，能降低穿隧介电层电场而不易产生穿隧介电层击穿，而提升元件可靠度与稳定性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E为本发明的实施例所绘示的非挥发性存储器的制造方法的流程剖面示意图。
符号说明
100：基底
102：介电层
104、104a、104b、120：导体层
104c：浮置栅极
106、106a、106b：硬掩模层
108：第一沟槽
110：第一衬层
110a：间隙壁
112：第二沟槽
114：第二衬层
116：绝缘材料层
118：栅间介电层
122：隔离层
W1、W2：宽度
具体实施方式
图1A至图1E为依照本发明的实施例所绘示的非挥发性存储器的制造方法的流程剖面示意图。应注意，图1A至图1E所示的剖视图为与存储单元的字符线(word line)方向平行(或垂直于存储单元的位线(bit line)方向)。
请参照图1A，首先提供基底100，基底100例如是硅基底。在基底100上依序形成介电层102、导体层104及硬掩模层106。
介电层102的材质例如是氧化硅，其形成方法例如是热氧化法。
导体层104例如是由导体层104a及导体层104b所构成的双层结构。导体层104a的材质例如是非掺杂多晶硅，其形成方法例如是化学气相沉积法。导体层104b的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法先形成一层未掺杂多晶硅层后，再进行离子注入步骤以形成之，当然也可以采用临场注入掺质的方式而以化学气相沉积法形成。双层结构可以增大导体层104的表面积，也就是使其成为浮置栅极(如图1E所示)后的表面积增大，进而增加与后续形成的控制栅极的耦合率。在本实施例中，导体层104以双层为例做说明，当然也可以是单层或多层结构。
硬掩模层106例如是由硬掩模层106a与硬掩模层106b所构成的双层结构。硬掩模层106a的材质例如是氮化硅，其形成方法例如是化学气相沉积法。硬掩模层106b的材质例如是氧化硅，其形成方法例如是化学气相沉积法。在本实施例中，硬掩模层106以双层为例做说明，当然也可以是单层或多层结构。
接着，请参照图1B，图案化硬掩模层106、导体层104，而形成暴露出介电层102的第一沟槽108。图案化的方法例如是于基底100上形成图案化光致抗蚀剂层(未图示)，以图案化光致抗蚀剂层为掩模，蚀刻硬掩模层106、导体层104，然后再去除图案化光致抗蚀剂层。之后，在基底100上形成第一衬层110。第一衬层110的材质例如是氧化硅，其形成方法例如是热氧化法，但不限于此，也可以采用临场蒸气产生法(in-situ steam generation,ISSG)或原子层沉积法(atomic layer deposition,ALD)来形成。
然后，请参照图1C，移除第一沟槽108所暴露的第一衬层110及介电层102以暴露基底100，并于导体层104及硬掩模层106的侧壁形成间隙壁110a。移除第一沟槽108所暴露的第一衬层110及介电层102的方法例如是各向异性蚀刻法。同时，各向异性蚀刻法也会将硬掩模层106上的第一衬层110一并移除。接着，以具有间隙壁110a的导体层104及硬掩模层106为掩模，移除部分基底100，以形成第二沟槽112。移除部分基底100的方法例如是进行蚀刻制作工艺。
接下来，请参照图1D，在第二沟槽112中形成隔离层122。隔离层122例如由第二衬层114及绝缘材料层116构成。
在第二沟槽112中形成隔离层122包括下列步骤。在第二沟槽112中形成第二衬层114。第二衬层114的材质例如是氧化硅，其形成方法例如是热氧化法，当然也可以采用临场蒸气产生法。然后，在含氮的环境下进行回火制作工艺。在第二沟槽112中填入一绝缘材料层116。绝缘材料层116的材质例如是旋涂式介电材质(spin-on dielectric,SOD)或其他适当的绝缘材料。接着进行一固化制作工艺，并定义出有源区。填入绝缘材料层116的方法例如是旋转涂布法，但不限于此，也可以是先以化学气相沉积法形成一层绝缘材料层116，再以化机械研磨进行平坦化后，进行回蚀刻(etch back)以移除至少一部分的绝缘材料层116。
接着，请参照图1E，移除硬掩模层106。移除硬掩模层106的方法例如是利用蚀刻法依序移除掩模层106b及掩模层106a。
然后，在基底100上形成栅间介电层118。栅间介电层118的材质例如是氧化硅/氮化硅/氧化硅，其形成方法例如是利用化学气相沉积法或是热氧化法依序形成一层氧化硅层、一层氮化硅层与一层氧化硅层。当然，栅间介电层118的材质还可以是氧化硅、氮化硅或氧化硅/氮化硅等材料，其形成方法例如是依照其材质以不同的反应气体进行化学气相沉积法。
然后，在栅间介电层118上形成导体层120。导体层120的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法先形成一层未掺杂多晶硅层后，再进行离子注入步骤以形成之，当然也可以采用临场注入掺质的方式而以化学气相沉积法形成。最后，图案化导体层120、栅间介电层118及导体层104，图案化的导体层120形成控制栅极，导体层104形成浮置栅极104c。至于后续完成非挥发性存储器的制作工艺为所属技术领域中具通常知识者所周知，在此不再赘述。
本发明的制造隔离结构与具有此隔离结构的非挥发性存储器的方法，其制作出相邻两浮置栅极104c的间距宽度W1大于第二沟槽112的宽度W2，不再如现有技术两者宽度相等。使得接下来形成的导体层120能有较好的填沟能力，也能降低浮置栅极104c间的干扰，从而提升元件效能。此外，浮置栅极104c彼此的间距宽度W1大于第二沟槽112宽度W2，使得穿隧介电层电场降低而不易产生穿隧氧化层击穿，提升元件可靠度与稳定性。
虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (18)
1.一种隔离结构的制造方法，包括：
提供一基底；
在该基底上依序形成一介电层、一导体层及一硬掩模层；
图案化该硬掩模层及该导体层，而形成暴露出该介电层的一第一沟槽；
在该基底上形成一第一衬层；
移除该第一沟槽所暴露的该第一衬层及该介电层，以暴露该基底，而于该导体层及该硬掩模层的侧壁形成一间隙壁；
以具有该间隙壁的该导体层及该硬掩模层为掩模，移除部分该基底，以形成一第二沟槽；以及
在该第二沟槽中形成一隔离层，该导体层之间的间距大于该第二沟槽的宽度。
2.如权利要求1所述的隔离结构的制造方法，其中于该第二沟槽形成该隔离层包括：
在该第二沟槽中形成一第二衬层；
进行一回火制作工艺；
在该第二沟槽中填入一绝缘材料层；以及
进行一固化制作工艺。
3.如权利要求1所述的隔离结构的制造方法，其中形成该第一衬层的方法包括临场蒸气产生法、热氧化法或原子层沉积法。
4.如权利要求1所述的隔离结构的制造方法，其中该介电层的材质包括氧化硅。
5.如权利要求1所述的隔离结构的制造方法，其中该导体层的材质包括掺杂多晶硅层及非掺杂多晶硅层。
6.如权利要求1所述的隔离结构的制造方法，其中该硬掩模层的材质包括氮化硅或氧化硅。
7.如权利要求1所述的隔离结构的制造方法，其中该第一衬层的材质包括氧化硅。
8.如权利要求2所述的隔离结构的制造方法，其中该绝缘材料层的材质包括旋涂式介电材质。
9.如权利要求2所述的隔离结构的制造方法，其中该第二衬层的材质包括氧化硅。
10.一种非挥发性存储器的制造方法，包括：
提供一基底，该基底上已依序形成有一介电层、一第一导体层及一硬掩模层；
图案化该硬掩模层及该第一导体层，以形成一第一沟槽；
在该硬掩模层及该第一导体层的侧壁形成一间隙壁；
以具有该间隙壁的该第一导体层及该硬掩模层为掩模，移除部分该基底，以形成一第二沟槽；
在该第二沟槽中形成一隔离层，该第一导体层之间的间距大于该第二沟槽的宽度；
移除该硬掩模层；
在该基底上形成一栅间介电层；
在该栅间介电层上形成一第二导体层；以及
图案化该第二导体层、该栅间介电层及该第一导体层，以形成一控制栅极及一浮置栅极。
11.如权利要求10所述的非挥发性存储器的制造方法，其中该第一导体层包括掺杂多晶硅层及非掺杂多晶硅层。
12.如权利要求10所述的非挥发性存储器的制造方法，其中形成该第一衬层的方法包括临场蒸气产生法、热氧化法或原子层沉积法。
13.如权利要求10所述的非挥发性存储器的制造方法，其中该介电层的材质包括氧化硅。
14.如权利要求10所述的非挥发性存储器的制造方法，其中该硬掩模层的材质包括氮化硅或氧化硅。
15.如权利要求10所述的非挥发性存储器的制造方法，其中该第一衬层的材质包括氧化硅。
16.如权利要求10所述的非挥发性存储器的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
17.如权利要求10所述的非挥发性存储器的制造方法，其中该第二导体层的材质包括掺杂多晶硅。
18.如权利要求10所述的非挥发性存储器的制造方法，其中于该第二沟槽形成该隔离层包括：
在该第二沟槽中形成一第二衬层；
进行一回火制作工艺；
在该第二沟槽中填入一绝缘材料层；以及
进行一固化制作工艺。
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