CN106935215A - 板内栅极型栅极驱动器以及显示装置 - Google Patents

板内栅极型栅极驱动器以及显示装置 Download PDF

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Abstract

本公开涉及板内栅极型栅极驱动器以及显示装置。在栅极驱动器中，两个通道共享Q节点以输出高电平扫描信号，并且四个通道共享QB节点以输出低电平扫描信号。因此，构成板内栅极(GIP)的四个通道所需的薄膜晶体管的数量减少，使得边框尺寸能够减小。此外，栅极驱动器包括设置在共享Q节点的通道中的一些通道中的补偿电容器或放电晶体管，使得共享Q节点的通道之间的输出特性的偏差能够减小。

Description

板内栅极型栅极驱动器以及显示装置
技术领域
本公开涉及显示装置，更具体地，涉及栅极驱动器和包括该栅极驱动器的显示装置。尽管本公开适用于宽范围的应用，但是其特别适合于通过减少薄膜晶体管的数量而具有减小的边框尺寸的栅极驱动器。
背景技术
随着诸如移动终端和笔记本电脑的各种便携式电子装置的发展，对这种装置所采用的平板显示装置的需求正在增加。
正在对包括液晶显示(LCD)装置、等离子体显示面板(PDP)装置、场发射显示(FED)装置以及有机发光二极管显示(OLED)装置的平板显示装置进行研究。
在这些平板显示装置中，LCD装置因其可以大量生产、可以容易地驱动、以及可以实现高图像质量和大屏幕而具有更多的应用。
图1是示出背景技术中的显示装置的图。
参照图1，LCD装置通过根据输入图像信号调节每个像素中的透射率来显示图像。为此，显示装置包括：显示面板10，其中液晶单元以矩阵形式布置；背光单元(未示出)，其用于向显示面板10提供光；以及驱动电路，其用于驱动显示面板10和背光单元。
显示面板10还包括显示图像的有源区域20和不显示图像的焊盘(pad)区域30，并且形成有栅极驱动器60和数据焊盘40。
驱动电路包括定时控制器、数据驱动器50和栅极驱动器60。数据焊盘40设置在焊盘区域30的上端或下端。数据驱动器50可以设置在印刷电路板(PCB)或膜上芯片(COF)上，并且可以经由柔性印刷电路(FPC)连接至数据焊盘40。
栅极驱动器60分别将用于导通形成在像素中的薄膜晶体管的扫描信号(即，栅极驱动信号)依次施加至多个栅极线。通过这样做，显示面板10中的像素被依次驱动。
为此，栅极驱动器60包括：移位寄存器；以及电平移位器，其将来自移位寄存器的输出信号转换成具有适于驱动薄膜晶体管的摆动宽度的信号。
采用板内栅极(GIP)结构，在该结构中，使用非晶硅a-Si将薄膜晶体管TFT形成在显示面板10的下基板(阵列基板)上，并且栅极驱动器60与显示面板集成(即，栅极驱动器60设置在显示面板中)。GIP型栅极驱动器60可以设置在阵列基板的焊盘区域的两侧。
图2是示出背景技术中的GIP的四个通道的图。图3是示出背景技术中的显示装置的GIP电路的图。
参照图2和图3，背景技术中的GIP型栅极驱动器60包括多个级，以分别产生施加至栅极线的扫描信号。多个级中的每个级成为栅极驱动器的通道。
GIP型栅极驱动器60经由多个通道将扫描信号施加至栅极线。在栅极驱动器60的所有通道中，每两个通道共享QB节点，并且每个通道具有Q节点。为了将扫描信号施加至栅极线，栅极驱动器60的每个通道包括十七个晶体管TR。
栅极驱动器电路重复进行在接收到输入信号VST时对Q节点施加高电平的电压的预充电操作、栅极驱动器的输出从低电平变成高电平的充电操作、输出从高电平变成低电平的放电操作、以及输出保持在低电平的保持间隔。这样做时，每个通道的输出被相应Q节点预充电并且输出。
第一通道的晶体管T1和第二通道的另一晶体管T1是复位晶体管，其在接收到复位信号时被复位。第一通道的晶体管T2和第二通道的另一晶体管T2接收来自不同级的作为信号VST1的输出，并且在不同的定时处被导通。晶体管T15是上拉晶体管，其在接收到来自晶体管T1的输出时被导通以输出电压VSS，或者被导通并且通过利用晶体管T2的输出和时钟信号CLK自举以输出输出电压Vout，即扫描信号。
在图2和图4所示的栅极驱动器60中，Q节点被分为Q1和Q2，使得它们被单独操作，并且两个通道共享QB节点，使得控制Q节点的放电和输出电压的保持。
在背景技术的GIP电路中，需要十七个晶体管以获得来自一级的输出，并且需要六十八个晶体管以获得来自四个级的输出。
对于具有1920个通道的全高清分辨率，GIP电路需要32640个晶体管，这是通过将每级的晶体管数量17乘以全部通道的数量1920来计算的。结果，形成在作为非有源区域的焊盘区域中的GIP的尺寸增大。对于超高清分辨率，GIP电路中的晶体管数量加倍，因此形成在焊盘区域中的GIP的尺寸进一步增加。
包围非有源区域的边框的尺寸根据GIP的尺寸来确定，因此边框的尺寸随着GIP的尺寸的增加而增加。结果，显示装置的美学设计劣化。
另外，在背景技术中，边框的尺寸大，使得可以一次从母基板制造的面板的数量减少。
发明内容
因此，本公开涉及栅极驱动器和包括该栅极驱动器的显示装置，其基本上消除了由于上述的限制和缺点导致的一个或更多个问题。
本公开的一个目的是提供一种能够减少在GIP型栅极驱动器中配置多个通道所需的薄膜晶体管的数量的栅极驱动器以及包括该栅极驱动器的显示装置。
本公开的另一个目的是提供一种能够减小GIP型栅极驱动器的尺寸的栅极驱动器以及包括该栅极驱动器的显示装置。
本公开的又一个目的是提供一种可应用于UHD/FHD显示装置的栅极驱动器以及包括该栅极驱动器的显示装置。
本公开的另一个目的是提供一种能够实现窄边框的栅极驱动器以及包括该栅极驱动器的显示装置。
本公开的另一个目的是提供一种具有改进的美学设计的显示装置。
本公开的另一个目的是提供一种能够减少GIP型栅极驱动器中的多个通道的输出特性的偏差的栅极驱动器以及包括该栅极驱动器的显示装置。
本公开的目的不限于上述目的。其他目的和优点可以在下面描述，或者可以根据本说明书的下面的描述对于本领域技术人员来说是明显的。
根据本公开的一个方面，GIP型数据驱动器包括向形成在显示面板中的多个栅极线依次提供栅极驱动信号的多个通道。Q节点由两个通道共享以输出高电平的扫描信号，并且QB节点由四个通道共享以输出低电平的扫描信号。
每个通道可以形成十个晶体管。
共享Q节点的第一通道和第二通道中的每个可以包括：第一上拉晶体管，其根据第一时钟信号CLK1将第一输出电压作为高电平的数据驱动信号输出至第一栅极线；以及第二上拉晶体管，其根据第二时钟信号CLK2将第二输出电压作为高电平的栅极驱动信号输出至第二栅极线。
以这样的方式，通过分别在第一通道中形成第一上拉晶体管和在第二通道中形成第二上拉晶体管，并且通过使用第一时钟信号CLK1和第二时钟信号CLK2，能够从第一通道和第二通道依次输出栅极驱动信号。
在共享Q节点的第一通道和第二通道之间，当第一通道输出高电平的栅极驱动信号时，第二通道可以输出低电平的栅极驱动信号。
栅极驱动器的Q节点可以包括奇数(odd)QB节点和偶数(even)QB节点。在共享QB节点的第一通道至第四通道中，奇数QB节点和偶数QB节点可以被交替地驱动。
共享QB节点的第一通道至第四通道可以包括：奇数下拉晶体管，其被来自奇数QB节点的信号导通以输出接地电压；以及偶数下拉晶体管，其被来自偶数QB节点的信号导通以输出接地电压。
根据本公开的一个方面，板内栅极(GIP)型栅极驱动器包括：第n通道至第(n+3)通道，被配置成将扫描信号依次施加至设置在显示面板中的多个栅极线，其中：n是自然数，第n通道和第(n+1)通道共享Q1节点并且第(n+2)通道和第(n+3)通道共享Q2节点以输出高电平的扫描信号；第n通道至第(n+3)通道共享QB节点以输出低电平的扫描信号；并且第(n+1)通道包括补偿单元。借助于设置在第(n+1)通道中的补偿单元，来自第n通道和第(n+1)通道的输出电压的下降时间变得更接近，使得其输出电压的偏差减小。
根据本公开的一个方面，板内栅极(GIP)型栅极驱动器包括：第n通道至第(n+3)通道，被配置成将扫描信号依次施加至设置在显示面板中的多个栅极线，其中：n是自然数，第n通道和第(n+1)通道共享Q1节点并且第(n+2)通道和第(n+3)通道共享Q2节点以输出高电平的扫描信号；第n通道至第(n+3)通道共享QB节点以输出低电平的扫描信号；并且第(n+1)通道包括放电单元。借助于设置在第(n+1)通道中的放电单元，来自第n通道和第(n+1)通道的输出电压的下降时间变得更接近，使得其输出电压的偏差减小。
根据本公开的一方面，能够通过减少配置GIP的多个通道所需的薄膜晶体管TFT的数量来减小GIP的尺寸。
根据本公开的一个方面，能够通过减少在GIP中形成的薄膜晶体管TFT的数量来实现窄边框。
根据本公开的一方面，提供了一种可应用于UHD/FHD显示装置的GIP型栅极驱动器。
根据本公开的一个方面，能够改进显示装置的美学设计。
另外，根据本公开的一个方面，在GIP型栅极驱动器中，能够减少多个通道的输出特性的偏差。
本公开的目的不限于上述目的。通过以下描述，其他目的和优点对于本领域技术人员是明显的。应当理解，前面的一般描述是示例性和说明性的，并且旨在提供对所要求保护的本公开的进一步说明。
附图说明
附图被包括以提供对本公开的进一步理解，并且附图被并入且构成本申请的一部分，附图示出了本公开的各方面，并且与描述一起用于解释本公开的原理。
在附图中：
图1是示出背景技术中的显示装置的图；
图2是示出背景技术中GIP的四个通道的图；
图3是示出背景技术中的显示装置的GIP电路的图；
图4是示意性地示出根据本公开的一方面的显示装置的图；
图5是示出根据本公开的一方面的GIP的四个通道的图；
图6是示出根据本公开的方面的显示装置的GIP电路的图；
图7是示出来自根据本公开的一方面的GIP的四个通道的Q1节点、Q2节点和QB节点的输出的曲线图；
图8是示出通过减小栅极驱动器电路的面积来减小边框的尺寸的图；
图9是示出根据本公开的一方面的共享Q1节点的第一通道和第二通道的输出特性的曲线图；
图10是示出本公开的另一方面的显示装置的GIP电路的图；
图11是示出根据本公开的另一方面的共享Q1节点的第一通道和第二通道的输出特性的曲线图；
图12是示出根据本公开的另一方面的共享Q1节点的第一通道和第二通道中的第二通道的输出特性的曲线图；
图13是示出根据本公开的另一方面的第一通道至第四通道的输出特性的表格；
图14是示出根据本公开的另一方面的共享Q1节点的第一通道和第二通道间的输出偏差被补偿电容器改进的曲线图；
图15是示出本公开的又一方面的显示装置的GIP电路的图；以及
图16是示出根据本公开的又一方面的共享Q1节点的第一通道和第二通道的输出特性的曲线图。
具体实施方式
在以下描述中，足够详细地描述实施方式以使本领域技术人员能够实践本公开。因此，应当注意，本公开的精神不限于本文所阐述的方面，并且本领域技术人员可以容易地实现本公开的其他方面。在整个说明书中，相同的附图标记示出相同的元件。
本公开的优点和特征以及实现它们的方法将从下面参考附图对各方面的描述中变得明显。然而，可以以许多不同的方式修改本公开，并且本公开不应限于本文所阐述的方面。提供这些方面使得本公开将是彻底和完全的，并且将向本领域技术人员充分地传达本发明主题的范围。本公开仅由所附权利要求限定。在整个说明书中，相同的附图标记示出相同的元件。在附图中，为了说明的目的，一些元件的尺寸可能被放大并且未按比例绘制。
应当理解，当元件或层被称为在另一元件或层“上”时，该元件或层可以直接在另一元件或层上，或者也可以存在中间元件或层。相反，当元件被称为“直接在另一元件上”时，不存在中间元件。
在本文中可以使用诸如“下面”、“下方”、“之下”、“上方”、“上面”等空间相关术语以便于描述一个元件或特征与另一元件或特征的关系，如图所示。应当理解，除了图中所示的方位之外，空间相关术语旨在涵盖使用或操作中的装置的不同方位。例如，如果图中的装置翻转，则被描述为在其它元件或件“下面”或“下方”的元件将被定向为在其它元件或件“上方”。因此，术语“下面”可以包括上方和下面的两种方位。
本说明书中使用的术语用于说明各方面而不是限制本公开。除非另有特别说明，否则单数形式在本说明书中包括复数形式。在整个说明书中，词语“包括”及其变化形式将被理解为暗示包括所陈述的成分、步骤、操作和/或元件，但不排除任何其他成分、步骤、操作和/或元件。
在以下参照附图的描述中，根据本公开的一方面的栅极驱动器应用于LCD装置。
LCD装置可以取决于液晶层的取向方式以多种模式操作，例如扭曲向列(TN)模式、竖直取向(VA)模式、面内切换(IPS)模式、边缘场切换(FFS)模式。
根据本公开的方面的显示装置不特别限于这些模式，并且本公开的技术构思同样适用于这些模式。
在下文中，将参考附图详细描述根据本公开的一方面的显示面板的栅极驱动器。
图4是示意性地示出根据本公开的一个方面的显示装置的图。
该显示装置包括：显示面板100，其中像素以矩阵形式布置；背光单元(未示出)，其用于向显示面板100提供光；以及驱动电路，其用于驱动显示面板100和背光单元。
显示面板100包括显示图像的有源区域A/A和包括栅极驱动器300的无源区域N。显示面板100包括彼此交叉并且以矩阵形式布置的栅极线GL1至GLn和数据线DL1至DLm。在每个交叉点处限定像素。在每个像素中，设置有薄膜晶体管TFT、液晶电容器Clc和存储电容器Cst。所有像素形成在有源区域A/A处。
驱动电路包括定时控制器400、数据驱动器200和栅极驱动器300。显示面板100可以显示图像。定时控制器400接收来自外部***的定时信号以产生各种控制信号。数据驱动器200和栅极驱动器300可以响应于控制信号来控制显示面板100。
定时控制器400接收从外部***发送的图像信号RGB以及诸如时钟信号DCLK、水平同步信号Hsync、竖直同步信号Vsync和数据使能信号DE的定时信号，并且生成用于数据驱动器200和栅极驱动器300的控制信号。
水平同步信号Hsync指示在屏幕上显示水平线所占用的时间。竖直同步信号Vsync指示每帧显示屏幕顺序所占用的时间。数据使能信号DE指示数据电压被施加至在显示面板100中限定的像素的时间段。
定时控制器400经由预定接口连接至外部***，并且无噪声地高速接收与图像相关联的信号和从其输出的定时信号。这样的预定接口包括低电压差分信号(LVDS)方案或晶体管-晶体管逻辑(TTL)接口方案等。
此外，定时控制器400与输入的定时信号同步地产生用于数据驱动器200的控制信号DCS和用于栅极驱动器300的控制信号GCS。
定时控制器400还产生确定栅极驱动器300的每一级的驱动定时的多个时钟信号，并且将时钟信号提供至栅极驱动器300。此外，定时控制器400调整并且修改接收到的图像数据RGB DATA使得其可由数据驱动器200处理，并且将图像数据输出。可以将用于提高图像质量的色坐标校正算法应用于调整图像数据。用于栅极驱动器300的控制信号GCS包括栅极开始脉冲、栅极移位时钟、栅极输出使能等。
数据驱动器200可以形成在印刷电路板(PCB)或膜上芯片(COF)上，并且可以经由柔性印刷电路(FPC)连接至设置在显示面板100上的焊盘(未示出)。数据驱动器200根据源极移位时钟(SSC)使来自定时控制器400的源极开始脉冲(SSP)移位，从而生成采样信号。另外，数据驱动器200根据采样信号对通过SSC输入的图像数据进行锁存，从而使其变成数据信号。然后，数据驱动器200响应于源极输出使能(SOE)信号将数据信号逐个水平线地施加至数据线DL。为此，数据驱动器200可以包括数据采样单元、锁存单元、D/A转换单元和输出缓冲器。
然后，栅极驱动器300包括多个具有移位寄存器的级。另外，栅极驱动器300可以包括电平移位器，其将来自移位寄存器的输出信号转换成具有适于驱动薄膜晶体管的摆动宽度的信号。栅极驱动器300可以响应于从定时控制器400输入的栅极控制信号GCS，经由形成在显示面板100上的多个栅极线GL1至GLn交替地输出作为扫描脉冲的栅极高电压VGH。输出的栅极高电压VGH可以以某个水平持续时间重叠。这是为了对栅极线GL1至GLn预充电。通过预充电操作，当施加数据电压时，像素能够更稳定地被充电。在没有施加栅极高电压VGH的扫描脉冲的剩余时间段期间，栅极低电压VGL被施加至栅极线GL1至GLn。栅极低电压VGL可以从第一接地电压VSS1和第二接地电压VSS2提供。第一接地电压VSS1是用于稳定地操作设置在像素中的TFT的栅极端的低电平电压。第二接地电压VSS2是用于操作栅极驱动器电路的Q节点或QB节点的放电操作的甚至低于第一接地电压VSS1的低电平电压。
由本公开的方面采用的栅极驱动器300可以独立于面板形成并且以各种方式电连接至面板。此外，当制造显示面板100的阵列基板时，栅极驱动器300可以作为GIP结构的薄膜图案设置在非有源区域N中的一侧或两侧上。在这样的情况下，用于控制栅极驱动器300的栅极控制信号GCS可以是时钟信号CLK和用于驱动移位寄存器的首先被驱动的级的栅极开始脉冲VST。在下面的描述中，“栅极驱动器300”被称为“GIP 300”。
本公开的各方面能够减小显示装置的GIP的尺寸，从而减小边框的尺寸，并且减少多个级的输出特性的偏差。因此，除了GIP电路之外，用于向显示面板提供光的驱动电路和背光单元可能未示出，也未在附图中描绘。
图5是示出根据本公开的一方面的GIP的四个通道的图。图6是示出根据本公开的方面的显示装置的GIP电路的图。
图5和图6示出了GIP的全部通道中的四个通道。
参照图5，根据本公开的方面的显示装置的GIP 300产生扫描信号，并且将扫描信号经由通道施加至栅极线。为此，GIP 300包括用于向通道施加扫描信号的多个级。来自多个级中的每个级的输出变成栅极的一个通道，使得扫描信号被施加至栅极线。
在根据本公开的方面的GIP 300中，能够减少移位寄存器的晶体管的数量，同时能够显著减小栅极驱动器的设计面积。
参照图6，根据本公开的方面，每通道的晶体管数量减少到十个，使得四个通道可以由四十个晶体管形成。在现有的GIP电路中，每个通道需要17个晶体管。相比之下，根据本公开，每通道的晶体管数量减少到十个，从而减小了GIP设计面积。
用于驱动上拉晶体管TR15和TR18的Q节点形成在GIP 300的每个级中，并且包括用于驱动下拉晶体管TR16、TR17、TR19和TR20的QB节点。
在图6中，对于四个通道提供QB节点，即，四个通道共享QB节点。此外，在所示的GIP电路中，对于两个通道提供Q节点，即，两个通道共享Q节点。这样，Q节点和QB节点被四个通道共享，使得可以依次输出栅极驱动信号。通过这样做，能够减小GIP的设计面积。
第一通道的晶体管T15和第二通道的晶体管T18是上拉晶体管。同样，第三通道的晶体管T15和第四通道的晶体管T18是上拉晶体管。
此外，为了防止下拉晶体管的劣化，通道的QB节点可以被分成奇数节点和偶数节点以被驱动。QB节点的数量不受本公开的方面特别限制。
第一通道和第二通道共享同一Q节点，并且当第一通道的上拉晶体管T15导通使得从第一通道输出高电平的栅极驱动信号时，第二通道的上拉晶体管T18关断，使得从第二通道输出低电平的栅极驱动信号。
同样，第三通道和第四通道共享同一Q节点，并且当第三通道的上拉晶体管T15导通使得从第三通道输出高电平的栅极驱动信号时，第四通道的上拉晶体管T18关断，使得从第四通道输出低电平的栅极驱动信号。
第一通道的晶体管T16和第二通道的晶体管T19是奇数下拉晶体管。同样地，第三通道的晶体管T16和第四通道的晶体管T19是奇数下拉晶体管。第一通道的晶体管T17和第二通道的晶体管T20是偶数下拉晶体管。同样，第三通道的晶体管T17和第四通道的晶体管T20是偶数下拉晶体管。
第一通道至第四通道共享同一QB节点(奇/偶QB节点)。通道的奇数QB节点和偶数QB节点被交替地驱动，并且第一通道至第四通道共享奇数QB节点和偶数QB节点。
晶体管T1共用地形成在第一通道中，第二通道是复位晶体管，并且当复位信号被输入时，第一通道和第二通道被复位。同样，晶体管T1共用地形成在第三通道中，第四通道是复位晶体管，并且当复位信号被输入时，第三通道和第四通道复位。
向第一通道和第二通道施加电源电压的晶体管T2和T3串联地形成在电源电压VDD和第二接地电压VSS2之间。
可以使用来自第(n-4)通道的输出电压作为输入至第一通道和第二通道的晶体管T2的栅极端的信号VST1。可以使用来自第(n+4)通道的输出电压VOUT(n+4)作为输入至晶体管T3的栅极端的信号VNEXT。另外，可以使用第(n+4)通道的进位电压VC(n+4)作为信号VNEXT。
信号VST1被施加至晶体管T2的栅极端，并且电源电压VDD被施加至晶体管T2的源极端。晶体管T2的输出端(即，漏极端)经由Q节点连接至上拉晶体管T15的栅极端。
信号VNEXT1被施加至晶体管T3的栅极端，并且第二接地电压VSS2被施加至晶体管T3的源极端。晶体管T3的输出端(即，漏极端)经由Q节点连接至上拉晶体管T15的栅极端。
电源电压VDD经由QB节点施加至下拉晶体管T16、T17、T19和T20的栅极端。
在第一通道中，形成根据第一时钟信号CLK1向第一通道提供第一输出电压的第一上拉晶体管T15。在第二通道中，形成根据第二时钟信号CLK2向第二通道提供第二输出电压的第二上拉晶体管T18。
在第三通道中，形成根据第三时钟信号CLK3向第三通道提供第三输出电压的第一上拉晶体管T15。在第四通道中，形成根据第四时钟信号CLK4向第四通道提供第四输出电压的第二上拉晶体管T18。
第一上拉晶体管T15是用于向第一栅极线提供扫描信号的第一通道的上拉晶体管。第二上拉晶体管T18是用于向第(n+1)栅极线提供扫描信号的第二通道的上拉晶体管。第一上拉晶体管T15和第二上拉晶体管T18被晶体管T2和T3的输出导通。
第一上拉晶体管T15的输出端(漏极端)连接至第n栅极线的通道。第二上拉晶体管T18的输出端(漏极端)连接至第(n+1)栅极线的通道。
形成有用于将第一上拉晶体管T15的第一输出电压下拉到第一接地电压VSS1的下拉晶体管T16、T17、T19和T20。
下拉晶体管T16和T17的栅极端连接至奇数或偶数QB节点，其源极端连接至第一上拉晶体管T15的输出端，并且其漏极端连接至第一接地电压VSS1。
下拉晶体管T19和T20的栅极端连接至奇数或偶数QB节点，其源极端连接至上拉晶体管T18的输出端，并且其漏极端连接至第一接地电压VSS1。
下拉晶体管T16、T17、T19和T20被VDD奇数电压或VDD偶数电压导通。下拉晶体管T16、T17、T19和T20下拉施加至第n栅极线至第(n+3)栅极线的扫描信号。
形成有用于将VDD奇数电压或VDD偶数电压施加至下拉晶体管T16、T17、T19和T20的栅极端的晶体管T6至T8和T11。VDD奇数电压或VDD偶数电压被交替地施加至晶体管T6的栅极端和源极端，并且VDD奇数电压或VDD偶数电压经由晶体管T8和T11被施加至下拉晶体管T16、T17、T19和T20。
下拉晶体管T16、T17、T19和T20的驱动信号被施加至QB节点，使得施加至栅极线的扫描信号的电压电平被下拉到第一接地电压VSS1。
Q节点形成在晶体管T2的输出端与第一晶体管T15和第二晶体管T18的栅极端之间。此外，第三QB节点形成在下拉晶体管T16、T17、T18和T19的栅极端与第一接地电压VSS1之间以及晶体管T8至T10的输出端与第二接地电压VSS2之间。
图7是示出根据本公开的一个方面的GIP的四个通道的Q1节点、Q2节点和QB节点的输出的曲线图。
参照图7，在根据本公开的方面的显示装置的GIP 300中，四个通道共享单个QB节点，并且两个通道共享单个Q节点，使得可以从四个通道依次输出栅极驱动信号。具体地，Q节点可以包括设置在通道1处的Q1节点和设置在通道3处的Q2节点。Q1节点由通道1和通道2共享，并且Q2节点由通道3和通道4共享。此外，可以通过使用第一时钟信号CLK1至第四时钟信号CLK4来分离从四个通道输出的栅极驱动信号。
在根据本公开的一个方面的GIP 300中，Q1节点和Q2节点被共享，使得通过两个时钟信号发生自举两次。结果，尽管在第n输出端处的电压VOUT(n)和第(n+1)输出端处的电压VOUT(n+1)之间的上升时间和下降时间存在微小差异，但是可以正常地充电和保持像素电压。
图8是通过减小栅极驱动器电路的面积来减小边框的尺寸的图。
参照图8，在现有的GIP电路中，需要十七个晶体管来获得一级的输出，并且需要六十八个晶体管来获得来自四个通道的输出。结果，栅极驱动器电路的面积增加，因此存在边框的尺寸增加的问题。
相比之下，在根据本公开的一方面的显示装置的栅极驱动器中，由于每通道形成十个晶体管，因此仅需要四十个晶体管来获得来自四个通道的输出。因此，与现有的显示装置相比，栅极驱动器电路的面积减小了40％，使得边框的尺寸能够减小。
图9是示出根据本公开的一方面的共享Q1节点的第一通道和第二通道的输出特性的曲线图。
参照图9，在根据本公开的一方面的GIP 300中，第一通道的输出电压VOUT1和第二通道的输出电压VOUT2共享单个Q1节点，因此输出特性存在偏差，上升时间和下降时间具有轻微差异。根据本公开的一方面，即使输出特性存在偏差，也可以正常地对像素电压进行充电和保持。然而，输出特性的这样的偏差可能由于像素电压的充电误差而导致诸如在特定图案或显示驱动环境中或在显示区域的边缘的RGB数据的颜色混合的问题。在本公开的方面中，发生输出特性中的这样的偏差，这是因为在高电平电压被施加至Q1节点时在保持Q1节点的晶体管中产生漏电流Ioff。即，为了发生自举两次并且使Q1节点快速放电，Q1节点被施加以低于第一接地电压VSS1的第二接地电压VSS2。结果，高电压被施加至保持Q1节点的晶体管，使得产生漏电流。由于上述问题发生在共享Q节点的通道之间，因此将在下面详细描述共享Q1节点的第一通道和第二通道。即，上述问题也可能发生在共享Q2节点的第三通道和第四通道之间。
参照图7和图9，在根据本公开方面的GIP 300中，Q1节点将第二自举之前的电压与第二放电之前的电压进行比较，以将栅极低电压施加至第二通道的输出电压VOUT2，使得产生Q1节点的电压降ΔV1。由于保持Q1节点的晶体管的漏电流而产生Q1节点的电压降ΔV1。结果，在根据本公开的方面的GIP 300中，与使用Q1节点的高电压快速驱动的第一通道相比，第二通道的输出电压VOUT2的下降时间被Q1节点的电压降ΔV1减小。
图10是示出根据本公开的另一方面的显示装置的GIP电路的图。
参照图10，根据本方面的GIP 500改进了GIP 300的输出特性的偏差。
根据另一方面的GIP 500包括根据上述方面的图4和图6的GIP 300的所有元件。另外，图10的GIP 500还包括在共享Q节点的第n通道和第(n+1)通道中的第(n+1)通道中的补偿单元。另外，本公开的另一方面的GIP 500还包括在共享Q节点的第(n+2)通道和第(n+3)通道中的第(n+3)通道中的补偿单元。补偿电路单元可以包括补偿电容器C1和C2。例如，GIP500可以包括四个通道，并且可以包括在共享Q1节点的第一通道和第二通道中的第二通道中的第一补偿单元551，以及在共享Q2节点的第三通道和第四通道中的第四通道中的第二补偿单元552。具体地，第一补偿单元551可以包括第一补偿电容器C1。第一补偿电容器C1可以设置在第二通道中所设置的晶体管T18和晶体管T19之间。即，第一补偿电容器C1可以连接至设置在第二通道中的晶体管T18的栅极端和晶体管T19的源极端。另外，第二补偿单元552可以包括第二补偿电容器C2。第二补偿电容器C2可以设置在第四通道中所设置的晶体管T18和晶体管T19之间。即，第二补偿电容器C2可以连接至设置在第四通道中的晶体管T18的栅极端和晶体管T19的源极端。因此，第二通道的Q1节点处的电压和第四通道的Q2节点处的电压可以被第一补偿单元551和第二补偿单元552升高。结果，在图10的GIP 500中，第二通道的输出电压VOUT2和第四通道的输出电压VOUT4的下降时间变得接近第一通道的输出电压VOUT1和第三通道的输出电压VOUT3的下降时间，因此能够减小输出偏差。
图11是示出根据本公开的另一方面的共享Q1节点的第一通道和第二通道的输出特性的曲线图。图12是示出根据本公开的另一方面的共享Q1节点的第一通道和第二通道中的第二通道的输出特性的曲线图。图13是示出根据本公开的另一方面的第一通道至第四通道的输出特性的表。
如图11所示，与图9所示的曲线图相比，Q1节点处的电压降ΔV1减小。如图12所示，根据该方面的Q1节点处的电压相比于Q1'节点处的电压增加了电压ΔV2。因为电压被第一补偿单元551的第一补偿电容器C1补偿，所以Q1节点处的电压增加。
参照图13，该表将上述方面的第一通道至第四通道的输出电压特性和Q节点的电压特性与本公开的另一方面的输出电压特性进行比较。更具体地，在图6的GIP 300中，第一通道的输出电压VOUT1'与第二通道的输出电压VOUT2'之间的下降时间的偏差为0.60μs。另一方面，在图10的GIP 500中，第一通道的输出电压VOUT1和第二通道的输出电压VOUT2之间的下降时间的偏差为0.41μs。另外，在图6的GIP 300中，第三通道的输出电压VOUT3'与第四通道的输出电压VOUT4'之间的下降时间的偏差为0.50μs。另一方面，在图10的GIP 500中，第三通道的输出电压VOUT3和第四通道的输出电压VOUT4之间的下降时间的偏差为0.39μs。即，与GIP 300相比，GIP 500的通道之间的输出偏差减小。
因此，图10的GIP 500通过由第一补偿单元551和第二补偿单元552增加Q1节点和Q2节点处的电压而被更快速地驱动，使得第二通道的输出电压VOUT2和第四通道的输出电压VOUT4的下降时间减小。即，在图10的GIP 500中，第一通道的输出电压VOUT1和第二通道的输出电压VOUT2的下降时间变得更接近，使得能够减小第一通道的输出电压VOUT1和第二通道的输出电压VOUT2之间的输出偏差。
图14是示出根据本公开的另一方面的共享Q1节点的第一通道和第二通道之间的输出偏差被补偿电容器改进的曲线图。
参照图14，在图10的GIP 500中，随着补偿单元的补偿电容器的电容增加，来自第(n+1)通道的输出的下降时间减小，使得第n通道的下降时间变得更接近第(n+1)通道的下降时间。例如，在第一通道和第二通道共享Q1节点的情况下，随着第一补偿单元551的第一补偿电容器C1的电容增加，第一通道的输出电压的下降时间变得更接近第二通道的输出电压的下降时间，使得能够减小两个通道之间的输出偏差。
图15是示出根据本公开的又一方面的显示装置的GIP电路的图。图16是示出根据本公开的又一方面的共享Q1节点的第一通道和第二通道的输出特性的曲线图。
参照图15，根据另一方面的GIP 600改进了图10的GIP 300的输出特性的偏差。
图15的GIP 600包括图6的GIP 300的所有元件。另外，图15的GIP 600还包括共享Q节点的第n通道和第(n+1)通道中的第(n+1)通道中的放电单元。此外，GIP 600还包括在共享Q节点的第(n+2)通道和第(n+3)通道中的第(n+3)通道中的放电单元。例如，GIP 600可以包括四个通道，并且可以包括在共享Q1节点的第一通道和第二通道中的第二通道中的第一放电单元651，以及在共享Q2节点的第三通道和第四通道中的第四通道中的第二放电单元652。具体地，第一放电单元651可以包括放电晶体管T21。第一放电单元651的放电晶体管T21的栅极端接收信号VNEXT1，其源极端连接至第二通道的上拉晶体管T18的输出端，并且其漏极端连接至第二接地电压VSS2。具体地，第二放电单元652可以包括放电晶体管T21。第二放电单元652的放电晶体管T21的栅极端接收信号VNEXT1，其源极端连接至第四通道的上拉晶体管T18的输出端，并且其漏极端连接至第二接地电压VSS2。
参照图16，与根据上述方面的GIP 300中的第二通道的输出电压VOUT2'相比，能够减小第二通道的输出电压VOUT2的下降时间。即，通过第一放电单元651和第二放电单元652能够减小GIP 600中的第二通道的输出电压VOUT2和第四通道的输出电压VOUT4的下降时间。
因此，在GIP 600中，第二通道的输出电压VOUT2和第四通道的输出电压VOUT4的下降时间变得接近第一通道的输出电压VOUT1和第三通道的输出电压VOUT3的下降时间，因此能够减小输出偏差。
如上所述，能够减小栅极驱动器电路的面积，同时能够在GIP的全部通道上正常地输出栅极驱动信号，使得当栅极驱动器被UHD/FHD显示装置采用时边框的尺寸能够减小，并且能够改进美学设计。
在背景技术中，边框的尺寸大，使得能够一次从母基板制造的面板的数量减少。相比之下，通过采用根据本公开的方面的栅极驱动器，能够一次从母基板制造的面板的数量不减少。
另外，根据本公开的一个方面，在GIP型栅极驱动器中，能够减少多个通道的输出特性的偏差。
对于本领域技术人员明显的是，在不脱离本公开的技术思想或要旨的情况下，可以对本公开的方面进行各种修改和改变。因此，应当理解，本公开的上述方面不是限制性的，而是在所有方面中是说明性的。
应当理解，附图和详细描述不旨在将本公开限制为本文公开的特定形式，而是相反，本公开旨在覆盖落入由所附权利要求限定的本公开的精神和范围内的所有修改、等同内容和替代。

Claims (20)

1.一种板内栅极型栅极驱动器，包括：
第n通道至第n+3通道，被配置成将扫描信号依次施加至设置在显示面板中的多个栅极线，其中n是自然数，
其中，所述第n通道和第n+1通道共享Q1节点并且第n+2通道和所述第n+3通道共享Q2节点以输出高电平扫描信号，所述第n通道至所述第n+3通道共享QB节点以输出低电平扫描信号。
2.根据权利要求1所述的栅极驱动器，其中：
所述第n通道包括：第一上拉晶体管，被配置成根据第n时钟信号将第n输出电压作为所述高电平扫描信号输出至第n栅极线；以及第一下拉晶体管，被配置成被来自所述QB节点的信号导通以输出第一接地电压；并且
所述第n+1通道包括：第二上拉晶体管，被配置成根据第n+1时钟信号将第n+1输出电压作为所述高电平扫描信号输出至第n+1栅极线；以及第二下拉晶体管，被配置成被来自所述QB节点的所述信号导通以输出所述第一接地电压。
3.根据权利要求2所述的栅极驱动器，还包括分别在所述第n+1通道和所述第n+3通道中的第一补偿单元和第二补偿单元。
4.根据权利要求3所述的栅极驱动器，其中，所述第一补偿单元包括：第一补偿电容器，其连接至所述第n+1通道中的所述第二上拉晶体管的栅极和所述第二下拉晶体管的源极。
5.根据权利要求3所述的栅极驱动器，其中，所述第二补偿单元包括：第二补偿电容器，其连接至所述第n+3通道中的所述第二上拉晶体管的栅极和所述第二下拉晶体管的源极。
6.根据权利要求2所述的栅极驱动器，还包括分别在所述第n+1通道和所述第n+3通道中的第一放电单元和第二放电单元。
7.根据权利要求6所述的栅极驱动器，其中所述第一放电单元包括具有栅极、源极和漏极的第一放电晶体管，该栅极被提供有VNEXT1信号，该源极连接至所述第n+1通道中的所述第二上拉晶体管的输出端，并且该漏极连接至第二接地电压。
8.根据权利要求6所述的栅极驱动器，其中所述第二放电单元包括具有栅极、源极和漏极的第二放电晶体管，该栅极被提供有VNEXT2信号，该源极连接至在所述第n+3通道中的所述第二上拉晶体管的输出端，并且该漏极连接至第二接地电压。
9.根据权利要求1所述的栅极驱动器，其中，所述第n+2通道包括：第一上拉晶体管，被配置成根据第n+2时钟信号将第n+2输出电压作为所述高电平扫描信号输出至第n+2栅极线；以及第一下拉晶体管，被配置成被来自所述QB节点的信号导通，以输出第一接地电压；并且
所述第n+3通道包括：第二上拉晶体管，被配置成根据第n+3时钟信号将第n+3输出电压作为所述高电平扫描信号输出至第n+3栅极线；以及第二下拉晶体管，被配置成被来自所述QB节点的所述信号导通，以输出所述第一接地电压。
10.一种板内栅极型栅极驱动器，包括：
第n通道至第n+3通道，被配置成将扫描信号依次施加至设置在显示面板上的多个栅极线，其中n是自然数，
其中，所述第n通道和第n+1通道共享Q1节点，并且第n+2通道和所述第n+3通道共享Q2节点，以输出高电平扫描信号；
所述第n通道至所述第n+3通道共享QB节点以输出低电平扫描信号。
11.根据权利要求10所述的栅极驱动器，其中：
所述第n通道包括：第一上拉晶体管，被配置成根据第n时钟信号将第n输出电压作为所述高电平扫描信号输出至第n栅极线；以及第一下拉晶体管，被配置成被来自所述QB节点的信号导通以输出第一接地电压；并且
所述第n+1通道包括：第二上拉晶体管，被配置成根据第n+1时钟信号将第n+1输出电压作为所述高电平扫描信号输出至第n+1栅极线；以及第二下拉晶体管，被配置成被来自所述QB节点的所述信号导通以输出所述第一接地电压。
12.根据权利要求11所述的栅极驱动器，还包括分别在所述第n+1通道和所述第n+3通道中的第一补偿单元和第二补偿单元。
13.根据权利要求12所述的栅极驱动器，其中，所述第一补偿单元包括：第一补偿电容器，其连接至所述第n+1通道中的所述第二上拉晶体管的栅极和所述第二下拉晶体管的源极；并且
所述第二补偿单元包括：第二补偿电容器，其连接至所述第n+3通道中的所述第二上拉晶体管的栅极和所述第二下拉晶体管的源极。
14.根据权利要求11所述的栅极驱动器，还包括分别在所述第n+1通道和所述第n+3通道中的第一放电单元和第二放电单元。
15.根据权利要求14所述的栅极驱动器，其中，所述第一放电单元包括具有栅极、源极和漏极的第一放电晶体管，该栅极被提供有VNEXT1信号，该源极连接至所述第n+1通道中的所述第二上拉晶体管的输出端，并且该漏极连接至第二接地电压；并且
所述第二放电单元包括具有栅极、源极和漏极的第二放电晶体管，该栅极被提供有VNEXT2信号，该源极连接至所述第n+3通道中的所述第二上拉晶体管的输出端，并且该漏极连接至第二接地电压。
16.一种显示装置，包括：
阵列基板，其上设置有多个数据线、多个栅极线以及包括第n通道至第n+3通道的栅极驱动器，其中所述第n通道至所述第n+3通道向所述多个栅极线依次提供扫描信号，其中n是自然数；
数据驱动器，被配置成向所述多个数据线施加数据电压；以及
定时控制器，被配置成向所述栅极驱动器和所述数据驱动器提供控制信号，
其中，在所述栅极驱动器中，所述第n通道和第n+1通道共享Q1节点并且第n+2和所述第n+3通道共享Q2节点以输出高电平扫描信号，
所述第n通道至所述第n+3通道共享QB节点以输出低电平扫描信号。
17.根据权利要求16所述的显示装置，还包括分别在所述第n+1通道和所述第n+3通道中的第一补偿单元和第二补偿单元。
18.根据权利要求17所述的显示装置，其中，所述第一补偿单元包括：第一补偿电容器，其连接至所述第n+1通道中的所述第二上拉晶体管的栅极和所述第二下拉晶体管的源极；并且
所述第二补偿单元包括：第二补偿电容器，其连接至所述第n+3通道中的所述第二上拉晶体管的栅极和所述第二下拉晶体管的源极。
19.根据权利要求16所述的显示装置，还包括分别在所述第n+1通道和所述第n+3通道中的第一放电单元和第二放电单元。
20.根据权利要求19所述的显示装置，其中，所述第一放电单元包括具有栅极、源极和漏极的第一放电晶体管，该栅极被提供有VNEXT1信号，该源极连接至所述第n+1通道中的所述第二上拉晶体管的输出端，并且该漏极连接至第二接地电压；并且
所述第二放电单元包括具有栅极、源极和漏极的第二放电晶体管，该栅极被提供有VNEXT2信号，该源极连接至所述第n+3通道中的所述第二上拉晶体管的输出端，并且该漏极连接至第二接地电压。
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