KR102652819B1

KR102652819B1 - 시프트 레지스터 회로부 및 이를 포함하는 발광표시장치

Info

Publication number: KR102652819B1
Application number: KR1020180171181A
Authority: KR
Inventors: 조성학
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-27
Filing date: 2018-12-27
Publication date: 2024-04-01
Also published as: KR20200081071A

Abstract

본 발명은 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위해 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 신호출력 회로부를 포함하는 시프트 레지스터 회로부를 제공한다. K개의 스캔신호 출력 회로부는 시프트 레지스터의 Q노드와 QB노드를 공유하고, Q노드 전위, QB노드 전위, 전전단의 출력신호 및 제I-1클록신호를 기반으로 동작하며 각기 구분된 출력단자를 통해 J개의 스캔신호를 출력한다.

Description

시프트 레지스터 회로부 및 이를 포함하는 발광표시장치{Shift Register Circuit and Light Emitting Display Device including the Shift Register Circuit}

본 발명은 시프트 레지스터 회로부 및 이를 포함하는 발광표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.

위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널의 구성 및 구동방법 측면에서 개선점이 남아 있는바 이와 관련된 지속적인 연구가 필요하다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력하여 트랜지스터의 사용 개수와 회로의 동작에 필요한 클록신호라인의 사용 개수를 현저히 낮추는 것이다. 또한, 본 발명은 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있는 시프트 레지스터 회로부 및 이를 포함하는 발광표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위해 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 신호출력 회로부를 포함하는 시프트 레지스터 회로부를 제공한다. K개의 스캔신호 출력 회로부는 시프트 레지스터의 Q노드와 QB노드를 공유하고, Q노드 전위, QB노드 전위, 전전단의 출력신호 및 제I-1클록신호를 기반으로 동작하며 각기 구분된 출력단자를 통해 J개의 스캔신호를 출력한다.

K개의 스캔신호 출력 회로부는 전전단의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와, 제I-1클록신호를 기반으로 턴온 동작하며 시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와, 제1트랜지스터의 제2전극과 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 제I클록신호를 기반으로 스캔하이전압의 J개의 스캔신호를 출력하는 제3트랜지스터와, 시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 J개의 스캔신호를 출력하는 제4트랜지스터를 포함할 수 있다.

K개의 스캔신호 출력 회로부는 전전단의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와, 제I-1번째 클록신호라인에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 시프트 레지스터의의 Q노드에 제2전극이 연결된 제2트랜지스터와, 제1노드에 게이트전극이 연결되고 제I클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와, 시프트 레지스터의 QB노드에 게이트전극이 연결되고 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함할 수 있다.

제I-1번째 클록신호라인과 제I클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생될 수 있다.

K개의 스캔신호 출력 회로부는 제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와, 제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와, 제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와, 제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고, 제1노드 내지 제4노드는 하이전압이 순차적으로 충전될 수 있다.

다른 측면에서 본 발명은 영상을 표시하는 표시패널 및 표시패널의 스캔라인들에 연결되고, 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위해 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 신호출력 회로부를 포함하는 스캔 구동부를 포함하는 발광표시장치를 제공한다. K개의 스캔신호 출력 회로부는 시프트 레지스터의 Q노드와 QB노드를 공유하고, Q노드 전위, QB노드 전위, 전전단의 출력신호 및 제I-1클록신호를 기반으로 동작하며 각기 구분된 출력단자를 통해 J개의 스캔신호를 출력한다.

제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부는 표시패널의 제1스캔라인 내지 제4스캔라인에 각각 연결되고, 순차적으로 하이전압을 발생하는 제1 내지 제4스캔신호를 각각 출력할 수 있다.

스캔 구동부는 하나의 스테이지마다 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하며 J개의 스캔신호를 구분하여 출력하는 K개의 스캔신호 출력 회로부를 갖는 신호출력 회로부를 포함할 수 있다.

본 발명은 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력하여 트랜지스터의 사용 개수와 회로의 동작에 필요한 클록신호라인의 사용 개수 현저히 낮출 수 있는 효과가 있다. 또한, 본 발명은 스캔신호를 출력하는 회로 구현 시 트랜지스터의 사용 개수를 현저히 낮출 수 있기 때문에 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도.
도 4 및 도 5는 도 3의 서브 픽셀을 기반으로 구현될 수 있는 픽셀의 예시도들.
도 6은 본 발명의 실시예에 따른 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면.
도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도.
도 8은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도.
도 9는 본 발명의 실시예에 따른 시프트 레지스터 회로부를 나타낸 도면.
도 10은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 특징을 설명하기 위한 도면.
도 11은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도.
도 12는 본 발명의 실시예에 따른 신호출력 회로부의 구동에 필요한 클록신호들을 나타낸 파형도.
도 13 내지 도 16은 본 발명의 실시예에 따른 신호출력 회로부의 동작 설명을 위한 도면들.
도 17 및 도 18은 본 발명의 실시예에 따른 신호출력 회로부의 노드 전압과 출력 전압을 보여주는 도면들.
도 19는 본 발명의 다른 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Apparatus: LED), 양자점표시장치(Quantum Dot Display Apparatus; QDD), 액정표시장치(Liquid Crystal Display Apparatus: LCD) 등으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 빛을 직접 발광하는 방식으로 영상을 표현하는 발광표시장치를 일례로 한다. 발광표시장치는 무기 발광다이오드를 기반으로 구현되거나 유기 발광다이오드를 기반으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 유기 발광다이오드를 기반으로 구현된 것을 일례로 설명한다.

아울러, 이하에서 설명되는 장치는 n 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 p 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.

n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.

도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.

영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.

타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다.

타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.

데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1패널전원(EVDD)과 저전위의 제2패널전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1패널전원 및 제2패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.

표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1패널전원 및 제2패널전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.

표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.

예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.

한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.

도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도이고, 도 4 및 도 5는 도 3의 서브 픽셀을 기반으로 구현될 수 있는 픽셀의 예시도들이다.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀은 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST), 및 유기 발광다이오드(OLED)를 포함한다.

스위칭 트랜지스터(SW)는 제1A스캔라인(GL1a)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DT)는 커패시터(CST)에 게이트전극이 연결되고 제1패널전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.

커패시터(CST)는 구동 트랜지스터(DT)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2패널전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 제1B스캔라인(GL1b)에 게이트전극이 연결되고 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.

센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED)의 열화나 문턱전압 등을 보상하기 위해 추가된 보상회로이다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED) 사이에 정의된 센싱노드를 통해 센싱값을 취득한다. 센싱 트랜지스터(ST)로부터 취득된 센싱값은 센싱라인(VREF)을 통해 서브 픽셀의 외부에 마련된 외부 보상 회로로 전달된다.

스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1A스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1B스캔라인(GL1b)은 도시된 바와 같이 분리된 구조를 취하거나 공통으로 연결된 구조를 취할 수 있다. 게이트전극 공통 접속 구조는 스캔라인의 사용 개수를 줄일 수 있고 그 결과 보상 회로의 추가에 따른 개구율 감소를 방지할 수 있다.

도 4 및 도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 픽셀을 구성하도록 정의될 수 있다. 이때, 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 각각 적색, 녹색, 청색 및 백색을 발광하는 순으로 배치될 수 있으나 이에 한정되지 않는다.

도 4의 제1예시와 같이, 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 센싱라인(VREF)을 공유하도록 접속되고, 제1 내지 제4데이터라인들(DL1 ~ DL4)에 각각 구분되어 접속된 구조를 가질 수 있다.

도 5의 제2예시와 같이, 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 센싱라인(VREF)을 공유하도록 접속되고, 두 개의 서브 픽셀씩 하나의 데이터라인에 공유 접속된 구조를 가질 수 있다. 예컨대, 제1 및 제2서브 픽셀(SP1, SP2)은 제1데이터라인(DL1)을 공유하고 제3 및 제4서브 픽셀(SP3, SP4)은 제2데이터라인(DL2)을 공유할 수 있다.

그러나 도 4 및 도 5는 2가지의 예를 보여준 것일 뿐, 본 발명은 앞서 도시 및 설명되지 않은 다른 구조의 서브 픽셀들을 갖는 표시패널에도 적용 가능하다. 또한, 본 발명은 서브 픽셀 내에 보상회로가 있는 구조 또는 서브 픽셀 내에 보상회로가 없는 구조에도 적용 가능하다.

도 6은 본 발명의 실시예에 따른 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 8은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도이다.

도 6에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 스캔 구동부(130a, 130b)는 도 6(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 스캔 구동부(130a, 130b)는 도 6(b)와 같이, 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.

스캔 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 쌍을 이루며 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수 도 있으며, 이에 한정되지 않는다.

도 7에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터 회로부(131)와 레벨 시프터부(135)를 포함할 수 있다. 레벨 시프터부(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 다수의 클록신호(Gclk)와 스타트신호(Gvst) 등을 생성 및 출력한다. 다수의 클록신호(Gclk)는 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.

시프트 레지스터 회로부(131)는 레벨 시프터부(135)로부터 출력된 신호들(Gclk, Gvst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔신호들(Scan[1] ~ Scan[m])을 출력한다. 시프트 레지스터 회로부(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성된다. 따라서, 스캔 구동부(130)에서 표시패널 상에 형성되는 부분은 시프트 레지스터 회로부(131)(즉, 도 6에서 130a와 130b는 131에 해당함)일 수 있다.

시프트 레지스터 회로부(131)와 달리 레벨 시프터부(135)는 IC 형태로 형성된다. 레벨 시프터부(135)는 도 7과 같이 별도의 IC 형태로 구성될 수 있으며, 도 8과 같이 전원 공급부(180)의 내부나 다른 장치의 내부에 포함될 수도 있다.

도 9는 본 발명의 실시예에 따른 시프트 레지스터 회로부를 나타낸 도면이고, 도 10은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 특징을 설명하기 위한 도면이고, 도 11은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도이다.

도 9에 도시된 바와 같이, 시프트 레지스터 회로부(131)는 다수의 스테이지들(STG1 ~ STGm)로 구성된다. 다수의 스테이지들(STG1 ~ STGm)은 종속적으로 접속된 구조를 가지며 적어도 하나의 전단(또는 전전단)이나 후단(또는 후후단)의 출력 신호를 입력 신호로 받는다. 시프트 레지스터 회로부(131)의 스테이지들(STG1 ~ STGm)은 시프트 레지스터들(SR[1] ~ SR[m])과 신호출력 회로부들(OUTC[1] ~ OUTC[m])을 각각 포함한다.

일례로, 제1스테이지(STG1)는 제1시프트 레지스터(SR[1])와 제1신호출력 회로부(OUTC[1])를 포함하고, 제2스테이지(STG2)는 제2시프트 레지스터(SR[2])와 제2신호출력 회로부(OUTC[2])를 포함하고, 제M스테이지(STGm)는 제M시프트 레지스터(SR[m])와 제M신호출력 회로부(OUTC[m])를 포함한다.

시프트 레지스터들(SR[1] ~ SR[m])은 Q노드(Q)와 QB노드(QB)를 각각 갖는다. 신호출력 회로부들(OUTC[1] ~ OUTC[m])은 다수의 출력단자를 각각 갖는다. 신호출력 회로부들(OUTC[1] ~ OUTC[m])은 시프트 레지스터들(SR[1] ~ SR[m])의 Q노드(Q)와 QB노드(QB)에 각각 연결된다.

시프트 레지스터들(SR[1] ~ SR[m])은 클록신호라인들(CLKS)을 통해 인가된 클록신호들과 전압을 기반으로 동작하는 다수의 트랜지스터 등에 의해 Q노드(Q)와 QB노드(QB)의 전위가 제어된다. 신호출력 회로부들(OUTC[1] ~ OUTC[m])은 시프트 레지스터들(SR[1] ~ SR[m])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 J(J는 2 이상 정수)개의 출력단자를 통해 K(K는 J와 동수)개의 스캔신호를 각각 출력한다. 이때, 시프트 레지스터들(SR[1] ~ SR[m]) 중 제1시프트 레지스터(SR[1])만 스타트신호라인(GVST)을 통해 인가된 스타트신호를 기반으로 동작을 개시하고 나머지 제2시프트 레지스터(SR[2]) 내지 제M시프트 레지스터(SR[m])는 전단의 출력신호를 기반으로 동작을 개시한다.

제1신호출력 회로부(OUTC[1])는 제1시프트 레지스터(SR[1])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 제1 내지 제4출력단자(VG[1] ~ VG[4])를 통해 제1 내지 제4스캔신호를 출력한다. 제2신호출력 회로부(OUTC[2])는 제2시프트 레지스터(SR[2])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 제5 내지 제8출력단자(VG[5] ~ VG[8])를 통해 제5 내지 제8스캔신호를 출력한다. 제M신호출력 회로부(OUTC[m])는 제M시프트 레지스터(SR[m])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 제M-3 내지 제M출력단자(VG[m-3] ~ VG[m])를 통해 제m-3 내지 제m스캔신호를 출력한다.

도 10에 도시된 바와 같이, 제1스테이지(STG1)에 포함된 제1신호출력 회로부(OUTC[1])는 제1 내지 제4출력단자(VG[1] ~ VG[4])를 통해 제1 내지 제4스캔신호(Vg[1] ~ Vg[4])를 출력한다. 제M스테이지(STGm)에 포함된 제M신호출력 회로부(OUTC[m])는 제M-3 내지 제M출력단자(VG[m-3] ~ VG[m])를 통해 제m-3 내지 제m스캔신호(Vg[m-3] ~ Vg[m])를 출력한다.

제1스테이지(STG1)에 포함된 제1신호출력 회로부(OUTC[1])로부터 출력된 제1스캔신호(Vg[1])는 제1수평라인에 위치하는 제1서브 픽셀들(PXL[1])에 공급되고, 제2스캔신호(Vg[2])는 제2수평라인에 위치하는 제2서브 픽셀들(PXL[2])에 공급되고, 제3스캔신호(Vg[3])는 제3수평라인에 위치하는 제3서브 픽셀들(PXL[3])에 공급되고, 제4스캔신호(Vg[4])는 제4수평라인에 위치하는 제4서브 픽셀들(PXL[4])에 공급된다.

위의 예를 통해 알 수 있듯이, 실시예에 따른 시프트 레지스터 회로부(131)는 하나의 스테이지에서 다수의 수평라인에 위치하는 서브 픽셀들을 구동할 수 있는 다수의 스캔신호들을 출력한다. 반면, 일반적인 시프트 레지스터 회로부는 하나의 스테이지에서 하나의 수평라인에 위치하는 서브 픽셀들을 구동할 수 있는 스캔신호가 하나만 출력한다.

따라서, 실시예에 따른 시프트 레지스터 회로부(131)는 예컨대 네 개의 스테이지가 아닌 한 개의 스테이지만으로도 총 네 개의 스캔신호를 출력할 수 있다. 그러므로 실시예에 따른 시프트 레지스터 회로부(131)는 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력할 수 있기 때문에 트랜지스터의 사용 개수를 현저히 낮출 수 있다. 또한, 실시예에 따른 시프트 레지스터 회로부(131)는 기존 대비 트랜지스터의 사용 개수를 현저히 낮출 수 있기 때문에 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있다.

이를 위해, 각 스테이지에 포함된 신호출력 회로부는 총 4개의 스캔신호 출력 회로부를 포함한다. 각 스캔신호 출력 회로부는 모두 하나의 스테이지에 포함된 하나의 시프트 레지스터의 Q노드와 QB노드의 전위 등을 기반으로 동작한다. 스캔신호 출력 회로부는 각각 제1트랜지스터 내지 제4트랜지스터 이상 총 4개의 트랜지스터를 포함한다. 총 4개의 트랜지스터는 버퍼 트랜지스터로 정의될 수 있다.

제1트랜지스터는 전전단의 스캔신호를 기반으로 턴온 동작하며 제1전압을 출력한다. 제2트랜지스터는 제I-1클록신호를 기반으로 턴온 동작하며 시프트 레지스터의 Q노드 전위를 출력한다. 제3트랜지스터는 제1트랜지스터의 제2전극과 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 제I클록신호를 기반으로 스캔하이전압(스캔하이신호)을 출력한다. 제4트랜지스터는 시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압(스캔로우신호)을 출력한다.

도 11에 도시된 바와 같이, 제I스테이지에 포함된 신호출력 회로부(OUTC[i])는 제1스캔신호 내지 제4스캔신호를 순차적으로 출력하는 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부를 포함한다.

제1스캔신호 출력 회로부는 제A1트랜지스터(TA1), 제B1트랜지스터(TB1), 제C1트랜지스터(TC1), 및 제D1트랜지스터(TD1)를 포함한다. 제A1트랜지스터(TA1)는 제I-2번째 스테이지에 포함된 제3스캔신호 출력 회로부의 출력단자(VG[i-2])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제1노드(Q'i)에 제2전극이 연결된다. 제B1트랜지스터(TB1)는 제I-1번째 클록신호라인(Clki-1)에 게이트전극이 연결되고 제1노드(Q'i)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C1트랜지스터(TC1)는 제1노드(Q'i)에 게이트전극이 연결되고 제I클록신호라인(Clki)에 제1전극이 연결되고 제1스캔신호 출력 회로부의 출력단자(VG[i])에 제2전극이 연결된다. 제D1트랜지스터(TD1)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제1스캔신호 출력 회로부의 출력단자(VG[i])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.

제2스캔신호 출력 회로부는 제A2트랜지스터(TA2), 제B2트랜지스터(TB2), 제C2트랜지스터(TC2), 및 제D2트랜지스터(TD2)를 포함한다. 제A2트랜지스터(TA2)는 제I-1번째 스테이지에 포함된 제4스캔신호 출력 회로부의 출력단자(VG[i-1])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제2노드(Q'i+1)에 제2전극이 연결된다. 제B2트랜지스터(TB2)는 제I번째 클록신호라인(Clki)에 게이트전극이 연결되고 제2노드(Q'i+1)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C2트랜지스터(TC2)는 제2노드(Q'i+1)에 게이트전극이 연결되고 제I+1클록신호라인(Clki+1)에 제1전극이 연결되고 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에 제2전극이 연결된다. 제D2트랜지스터(TD2)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.

제3스캔신호 출력 회로부는 제A3트랜지스터(TA3), 제B3트랜지스터(TB3), 제C3트랜지스터(TC3), 및 제D3트랜지스터(TD3)를 포함한다. 제A3트랜지스터(TA3)는 제I번째 스테이지에 포함된 제1스캔신호 출력 회로부의 출력단자(VG[i])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제3노드(Q'i+2)에 제2전극이 연결된다. 제B3트랜지스터(TB3)는 제I+1번째 클록신호라인(Clki+1)에 게이트전극이 연결되고 제3노드(Q'i+2)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C3트랜지스터(TC3)는 제3노드(Q'i+2)에 게이트전극이 연결되고 제I+2클록신호라인(Clki+2)에 제1전극이 연결되고 제3스캔신호 출력 회로부의 출력단자(VG[i+2])에 제2전극이 연결된다. 제D3트랜지스터(TD3)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제3스캔신호 출력 회로부의 출력단자(VG[i+2])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.

제4스캔신호 출력 회로부는 제A4트랜지스터(TA4), 제B4트랜지스터(TB4), 제C4트랜지스터(TC4), 및 제D4트랜지스터(TD4)를 포함한다. 제A4트랜지스터(TA4)는 제I+1번째 스테이지에 포함된 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제4노드(Q'i+3)에 제2전극이 연결된다. 제B4트랜지스터(TB4)는 제I+2번째 클록신호라인(Clki+2)에 게이트전극이 연결되고 제4노드(Q'i+3)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C4트랜지스터(TC4)는 제4노드(Q'i+3)에 게이트전극이 연결되고 제I+3클록신호라인(Clki+3)에 제1전극이 연결되고 제4스캔신호 출력 회로부의 출력단자(VG[i+3])에 제2전극이 연결된다. 제D4트랜지스터(TD4)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제4스캔신호 출력 회로부의 출력단자(VG[i+3])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.

도 12는 본 발명의 실시예에 따른 신호출력 회로부의 구동에 필요한 클록신호들을 나타낸 파형도이고, 도 13 내지 도 16은 본 발명의 실시예에 따른 신호출력 회로부의 동작 설명을 위한 도면들이고, 도 17 및 도 18은 본 발명의 실시예에 따른 신호출력 회로부의 노드 전압과 출력 전압을 보여주는 도면들이다.

도 11 및 도 12에 도시된 바와 같이, 본 발명의 실시예에 따른 제I스테이지의 신호출력 회로부(OUTC[i])는 총 4개의 신호출력 회로부가 포함되고 이를 구동하기 위해 총 6상의 클록신호들(Clk1 ~ Clk6)이 필요하다. 즉, 실시예에 따른 제I스테이지의 신호출력 회로부(OUTC[i])는 신호출력 회로부의 사용 개수인 4 + 2에 해당하는 6상의 클록신호을 기반으로 동작한다. 이때, 6상의 클록신호들(Clk1 ~ Clk6)은 총 4개의 신호출력 회로부로부터 원하는 개수의 스캔신호가 출력되도록 로직하이의 1/2 기간이 중첩하며 발생된다. 이때, 로직하이의 중첩 기간은 적어도 1 수평시간 이상이다.

이에 따라, 제1클록신호(Clk1)와 제2클록신호(Clk2)는 1/2 기간이 중첩하는 로직하이를 갖고, 제2클록신호(Clk2)와 제3클록신호(Clk3)는 1/2 기간이 중첩하는 로직하이를 갖고, 제3클록신호(Clk3)와 제4클록신호(Clk4)는 1/2 기간이 중첩하는 로직하이를 갖고, 제4클록신호(Clk4)와 제5클록신호(Clk5)는 1/2 기간이 중첩하는 로직하이를 갖고, 제5클록신호(Clk5)와 제6클록신호(Clk6)는 1/2 기간이 중첩하는 로직하이를 갖는다.

도 12, 도 13, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제1스캔신호 출력 회로부는 제A1트랜지스터(TA1)와 제C1트랜지스터(TC1)가 턴온되면 자신의 출력단자(VG[i])를 통해 스캔하이전압의 제1스캔신호(Vg[i])를 출력한다.

제A1트랜지스터(TA1)가 턴온되면 제1노드(Q'i)는 하이전압으로 충전된다. 이때, 제1노드(Q'i)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제1노드(Q'i)의 전위가 하이전압으로 변경됨에 따라 제C1트랜지스터(TC1)는 턴온된다. 제C1트랜지스터(TC1)가 턴온됨에 따라 제1스캔신호 출력 회로부의 출력단자(VG[i])에는 제i클록신호(Clki)를 기반으로 마련된 스캔하이전압의 제1스캔신호(Vg[i])가 출력된다. 반면, 제D1트랜지스터(TD1)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제1스캔신호(Vg[i])가 출력된다.

도 12, 도 14, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제2스캔신호 출력 회로부는 제A2트랜지스터(TA2)와 제C2트랜지스터(TC2)가 턴온되면 자신의 출력단자(VG[i+1])를 통해 스캔하이전압의 제2스캔신호(Vg[i+1])를 출력한다.

제A2트랜지스터(TA2)가 턴온되면 제2노드(Q'i+1)는 하이전압으로 충전된다. 이때, 제2노드(Q'i+1)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제2노드(Q'i+1)의 전위가 하이전압으로 변경됨에 따라 제C2트랜지스터(TC2)는 턴온된다. 제C2트랜지스터(TC2)가 턴온됨에 따라 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에는 제i+1클록신호(Clki+1)를 기반으로 마련된 스캔하이전압의 제2스캔신호(Vg[i+1])가 출력된다. 반면, 제D2트랜지스터(TD2)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제2스캔신호(Vg[i+1])가 출력된다.

도 12, 도 15, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제3스캔신호 출력 회로부는 제A3트랜지스터(TA3)와 제C3트랜지스터(TC3)가 턴온되면 자신의 출력단자(VG[i+2])를 통해 스캔하이전압의 제3스캔신호(Vg[i+2])를 출력한다.

제A3트랜지스터(TA3)가 턴온되면 제3노드(Q'i+2)는 하이전압으로 충전된다. 이때, 제3노드(Q'i+2)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제3노드(Q'i+2)의 전위가 하이전압으로 변경됨에 따라 제C3트랜지스터(TC3)는 턴온된다. 제C3트랜지스터(TC3)가 턴온됨에 따라 제3스캔신호 출력 회로부의 출력단자(VG[i+2])에는 제i+2클록신호(Clki+2)를 기반으로 마련된 스캔하이전압의 제3스캔신호(Vg[i+2])가 출력된다. 반면, 제D3트랜지스터(TD3)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제3스캔신호(Vg[i+2])가 출력된다.

도 12, 도 16, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제4스캔신호 출력 회로부는 제A4트랜지스터(TA4)와 제C4트랜지스터(TC4)가 턴온되면 자신의 출력단자(VG[i+3])를 통해 스캔하이전압의 제4스캔신호(Vg[i+3])를 출력한다.

제A4트랜지스터(TA4)가 턴온되면 제4노드(Q'i+3)는 하이전압으로 충전된다. 이때, 제4노드(Q'i+3)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제4노드(Q'i+3)의 전위가 하이전압으로 변경됨에 따라 제C4트랜지스터(TC4)는 턴온된다. 제C4트랜지스터(TC4)가 턴온됨에 따라 제4스캔신호 출력 회로부의 출력단자(VG[i+3])에는 제i+3클록신호(Clki+3)를 기반으로 마련된 스캔하이전압의 제4스캔신호(Vg[i+3])가 출력된다. 반면, 제D4트랜지스터(TD4)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제4스캔신호(Vg[i+3])가 출력된다.

도 17 및 도 18을 통해 알 수 있듯이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부의 제1노드(Q'i) 내지 제4노드(Q'i+3)에 충전된 하이전압은 전전단의 출력신호와 클록신호들의 영향으로 일부 구간이 중첩하며 순차적으로 발생한다. 그 결과, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부의 출력단자들(VG[i] ~ VG[i+3])로부터 출력되는 스캔하이전압 또한 일부 구간(예: 1/2 기간)이 중첩하며 순차적으로 발생한다.

도 19는 본 발명의 다른 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도이다.

도 19에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 시프트 레지스터 회로부는 제I스테이지에 포함된 신호출력 회로부(OUTC[i])는 제1스캔신호 내지 제4스캔신호를 순차적으로 출력하는 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부를 포함한다.

제1스캔신호 출력 회로부는 제A1트랜지스터(TA1), 제B1트랜지스터(TB1), 제C1트랜지스터(TC1), 및 제D1트랜지스터(TD1)를 포함한다. 제2스캔신호 출력 회로부는 제A2트랜지스터(TA2), 제B2트랜지스터(TB2), 제C2트랜지스터(TC2), 및 제D2트랜지스터(TD2)를 포함한다. 제3스캔신호 출력 회로부는 제A3트랜지스터(TA3), 제B3트랜지스터(TB3), 제C3트랜지스터(TC3), 및 제D3트랜지스터(TD3)를 포함한다. 제4스캔신호 출력 회로부는 제A4트랜지스터(TA4), 제B4트랜지스터(TB4), 제C4트랜지스터(TC4), 및 제D4트랜지스터(TD4)를 포함한다.

본 발명의 다른 실시예에 따른 시프트 레지스터 회로부는 도 11 등을 참조하여 설명한 제I스테이지의 신호출력 회로부(OUTC[i])와 동일한 구성을 갖는다. 그리고 제A1트랜지스터(TA1), 제A2트랜지스터(TA2), 제A3트랜지스터(TA3), 및 제A4트랜지스터(TA4)의 연결 관계만 다를 뿐 도 11과 모두 동일하다. 따라서, 제A1트랜지스터(TA1), 제A2트랜지스터(TA2), 제A3트랜지스터(TA3), 및 제A4트랜지스터(TA4)의 연결 관계만 설명하면 다음과 같다.

제A1트랜지스터(TA1), 제A2트랜지스터(TA2), 제A3트랜지스터(TA3), 및 제A4트랜지스터(TA4)의 게이트전극은 전전단의 스캔신호 출력 회로부의 출력단자가 아닌 캐리신호 출력단자에 연결된다.

따라서, 제A1트랜지스터(TA1)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari-2)에 연결되고, 제A2트랜지스터(TA2)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari-1)에 연결되고, 제A3트랜지스터(TA3)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari)에 연결되고, 제A4트랜지스터(TA4)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari+1)에 연결된다.

도 11의 실시예와 도 19의 다른 실시예를 통해 알 수 있듯이, 본 발명에 따른 시프트 레지스터 회로부는 하나의 시프트 레지스터에 포함된 Q노드와 QB노드를 공유하는 다수의 스캔신호 출력 회로부를 기반으로 동작한다. 그리고 이들의 동작을 위해서는 스캔신호 출력 회로부의 사용 개수보다 2개 더 많은 클록신호가 필요하며, 클록신호들은 안정된 출력을 유지하기 위해 1/2 기간이 중첩하며 발생된다. 그리고 다수의 스캔신호 출력 회로부에 포함된 각 노드들은 하이전압이 순차적으로 충전(또는 서로 다른 하이전압 충전 구간을 갖는다)된다.

이상 본 발명은 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력하여 트랜지스터의 사용 개수와 회로의 동작에 필요한 클록신호라인의 사용 개수 현저히 낮출 수 있는 효과가 있다. 또한, 본 발명은 스캔신호를 출력하는 회로 구현 시 트랜지스터의 사용 개수를 현저히 낮출 수 있기 때문에 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

130: 스캔 구동부 140: 데이터 구동부
150: 표시패널 SR[1] ~ SR[m]: 시프트 레지스터들
TA1: 제A1트랜지스터 TB1: 제B1트랜지스터
TC1: 제C1트랜지스터 TD1: 제D1트랜지스터
OUTC[1] ~ OUTC[m]: 신호출력 회로부들

Claims

시프트 레지스터들; 및
상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호를 기반으로 턴온 동작하며 상기 제I시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와,
상기 제1트랜지스터의 제2전극과 상기 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 상기 클록신호들 중 선택된 다른 하나의 클록신호를 기반으로 스캔하이전압의 상기 J개의 스캔신호를 출력하는 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 상기 J개의 스캔신호를 출력하는 제4트랜지스터를 포함하는 시프트 레지스터 회로부.
삭제
시프트 레지스터들; 및
상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호라인에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제I시프트 레지스터의 Q노드에 제2전극이 연결된 제2트랜지스터와,
상기 제1노드에 게이트전극이 연결되고 상기 클록신호들 중 선택된 다른 하나의 클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드에 게이트전극이 연결되고 상기 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함하는 시프트 레지스터 회로부.
제3항에 있어서,
상기 클록신호들 중 선택된 하나의 클록신호라인과 상기 클록신호들 중 선택된 다른 하나의 클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생되는 시프트 레지스터 회로부.
제1항에 있어서,
상기 K개의 스캔신호 출력 회로부는
제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와,
제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와,
제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와,
제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고,
상기 제1노드 내지 상기 제4노드는 하이전압이 순차적으로 충전되는 시프트 레지스터 회로부.
영상을 표시하는 표시패널; 및
상기 표시패널의 스캔라인들에 연결되고, 시프트 레지스터들과, 상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 갖는 스캔 구동부를 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호를 기반으로 턴온 동작하며 상기 제I시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와,
상기 제1트랜지스터의 제2전극과 상기 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 상기 클록신호들 중 선택된 다른 하나의 클록신호를 기반으로 스캔하이전압의 상기 J개의 스캔신호를 출력하는 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 상기 J개의 스캔신호를 출력하는 제4트랜지스터를 포함하는 발광표시장치.
삭제
영상을 표시하는 표시패널; 및
상기 표시패널의 스캔라인들에 연결되고, 시프트 레지스터들과, 상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 갖는 스캔 구동부를 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호라인에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제I시프트 레지스터의 Q노드에 제2전극이 연결된 제2트랜지스터와,
상기 제1노드에 게이트전극이 연결되고 상기 클록신호들 중 선택된 다른 하나의 클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드에 게이트전극이 연결되고 상기 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함하는 발광표시장치.
제8항에 있어서,
상기 클록신호들 중 선택된 하나의 클록신호라인과 상기 클록신호들 중 선택된 다른 하나의 클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생되는 발광표시장치.
제6항에 있어서,
상기 K개의 스캔신호 출력 회로부는
제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와,
제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와,
제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와,
제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고,
상기 제1노드 내지 상기 제4노드는 하이전압이 순차적으로 충전되는 발광표시장치.
제10항에 있어서,
상기 제1스캔신호 출력 회로부 내지 상기 제4스캔신호 출력 회로부는
상기 표시패널의 제1스캔라인 내지 제4스캔라인에 각각 연결되고, 순차적으로 하이전압을 발생하는 제1 내지 제4스캔신호를 각각 출력하는 발광표시장치.
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