KR102104979B1 - 쉬프트 레지스터 및 그를 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 캐리 신호가 안정적인 게이트 오프 전압을 유지함으로써 캐리 신호의 멀티 출력을 방지할 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 쉬프트 레지스터에서 QB 노드를 서로 공유하는 전단 스테이지와 후단 스테이지 각각은 캐리 출력부; 스캔 출력부; Q 노드 충전부; Q 노드 방전부를 구비한다. 전단 및 후단 스테이지 중 하나의 스테이지는 전단 및 후단 스테이지의 Q 노드의 제어에 응답하여 QB_ODD 노드를 충전시키는 QB_ODD 충전부 및 QB_ODD 노드를 방전시키는 QB_ODD 방전부를 더 구비하고; 다른 스테이지는 전단 및 후단 스테이지의 Q 노드의 제어에 응답하여 QB_EVEN 노드를 충전시키는 QB_EVEN 충전부 및 QB_EVEN 노드를 방전시키는 QB_EVEN 방전부를 더 구비한다. 후단 스테이지는 안정화 스위치를 추가로 구비하고, 안정화 스위치는 전단 스테이지의 Q 노드 충전부에 인가되는 충전 제어 신호에 의해 제어되고, 후단 스테이지의 Q 노드가 프리차징될 때 후단 스테이지의 캐리 신호로 제1 게이트 오프 전압을 공급한다.

Description

쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 캐리 신호의 멀티 출력을 방지할 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.
액정 표시 장치는 액정의 전기적 및 광학적 특성을 이용하여 영상을 표시한다. 액정은 굴절율, 유전율 등이 분자 장축 방향과 단축 방향에 따라 서로 다른 이방성 성질을 갖고 분자 배열과 광학적 성질을 쉽게 조절할 수 있다. 이를 이용한 액정 표시 장치는 전계의 크기에 따라 액정 분자들의 배열 방향을 가변시켜서 편광판을 투과하는 광 투과율을 조절함으로써 영상을 표시한다.
액정 표시 장치는 다수의 화소들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널에 광을 공급하는 백라이트 유닛과, 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와, 액정 패널의 데이터 라인을 구동하는 데이터 드라이버와, 백라이트 유닛을 구동하는 백라이트 드라이버와, 상기 드라이버들의 구동을 제어하는 타이밍 컨트롤러와, 액정 표시 장치에서 필요한 모든 전원을 공급하는 전원공급부 등을 포함한다.
게이트 드라이버는 액정 패널의 게이트 라인들을 순차적으로 구동하기 위한 스캔 펄스들을 출력하는 쉬프트 레지스터를 기본 구성으로 구비한다. 최근 게이트 드라이버는 박막 트랜지스터(Thin Film Transistor; TFT) 어레이와 함께 형성됨으로써 액정 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
게이트 드라이버의 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들을 구비한다. 각 스테이지의 출력은 각 게이트 라인에 스캔 펄스로 공급됨과 아울러 다른 스테이지에 캐리 신호로 공급된다.
최근 각 스테이지에는 출력 노드를 스캔용과 캐리용으로 분리하여 캐리 신호의 지연 시간(즉, 라이징 타임)을 감소시키는 기술과, 인접한 2개의 스테이지가 풀-다운 트랜지스터를 제어하는 QB 노드를 서로 공유하는 기술이 적용되고 있다.
그러나, QB 노드를 공유하는 스테이지 중 한 스테이지에서 캐리 신호가 플로팅 상태의 게이트 오프(게이트 로우) 전압일 때, Q 노드가 프리차징되면서 풀-업 트랜지스터의 기생 커패시턴스에 의해 캐리 신호가 비정상적으로 상승하여 캐리 신호의 멀티 출력이 발생되는 문제점이 있다.
이에 따라, QB 노드를 공유하는 한 쌍의 스테이지 중 한 스테이지에서 발생되는 캐리 신호의 멀티 출력은 그 캐리 신호를 방전용 제어 신호로 이용하는 다른 스테이지에서의 Q 노드와, 충전용 제어 신호로 인용하는 다른 스테이지에서의 QB 노드의 전압 손실을 발생시킴으로써 게이트 라인간의 전압 편차가 발생되어 플리커 등과 같은 화질 저하가 발생되는 문제점이 있다.
한편, 전술한 쉬프트 레지스터의 문제점은 액정 표시 장치 뿐만 아니라, 쉬프트 레지스터를 이용하는 다른 표시 장치, 예를 들면 유기 발광 다이오드(OLED) 표시 장치, 전기영동 표시 장치(EPD) 등에서도 동일하게 발생할 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 캐리 신호가 안정적인 게이트 오프 전압을 유지함으로써 캐리 신호의 멀티 출력을 방지할 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 쉬프트 레지스터는 다수의 스캔 신호 및 캐리 신호를 순차적으로 출력하는 다수의 스테이지를 구비하고; 다수의 스테이지는 QB 노드를 서로 공유하는 2개 단위로 그룹핑되고; QB 노드를 서로 공유하는 한 쌍의 스테이지는 전단 스테이지와 후단 스테이지를 구비한다.
전단 및 후단 스테이지 각각은, Q 노드의 제어에 응답하여 입력 클럭 신호를 캐리 신호로 출력하고, QB 노드의 제어에 응답하여 제1 게이트 오프 전압을 캐리 신호로 출력하는 캐리 출력부와; Q 노드의 제어에 응답하여 입력 클럭 신호를 스캔 신호로 출력하고, QB 노드의 제어에 응답하여 제2 게이트 오프 전압을 스캔 신호로 출력하는 스캔 출력부와; 이전단 스테이지들 중 하나로부터 출력되는 캐리 신호를 이용한 충전 제어 신호에 응답하여 Q 노드를 충전시키는 Q 노드 충전부와; 다음단 스테이지들 중 하나로부터 출력되는 캐리 신호를 이용한 방전 제어 신호의 제어에 응답하여 Q 노드를 방전시키는 Q 노드 방전부를 구비한다. 전단 및 후단 스테이지가 공유하는 QB 노드는 프레임마다 교번적으로 구동되는 QB_ODD 노드 및 QB_EVEN 노드를 포함하고; 전단 및 후단 스테이지 중 하나의 스테이지는 전단 및 후단 스테이지의 Q 노드의 제어에 응답하여 QB_ODD 노드를 충전시키는 QB_ODD 충전부 및 QB_ODD 노드를 방전시키는 QB_ODD 방전부를 더 구비하고; 다른 스테이지는 전단 및 후단 스테이지의 Q 노드의 제어에 응답하여 QB_EVEN 노드를 충전시키는 QB_EVEN 충전부 및 QB_EVEN 노드를 방전시키는 QB_EVEN 방전부를 더 구비한다. 후단 스테이지는 안정화 스위치를 추가로 구비하고, 안정화 스위치는 전단 스테이지의 Q 노드 충전부에 인가되는 충전 제어 신호에 의해 제어되고, 후단 스테이지의 Q 노드가 프리차징될 때 후단 스테이지의 캐리 신호로 제1 게이트 오프 전압을 공급한다.
스캔 출력부는 해당 스테이지의 Q 노드의 제어에 의해 해당 스테이지의 입력 클럭 신호를 해당 스테이지의 스캔 신호로 출력하는 제1 풀업 트랜지스터와; QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 제2 게이트 오프 전압을 해당 스테이지의 스캔 신호로 출력하는 제1-1 및 제1-2 풀다운 트랜지스터를 구비한다.
캐리 출력부는 해당 스테이지의 Q 노드의 제어에 의해 해당 스테이지의 입력 클럭 신호를 해당 스테이지의 캐리 신호로 출력하는 제2 풀업 트랜지스터와; QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 제1 게이트 오프 전압을 해당 스테이지의 캐리 신호로 출력하는 제2-1 및 제2-2 풀다운 트랜지스터를 구비한다.
후단 스테이지의 안정화 스위치는 후단 스테이지의 제2-1 및 제2-2 풀다운 트랜지스터의 출력 노드에 제1 게이트 오프 전압을 공급한다.
Q 노드 충전부는 충전 제어 신호의 제어에 의해 게이트 온 전압을 Q 노드로 공급하는 제1 트랜지스터를 구비한다.
Q 노드 방전부는 방전 제어 신호의 제어에 의해 제1 게이트 오프 전압을 Q 노드로 공급하는 제3-1 트랜지스터와; QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 제1 게이트 오프 전압을 Q 노드로 공급하는 제3-2 및 제3-3 트랜지스터를 구비하고; 외부의 리셋 신호에 응답하여 제1 게이트 오프 전압을 Q 노드로 공급하는 제3-4 트랜지스터를 더 구비할 수 있다.
QB_ODD 충전부 및 QB_EVEN 충전부 각각은 교류 게이트 온 전압을 QB_ODD 또는 QB_EVEN 노드로 공급하는 제4-1 트랜지스터와; 교류 게이트 온 전압을 공급하는 공급 라인과 제4-1 트랜지스터의 제어 노드 사이에 다이오드 타입으로 접속된 제4-2 트랜지스터와; 해당 스테이지의 Q 노드의 제어에 의해 제1 게이트 오프 전압을 상기 제어 노드로 공급하는 제4-3 트랜지스터와; 한 쌍의 스테이지 중 해당 스테이지를 제외한 다른 스테이지의 Q 노드의 제어에 의해 제1 게이트 오프 전압을 제어 노드로 공급하는 제4-4 트랜지스터를 구비한다.
QB_ODD 방전부 및 QB_EVEN 방전부 각각은 전단 스테이지에 인가되는 충전 제어 신호에 응답하여 제1 게이트 오프 전압을 QB_ODD 또는 QB_EVEN 노드로 공급하는 제5-1 트랜지스터와; 해당 스테이지의 Q 노드의 제어에 의해 제1 게이트 오프 전압을 QB_ODD 또는 QB_EVEN 노드로 공급하는 제5-2 트랜지스터를 구비한다.
후단 스테이지의 안정화 스위치의 턴-온 기간은, 후단 스테이지의 캐리 신호가 게이트 온 전압을 출력하기 이전에, 후단 스테이지의 Q 노드 충전부가 전단 스테이지의 캐리 신호에 응답하여 후단 스테이지의 Q 노드를 프리차징하는 기간과 오버랩한다.
본 발명의 실시예에 따른 표시 장치는 상기 쉬프트 레지지스터를 이용하여 표시 패널의 게이트 라인을 구동한다.
본 발명에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 QB 노드를 공유하는 스테이지 중 후단 스테이지에 Q2 노드가 프리차징될 때 캐리 신호에 게이트 오프 전압을 인가하는 안정화 트랜지스터를 추가함으로써 캐리 신호가 안정적인 게이트 오프 전압을 유지하므로 캐리 신호의 멀티 출력을 방지할 수 있다.
이에 따라, 본 발명은 캐리 신호를 제어 신호로 이용하는 다른 스테이지에서 비정상적인 캐리 신호로 인한 전압 손실을 방지함으로써 전단 및 후단 스테이지에 의해 구동되는 게이트 라인간의 전압 편차를 방지하고 그로 인한 플리커 등을 방지하여 화질을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 도 1에 나타낸 게이트 드라이버의 쉬프트 레지스터를 나타낸 블록도이다.
도 3은 본 발명의 실시예에 따른 쉬프트 레지스터를 대표하는 한 쌍의 스테이지를 나타낸 회로도이다.
도 4는 도 3에 도시된 한 쌍 스테이지의 구동 파형도이다.
도 5a 및 도 5b는 도 3에 나타낸 후단 스테이지에 안정화 트랜지스터(T6)가 적용되기 이전과 이후의 캐리 신호를 비교하여 나타낸 파형도이다.
도 6은 도 3에 나타낸 후단 스테이지에 안정화 트랜지스터(T6)가 적용되기 이전과 이후의 Q 노드 전위를 비교하여 나타낸 파형도이다.
도 7은 도 3에 나타낸 후단 스테이지에 안정화 트랜지스터(T6)가 적용되기 이전과 이후의 QB 노드 전위를 비교하여 나타낸 파형도이다.
도 8은 도 3에 나타낸 후단 스테이지에서 제2 풀업 트랜지스터의 채널폭 크기에 따른 Q2 노드의 전위를 나타낸 도면이다.
도 1은 본 발명의 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 1에 나타낸 표시 장치는 표시 패널(100), 게이트 드라이버(120), 데이터 드라이버(130), 타이밍 컨트롤러(140) 등을 구비한다.
표시 패널(100)은 서로 교차되는 게이트 라인들(GL) 및 데이터 라인들(DL)과, 매트릭스 형태의 픽셀 어레이를 포함한다. 표시 패널(100)은 픽셀 어레이를 통해 영상을 표시하는 표시 영역(110)과, 그 표시 영역(110) 주변의 비표시 영역을 포함한다. 표시 영역(110)의 각 픽셀은 통상 R(Red), G(Green), B(Blue) 서브픽셀의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브픽셀을 추가로 구비하기도 한다.
표시 패널(100)로는 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치, 전기영동 표시 장치(EPD) 등이 이용될 수 있다. 이하에서는 편의상 표시 패널(100)로 LCD가 적용된 경우를 예를 들어 설명한다.
표시 패널(100)이 LCD인 경우, 상부 기판 및 하부 기판이 액정층을 사이에 두고 합착되어 형성된다. 상하부 기판 중 어느 하나의 기판에는 컬러 필터 어레이가 형성되고, 다른 하나의 기판에는 박막 트랜지스터 어레이가 형성된다. 상하부 기판의 외측면에는 각각 편광판이 부착된다. 상하부 기판에서 액정과 접촉하는 내측면 각각에는 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 표시 영역(100A)의 각 서브픽셀은 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 TFT, TFT에 병렬로 접속된 액정 커패시터 및 스토리지 커패시터를 구비한다. 액정 커패시터는 TFT를 통해 픽셀 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터는 액정 커패시터에 충전된 전압을 안정적으로 유지시킨다. 액정층은 TN(Twisted Nematic) 모드 또는 VA(Vertical Alignment) 모드와 같이 수직 전계에 의해 구동되거나, IPS(In-Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같이 수평 전계에 의해 구동된다.
타이밍 컨트롤러(140)는 외부 호스트 세트로부터 공급된 영상 데이터와 함께 다수의 동기 신호를 입력한다. 다수의 동기 신호는 도트 클럭 및 데이터 이네이블 신호를 포함하거나, 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 타이밍 컨트롤러(140)는 화질 향상이나 소비 전력 감소를 위한 다양한 데이터 처리 방법을 이용하여 호스트 세트로부터 입력된 데이터를 보정하여 데이터 드라이버(130)로 출력한다.
타이밍 컨트롤러(140)는 동기 신호들을 이용하여 데이터 드라이버(130)의 구동 타이밍을 제어하는 데이터 제어 신호와, 게이트 드라이버(120)의 구동 타이밍을 제어하는 게이트 제어 신호를 생성한다. 데이터 제어 신호는 데이터 신호의 래치를 제어하는 소스 스타트 펄스 및 소스 샘플링 클럭과, 데이터 신호의 극성을 제어하는 극성 제어 신호와, 데이터 신호의 출력 기간을 제어하는 소스 출력 이네이블 신호 등을 포함한다. 게이트 제어 신호는 게이트 신호의 스캐닝을 제어하는 게이트 스타트 펄스 및 게이트 쉬프트 클럭을 포함하고, 게이트 신호의 출력 기간을 제어하는 게이트 출력 이네이블 신호 등을 더 포함할 수 있다.
데이터 드라이버(130)는 타이밍 컨트롤러(140)로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러(140)로부터의 영상 데이터를 액정 패널(100)의 다수의 데이터 라인(DL)에 공급한다. 데이터 드라이버(130)는 타이밍 컨트롤러(140)로부터의 데이터를 감마 전압 생성부(미도시)로부터의 감마 전압을 이용하여 아날로그 데이터 신호로 변환하고, 각 게이트 라인(GL)이 구동될 때마다 데이터 신호를 데이터 라인(DL)으로 공급한다. 데이터 드라이버(130)는 적어도 하나의 데이터 IC로 구성되어 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 액정 패널(100)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 액정 패널(100) 상에 실장될 수 있다.
게이트 드라이버(120)는 타이밍 컨트롤러(140)로부터의 게이트 제어 신호에 응답하여 액정 패널(100)의 게이트 라인들(GL)을 순차 구동한다. 게이트 드라이버(120)는 각 게이트 라인(GL)의 스캔 기간에 게이트 온 전압(게이트 하이 전압)의 스캔 펄스를 공급하여 게이트 라인(GL)을 이네이블시키고, 나머지 기간에는 게이트 오프 전압(게이트 로우 전압)을 공급하여 게이트 라인(GL)을 디세이블시킨다. 각 게이트 라인(GL)에 공급되는 스캔 펄스는 인접 스캔 펄스와 펄스폭의 일부가 서로 중첩될 수 있다.
게이트 드라이버(120)는 표시 패널(100)의 표시 영역(110)에 형성되는 TFT 어레이와 함께 TFT 기판의 비표시 영역에 형성됨으로써 표시 패널(100)에 내장된 GIP 타입으로 형성될 수 있다. GIP 타입의 게이트 드라이버(120)는 표시 영역(110)의 일측부에 형성되거나, 도 1과 같이 표시 영역(110)의 양측부에 각각 형성될 수 있다. 표시 영역(100)의 양측부에 형성된 GIP 타입의 게이트 드라이버(120) 각각은 게이트 라인들(GL)을 오드 게이트 라인들과 이븐 게이트 라인들로 분리하여 각각 스캐닝하거나, 게이트 라인들(GL)을 양측에서 동일하게 스캐닝할 수 있다.
GIP 타입의 게이트 드라이버(120)는 쉬프트 레지스터를 포함하고, 타이밍 컨트롤러(140)와 게이트 드라이버(120) 사이에 레벨 쉬프터(150)가 추가로 구비될 수 있다. 레벨 쉬프터(150)는 타이밍 컨트롤러(140)로부터의 게이트 제어 신호, 즉 스타트 펄스 및 다수 클럭의 TTL(Transistor Transistor Logic) 전압을 표시 패널(100)의 TFT 구동을 위한 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)으로 레벨 쉬프팅하여 게이트 드라이버(120)인 쉬프트 레지스터로 공급한다. 레벨 쉬프터(150)는 전원 IC에 내장될 수 있다.
이와 달리, 게이트 드라이버(120)는 쉬프트 레지스터 및 레벨 쉬프터를 포함하는 적어도 하나의 게이트 IC로 구성되고 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 액정 패널(100)에 TAB 방식으로 부착되거나, COG 방식으로 액정 패널(100) 상에 실장될 수도 있다.
도 2는 도 1에 나타낸 게이트 드라이버에 적용되는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 블록도이다.
도 1에서 양측 게이트 드라이버(120)가 게이트 라인들을 오드 게이트 라인들과 이븐 게이트 라인들로 분리하여 구동하는 경우, 일측 게이트 드라이버(120)에 구성된 쉬프트 레지스터(SR)는 오드 게이트 라인들 또는 이븐 게이트 라인들을 순차적으로 스캐닝하기 위한 다수의 스테이지들(..., STn-4, STn-2, STn, STn+2, ...; n은 자연수)로 구성될 수 있다. 이와 달리, 쉬프트 레지스터(SR)는 모든 게이트 라인들을 순차적으로 스캐닝하기 위한 다수의 스테이지들(..., STn-2, STn-1, STn, STn+1, ...)로 구성될 수 있다.
쉬프트 레지스터(SR)에는 위상차를 갖는 적어도 2상 클럭 신호(CLKn, CLKn+2)가 공급된다. 2상 클럭 펄스(CLKn, CLKn+2)가 교번하면서 스테이지마다 1개의 클럭 신호가 공급된다. 이와 달리, 4상 클럭 신호가 교번하면서 스테이지마다 1개의 클럭 신호가 공급될 수 있다.
도 2에 나타낸 쉬프트 레지스터(SR)는 임의의 스테이지(STn)가 이전단 스테이지(STn-2)로부터의 캐리 신호(Cn-2)에 따라 세트(set)되고, 다다음단 스테이지(STn+4; 도시하지 않음)로부터의 캐리 신호(Cn+2)에 따라 리셋(reset)된다. 그러나, 본 발명에 따른 쉬프트 레지스터는 임의의 스테이지가 이전단 스테이지들 중 어느 하나의 캐리 신호에 의해 세트되고, 다음단 스테이지들 중 어느 하나의 캐리 신호에 응답하여 리셋되는 경우에도 적용될 수 있다.
본 발명에 따른 쉬프트 레지스터(SR)는 다수의 스테이지들이 2개씩 단위로 풀다운 트랜지스터를 제어하는 QB 노드(QB_ODD, QB_EVEN 노드)를 서로 공유하는 구조를 갖는다. 예를 들면, 제n-4 스테이지(STn-4)와 제n-2 스테이지(STn-4, STn-2)가 QB 노드를 서로 공유하고, 제n 스테이지(STn)와 제n+2 스테이지(STn, STn+2)가 QB 노드를 서로 공유한다.
도 3은 본 발명의 실시예에 따른 스테이지의 상세 구성을 나타낸 회로도이고, 도 2에 나타낸 다수의 스테이지 중 QB 노드를 공유하는 한 쌍의 스테이지(STn, STn+2)의 상세 구성을 나타낸 회로도이다.
인접한 한 쌍의 스테이지(STn, STn+2)는 2개의 게이트 라인(GLn, GLn+2)에 스캔 신호(Vout(n), Vout(n+2))를 각각 출력함과 아울러 다른 스테이지의 제어 신호로 이용되는 캐리 신호(Cn, Cn+2)를 각각 출력한다.
2개 스테이지(STn, STn+2) 각각은 Q 노드(Q1, Q2), QB 노드(QB_ODD, QB_EVEN)를 제어하는 제어부(10)와, 제어부(10)의 제어에 의해 제1 출력 노드(N1)를 통해 스캔 신호(Vout)를 출력하는 스캔 출력부(30)와, 제어부(10)의 제어에 의해 제2 출력 노드(N2)를 통해 캐리 신호(C)를 출력하는 캐리 출력부(20)를 구비한다. 인접한 한 쌍의 스테이지(STn, STn+2)는 QB_ODD 노드를 서로 공유하고, QB_EVEN 노드를 서로 공유한다.
스캔 출력부(30)는 Q 노드(Q1, Q2), QB 노드(QB_ODD, QB_EVEN)의 제어에 응답하여 제1 출력 노드(N1)에 스캔 신호(Vout(n))를 출력하고, 그 스캔 신호(Vout(n))는 제1 출력 노드(N1)를 경유하여 게이트 라인에 공급된다. 스캔 출력부(30)는 Q 노드(Q1, Q2)의 제어에 의해 클럭 신호(CLKn)를 제1 출력 노드(N1)로 공급하는 제1 풀업 트랜지스터(Tup1)와, QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 제2 저전위 전원(VSS2)을 제1 출력 노드(N1)로 공급하는 제1-1 풀다운 트랜지스터(Tpd11) 및 제1-2 풀다운 트랜지스터(Tpd12)를 구비한다. QB_ODD 노드 및 QB_EVEN 노드의 제어에 의해 제1-1 풀다운 트랜지스터(Tpd11) 및 제1-2 풀다운 트랜지스터(Tpd12)는 프레임마다 교번적으로 구동된다.
캐리 출력부(20)는 Q 노드(Q1, Q2), QB 노드(QB_ODD, QB_EVEN)의 제어에 응답하여 제2 출력 노드(N2)에 캐리 신호(Cn)를 출력하고, 캐리 신호(Cn)는 제2 출력 노드(N2)를 경유하여 다른 스테이지의 제어 신호로 공급된다. 예를 들면, 한 스테이지(STn)로부터 출력된 캐리 신호(Cn)는 다음단 스테이지(STn+2)의 Q 노드 충전을 제어하는 제어 신호로 공급되고, 전전단 스테이지(STn-4; 도시하지 않음)의 Q 노드 방전을 제어하는 제어 신호로 공급된다. 캐리 출력부(20)는 Q 노드(Q1, Q2)의 제어에 의해 클럭 신호(CLKn)를 제2 출력 노드(N2)로 공급하는 제2 풀업 트랜지스터(Tup2)와, QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 제1 저전위 전원(VSS1)을 제2 출력 노드(N2)로 공급하는 제2-1 풀다운 트랜지스터(Tpd21) 및 제2-2 풀다운 트랜지스터(Tpd22)를 구비한다. QB_ODD 노드 및 QB_EVEN 노드의 제어에 의해 제2-1 풀다운 트랜지스터(Tpd21) 및 제2-2 풀다운 트랜지스터(Tpd22)는 프레임마다 교번적으로 구동된다.
제어부(10)는 Q 노드(Q1, Q2), QB 노드(QB_ODD, QB_EVEN)를 제어하기 위하여 Q 노드 충전부(12), Q 노드 방전부(14), QB 노드 충전부(16), QB 노드 방전부(18)를 구비한다.
Q 노드 충전부(12)는 제1 트랜지스터(T1)를 포함하고, 제1 트랜지스터(T1)는 이전단 스테이지의 캐리 신호(Cn-2)의 제어에 의해 고전위 전원(VDD)을 Q 노드(Q1, Q2)에 공급함으로써 Q 노드(Q1, Q2)를 온 전압로 충전한다. 제1 트랜지스터(T1)를 제어하는 캐리 신호는 이전단 스테이지의 캐리 신호(Cn-2)로 한정되지 않으며, 이전 스테이지들 중 어느 하나로부터 출력되는 캐리 신호가 이용될 수 있다. 제1 스테이지(도시하지 않음)의 제1 트랜지스터(T1)는 스타트 펄스에 의해 제어된다.
Q 노드 방전부(14)는 Q 노드 충전부(12)와 반대로, Q 노드(Q1, Q2)에 제1 저전위 전압(VSS1)을 공급하여 Q 노드(Q1, Q2)를 오프 전압으로 방전시킨다. 제Q 노드 방전부(14)는 제3-1 트랜지스터(T31), 제3-2 트랜지스터(T32), 제3-3 트랜지스터(T33)를 구비하고, 제3-4 트랜지스터(T34)를 추가로 구비할 수 있다.
제3-1 트랜지스터(T31)는 다다음단 스테이지의 캐리 신호(Cn+4)에 응답하여 제1 저전위 전압(VSS1)을 Q 노드(Q1, Q2)에 공급한다. 제3-1 트랜지스터(T31)를 제어하는 캐리 신호는 다다음단 스테이지의 캐리 신호(Cn+4)로 한정되지 않으며, 다음 스테이지들 중 어느 하나로부터 출력되는 캐리 신호가 이용될 수 있다. 제3-2 트랜지스터(T32) 및 제3-3 트랜지스터(T33)는 QB_ODD 및 QB_EVEN 노드 각각의 제어에 의해 제1 저전위 전압(VSS1)을 Q 노드(Q1, Q2)에 공급한다. 제3-4 트랜지스터(T34)는 외부로부터 프레임마다 공급되는 리셋 신호(RST)의 제어에 의해 제1 저전위 전압(VSS1)을 Q 노드(Q1, Q2)에 공급한다.
QB 노드 충전부(16)는 오드 프레임에서 오드 교류 전원(VDD_O)을 QB_ODD 노드로 공급하는 QB_ODD 노드 충전부(16_O)와, 이븐 프레임에서 이븐 교류 전원(VDD_E)을 QB_EVEN 노드로 공급하는 QB_EVEN 노드 충전부(16_E)를 구비한다. 한 쌍의 스테이지(STn, STn+2)가 QB_ODD 노드를 공유하고, QB_EVEN 노드를 공유하므로, QB_ODD 노드 충전부(16_O)는 한 쌍의 스테이지(STn, STn+2) 중 하나의 스테이지에 형성되고, QB_EVEN 노드 충전부(16_E)는 다른 스테이지에 형성된다. 다시 말하여, 한 스테이지(STn)에 구비된 QB_ODD 노드 충전부(16_O)가 2개 스테이지(STn, STn+2)의 QB_ODD 노드에 공통 접속되고, 다른 스테이지(STn+2)에 구비된 QB_EVEN 노드 충전부(16_E)가 2개 스테이지(STn, STn+2)의 QB_EVEN 노드에 공통 접속된다.
QB_ODD 노드 충전부(16_O)는 오드 교류 전원(VDD_O)을 2개 스테이지(STn, STn+2)의 QB_ODD 노드로 공급하는 제4-1 트랜지스터(T41_0)와, 제4-1 트랜지스터(T41_0)를 제어하기 위한 제4-2 트랜지스터(T42_O), 제4-3 트랜지스터(T43_O), 제4-4 오드 트랜지스터(T44_O)를 구비한다.
제4-1 트랜지스터(T41_O)는 제어 노드(N_O)의 제어에 의해 오드 교류 전원(VDD_O)을 2개 스테이지(STn, STn+2)의 QB_ODD 노드에 공급한다.
제4-2 트랜지스터(T42_O)는 오드 교류 전원(VDD_O)의 공급 라인과 제어 노드(N_O) 사이에 다이오드 타입으로 접속되어 오드 교류 전원(VDD_O)을 제어 노드(N_O)로 공급한다.
제4-3 트랜지스터(T43_O)는 전단 스테이지(STn)의 Q1 노드의 제어에 의해 제1 저전위 전원(VSS1)을 제어 노드(N_O)로 공급한다.
제4-4 트랜지스터(T44_O)는 후단 스테이지(STn+2)의 Q2 노드의 제어에 의해 제1 저전위 전원(VSS1)을 제어 노드(N_O)로 공급한다.
QB_EVEN 노드 충전부(16_E)는 이븐 교류 전원(VDD_E)을 2개 스테이지(STn, STn+2)의 QB_EVEN 노드로 공급하는 제4-1 트랜지스터(T41_E)와, 제4-1 트랜지스터(T41_E)를 제어하기 위한 제4-2 트랜지스터(T42_E), 제4-3 트랜지스터(T43_E), 제4-4 트랜지스터(T44_E)를 구비한다.
제4-1 트랜지스터(T41_E)는 이븐 제어 노드(N_E)의 제어에 의해 이븐 교류 전원(VDD_E)을 2개 스테이지(STn, STn+2)의 QB_EVEN 노드에 공급한다.
제4-2 트랜지스터(T42_E)는 이븐 교류 전원(VDD_E)의 공급 라인과 제어 노드(N_E) 사이에 다이오드 타입으로 접속되어 이븐 교류 전원(VDD_E)을 제어 노드(N_E)로 공급한다.
제4-3 트랜지스터(T43_E)는 후단 스테이지(STn+2)의 Q2 노드의 제어에 의해 제1 저전위 전원(VSS1)을 제어 노드(N_E)로 공급한다.
제4-4 트랜지스터(T44_E)는 전단 스테이지(STn)의 Q1 노드의 제어에 의해 제1 저전위 전원(VSS1)을 제어 노드(N_E)로 공급한다.
QB 노드 방전부(18)는 제1 저전위 전원(VSS1)을 QB_ODD 노드로 공급하는 QB_ODD 노드 방전부(18_O)와, 제1 저전위 전원(VSS1)을 QB_EVEN 노드로 공급하는 QB_EVEN 노드 방전부(18_E)를 구비한다. 한 쌍의 스테이지(STn, STn+2)가 QB_ODD 노드를 공유하고, QB_EVEN 노드를 공유하므로, QB_ODD 노드 방전부(18_O)는 2개 스테이지(STn, STn+2) 중 하나의 스테이지에 형성되고, QB_EVEN 노드 방전부(18_E)는 다른 스테이지에 형성된다. 다시 말하여, 한 스테이지(STn)에 구비된 QB_ODD 노드 방전부(18_O)가 2개 스테이지(STn, STn+2)의 QB_ODD 노드에 공통 접속되고, 다른 스테이지(STn+2)에 구비된 QB_EVEN 노드 방전부(18_E)가 2개 스테이지(STn, STn+2)의 QB_EVEN 노드에 공통 접속된다.
QB_ODD 노드 방전부(18_O)는 Q1 노드의 제어에 의해 제1 저전위 전원(VSS1)을 2개 스테이지(STn, STn+2)의 QB_ODD 노드로 공급하는 제5-1 트랜지스터(T51_0)와, 2개 스테이지(STn, STn+2) 중 선행 스테이지(STn)의 제1 트랜지스터(T1)를 제어하는 캐리 신호(Cn-2)의 제어에 의해 제1 저전위 전원(VSS1)을 2개 스테이지(STn, STn+2)의 QB_ODD 노드로 공급하는 제5-2 트랜지스터(T52_0)를 구비한다.
QB_EVEN 노드 방전부(18_E)는 Q2 노드의 제어에 의해 제1 저전위 전원(VSS1)을 2개 스테이지(STn, STn+2)의 QB_ODD 노드로 공급하는 제5-1 트랜지스터(T51_E)와, 2개 스테이지(STn, STn+2) 중 선행 스테이지(STn)의 제1 트랜지스터(T1)를 제어하는 캐리 신호(Cn-2)의 제어에 의해 제1 저전위 전원(VSS1)을 2개 스테이지(STn, STn+2)의 QB_EVEN 노드로 공급하는 제5-2 트랜지스터(T52_E)를 구비한다.
특히, 본 발명에 따른 쉬프트 레지스터는 한 쌍의 스테이지(STn, STn+2) 중 후단 스테이지(STn+2)는 Q2 노드가 프리차징될 때 캐리 신호(Cn-2)가 플로팅 상태의 게이트 오프 전압이 되는 것을 방지하기 위하여, 전단 스테이지(STn)의 제1 트랜지스터(T1)를 제어하는 캐리 신호(Cn-2)의 제어에 의해 제2 출력 노드(N2)에 제1 저전위 전원(VSS1)을 공급하는 안정화 트랜지스터(T6)를 구비한다. 이에 따라, 후단 스테이지(STn+2)에서는 Q2 노드가 프리차징되는 구간에서 안정화 트랜지스터(T6)에 의해 제2 출력 노드(N2)가 플로팅되지 않고 안정적인 제1 저전위 전원(VSS1)을 캐리 신호(Cn-1)의 게이트 오프 전압로 출력함으로써 캐리 신호(Cn-1)의 멀티 출력을 방지할 수 있다.
도 4는 도 3에 나타낸 2개 스테이지(STn, STn+3)의 구동 파형을 나타낸 도면이다.
2개 스테이지(STn, STn+3)에는 2상 클럭 신호(CLKn, CLKn+2)가 각각 공급된다. 예를 들면, 2상 클럭 신호(CLKn, CLKn+2)는 6H 주기를 갖고, 3H 기간의 게이트 온 전압(Von)과, 3H 기간의 게이트 오프 전압(Voff1)이 교번하면서 반복되는 형태를 갖는다. 2상 클럭 신호(CLKn, CLKn+2)는 게이트 온 전압(Von)의 1H 기간이 서로 중첩되고, 게이트 오프 전압(Voff)도 1H 기간이 서로 중첩된다.
도 3에서 고전위 전원(VDD)과, 교류 전원(VDD_O, VDD_E)의 고전위는 게이트 온 전압(Von)에 대응할 수 있다. 제1 및 제2 저전위 전원(VSS1, VSS2)은 제1 및 제2 게이트 오프 전압(Voff1, Voff2)에 각각 대응할 수 있고, 제2 저전위 전원(VSS2)이 제1 저전위 전원(VSS1) 보다 낮은 전압일 수 있다.
2개 스테이지(STn, STn+3)에서 전단 스테이지(STn)는 이전단 스테이지(STn-2)로부터의 캐리 신호(Cn-2)에 의해 Q1 노드가 온 전압로 충전되어 클럭 신호(CLKn) 중 1개의 펄스를 스캔 신호(Vout(n)) 및 캐리 신호(Cn)로 출력한다. 후단 스테이지(STn+2)는 전단 스테이지(STn)로부터의 캐리 신호(Cn)에 의해 Q2 노드가 온 전압로 충전되어 클럭 신호(CLKn+1) 중 1개의 펄스를 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)로 출력한다. 후단 스테이지(STn+2)로부터 출력되는 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)의 게이트 온 전압(Von)이 전단 스테이지(STn)로부터 출력되는 스캔 신호(Vout(n)) 및 캐리 신호(Cn)의 게이트 온 전압(Von)과 1H 구간동안 중첩한다.
이하, 도 3 및 도 4를 참조하여 2개 스테이지(STn, STn+3)의 동작 과정을 상세히 설명하기로 한다. 도 4를 참조하면, 2개 스테이지(STn, STn+3)의 Q1 및 Q2 노드가 온 전압로 충전되는 이네이블 구간(EN)에서만 QB 노드(QB_ODD, QB_EVEN)가 오프 전압이 되고, 나머지 구간에서는 온 전압이 됨을 알 수 있다.
제1 기간( t1 ) 에 있어서, 이전단 캐리 신호(Cn-2)의 게이트 온 전압(Von)에 의해 2개 스테이지(STn, STn+2) 중 전단 스테이지(STn)의 제1 트랜지스터(T1), 제5-1 오드 트랜지스터(T51_O)와, 후단 스테이지(STn+2)의 제5-1 이븐 트랜지스터(T51_E)가 턴-온된다. 이에 따라, Q1 노드는 온 전압로 프리차징되고, QB_ODD 노드 및 QB_EVEN 노드는 이전의 온 전압에서 오프 전압으로 방전된다.
프리차징되는 Q1 노드의 제어에 의해 전단 스테이지(STn)의 제1 및 제2 풀업 트랜지스터(Tup1, Tup2)가 턴-온됨으로써 클럭 신호(CLKn)의 게이트 오프 전압(Voff1)이 제1 및 제2 출력 노드(N1, N2)를 통해 전단 스테이지(STn)의 스캔 신호(Vout(n)) 및 캐리 신호(Cn)로 각각 출력된다.
프리차징되는 Q1 노드의 제어에 의해 제4-3 오드 트랜지스터(T43_0) 및 제4-3 이븐 트랜지스터(T43_E)가 턴-온되어, 제4-1 오드 트랜지스터(T41_0) 및 제4-1 이븐 트랜지스터(T41_E)는 오프되고, 제5-1 오드 트랜지스터(T51_O) 및 제5-1 이븐 트랜지스터(T51_E)가 턴-온됨으로써, QB_ODD 노드 및 QB_EVEN 노드가 이전의 온 전압에서 오프 전압로 방전되므로 풀-다운 트랜지스터들(Tpd11, Tpd12, Tpd21, Tpd22)은 턴-오프된다.
후단 스테이지(STn+2)는 이전과 동일하게 게이트 오프 전압(Voff2, Voff1)의 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)를 출력하고 있다.
제2 기간( t2 ) 에 있어서, 이전단 캐리 신호(Cn-2)의 게이트 온 전압(Von)을 유지하고 있으므로, 전단 스테이지(STn)는 상기 제1 기간(t1)과 동일하게 동작하여 게이트 오프 전압(Voff1)의 스캔 신호(Vout(n)) 및 캐리 신호(Cn)를 출력한다.
후단 스테이지(STn+2)는 이전과 동일하게 게이트 오프 전압(Voff2, Voff1)의 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)를 출력하고 있다.
제3 기간( t3 ) 에 있어서, 이전단 캐리 신호(Cn-2)가 게이트 온 전압(Von)을 유지하고 있고, 전단 스테이지(STn)에 공급되는 클럭 신호(CLKn)의 게이트 온 전압(Von)에 의해 Q1 노드의 온 전압이 부트스트랩핑되어 증폭됨으로써 안정적으로 턴-온된 제1 및 제2 풀업 트랜지스터(Tup1, Tup2)를 통해 클럭 신호(CLKn)의 게이트 온 전압(Von)이 전단 스테이지(STn)의 스캔 신호(Vout(n)) 및 캐리 신호(Cn)로 각각 출력된다.
이 제3 기간(t3)에서 후단 스테이지(STn-2)에는 전단 캐리 신호(Cn)의 게이트 온 전압(Von)과, 클럭 신호(CLKn+2)의 게이트 로우 전압(Voff1)이 공급되므로, 상기 제1 기간(t1)에서의 전단 스테이지(STn)의 동작과 동일하게 Q2 노드가 온 전압로 프리차징된다. QB_ODD 노드 및 QB_EVEN 노드는 오프 전압 상태이므로 후단 스테이지(STn-2)의 풀-다운 트랜지스터들(Tpd11, Tpd12, Tpd21, Tpd22)가 턴-오프되어 있다. 이로 인하여, 후단 스테이지(STn-2)의 캐리 신호(Cn+2)는 게이트 오프 전압(Voff1)에서 플로팅된 상태이다.
이때, 후단 스테이지(STn-2)의 Q2 노드가 프리차징되면서 제2 풀-업 트랜지스터(Tpd21)의 기생 커패시턴스(Cgs)에 의해 플로팅 상태인 캐리 신호(Cn+2)의 게이트 로우 전압(Voff1)인 비정상적으로 상승함으로써 도 5a에 나타낸 바와 같이 캐리 신호(Cn+2)의 멀티 출력이 발생할 수 있다.
그러나, 본 발명에서는 후단 스테이지(STn-2)에 안정화 트랜지스터(T6)를 추가로 구비하여, Q2 노드가 프리차징되는 제3 기간(t3)에서 전단 스테이지(STn)에 공급되는 이전단 캐리 신호(Cn)에 의해 안정화 트랜지스터(T6)가 턴-온됨으로써, 제2 출력 노드(N2)의 캐리 신호(Cn+2)로 도 5b에 나타낸 바와 같이 제1 저전위 전원(VSS1)가 안정적으로 공급된다. 이 결과, 후단 스테이지(STn-2)는 Q2 노드가 프리차징되더라도 안정화 스위치(T6)에 의해 도 5b와 같이 캐리 신호(Cn+2)의 게이트 로우 전압(Voff1)을 안정적으로 유지할 수 있으므로 캐리 신호의 멀티출력을 개선할 수 있다.
제4 기간( t4 ) 에 있어서, 이전단 캐리 신호(Cn-2)가 게이트 오프 전압(Voff1)로 공급되어 제1 트랜지스터(T1)가 턴-오프되고, 이 결과 Q1 노드는 클럭 신호(CLKn)의 게이트 온 전압(Von)에 따라 증폭된 온 전압 상태로 플로팅됨으로써, 턴-온 상태를 유지하는 전단 스테이지(STn)의 제1 및 제2 풀업 트랜지스터(Tup1, Tup2)를 통해 스캔 신호(Vout(n)) 및 캐리 신호(Cn)는 클럭 신호(CLKn)의 게이트 온 전압(Von)을 유지한다.
QB_ODD 노드 및 QB_EVEN 노드의 오프 전압에 의해 풀-다운 트랜지스터들(Tpd11, Tpd12, Tpd21, Tpd22)은 턴-오프를 유지한다.
제4 기간(t4)에서 후단 스테이지(STn-2)에는 전단 캐리 신호(Cn)의 게이트 온 전압(Von)과, 클럭 신호(CLKn+2)의 게이트 로우 전압(Voff1)이 공급되므로, 후단 스테이지(STn-2)는 상기 제2 기간(t2)에서의 전단 스테이지(STn)과 동일하게 동작하여 게이트 오프 전압(Voff1)의 스캔 신호(Vout(n+2) 및 캐리 신호(Cn+2)를 출력한다.
제5 기간( t5 ) 에 있어서, 전단 스테이지(STn)의 Q1 노드는 상기 제4 기간(t4)과 동일하게 증폭된 온 전압의 플로팅 상태를 유지함으로써, 전단 스테이지(STn)의 스캔 신호(Vout(n)) 및 캐리 신호(Cn)는 상기 제4 기간(t4)과 동일하게 클럭 신호(CLKn)의 게이트 온 전압(Von)을 유지한다.
제5 기간(t5)에서 후단 스테이지(STn-2)는 상기 제3 기간(t3)에서의 전단 스테이지(STn)와 동일하게 동작하여 클럭 신호(CLKn+2)의 게이트 온 전압(Von)을 갖는 스캔 신호(Vout(n+2) 및 캐리 신호(Cn+2)를 출력한다.
제6 기간( t6 ) 에 있어서, 전단 스테이지(STn)의 Q1 노드가 온 전압의 플로팅 상태이고, 클럭 신호(CLKn)에는 게이트 오프 전압(Voff1)이 공급됨으로써, 제1 및 제2 풀업 트랜지스터(Tup1, Tup2)를 통해 클럭 신호(CLKn)의 게이트 오프 전압(Voff1)이 스캔 신호(Vout(n)) 및 캐리 신호(Cn)로 각각 출력된다. 그리고, 플로팅 상태인 Q1 노드는 클럭 신호(CLKn)의 게이트 오프 전압(Voff1)을 따라 방전되어간다.
제6 기간(t6)에서 후단 스테이지(STn-2)는 상기 제4 기간(t4)에서의 전단 스테이지(STn)와 동일하게 동작하여 게이트 온 전압(Von)의 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)를 출력한다.
제7 기간( t7 ) 에 있어서, 다다음단 스테이지로부터의 캐리 신호(Cn+4)에 의해 전단 스테이지(STn)는 리셋되어 게이트 오프 전압(Voff1)의 스캔 신호(Vout(n)) 및 캐리 신호(Cn)를 각각 출력하고, 후단 스테이지(STn-2)는 상기 제5 기간(t5)에서의 전단 스테이지(STn)와 동일하게 동작하여 게이트 온 전압(Von)의 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)를 출력한다.
제7 기간(t7) 이후에 Q1, Q2 노드가 모두 오프 전압로 방전되므로 제4-3 트랜지스터(T43_O, T43_E), 제4-4 트랜지스터(T44_O, T44_E)가 오프되고, 이에 따라 턴-온된 제4-1 트랜지스터(T41_O, T41_E)를 통해 QB 노드(QB_ODD, QB_EVEN)가 온 전압로 충전되므로, 턴-온된 풀다운 트랜지스터들(Tpd11, Tpd12, Tpd21, Tpd22)을 통해 전단 스테이지(STn)의 스캔 신호(Vout(n)) 및 캐리 신호(Cn)와, 후단 스테이지(STn+2)의 스캔 신호(Vout(n+2)) 및 캐리 신호(Cn+2)는 게이트 오프 전압(Voff1, Voff2)을 유지한다.
이때, 프레임 단위로 고전위를 교번하는 오드 교류 전원(VDD_O) 및 이븐 교류 전원(VDD_E)에 의해 QB_ODD 노드 및 QB_EVEN 노드가 프레임마다 교번하면서 온 전압이 되므로 제1-1, 2-1 풀다운 트랜지스터(Tpd11, Tpd21)와, 제1-2, 2-2 풀다운 트랜지스터(Tpd12, Tpd22)는 프레임마다 교번적으로 구동됨으로써 풀다운 트랜지스터들(Tpd11, Tpd12, Tpd21, Tpd22)의 스트레스로 인한 특성 변화를 최소화할 수 있다.
도 5a 및 도 5b는 도 3에 나타낸 후단 스테이지(STn+2)에 안정화 트랜지스터(T6)가 적용되기 이전과 이후의 캐리 신호(Cn+2)를 비교하여 나타낸 파형도이다.
도 5a를 참조하면, 후단 스테이지(STn+2)에 안정화 트랜지스터(T6)가 적용되지 않은 경우, t3 기간에서 후단 스테이지(STn-2)의 캐리 신호(Cn+2)는 게이트 오프 전압(Voff1)에서 플로팅된 상태이므로, Q2 노드가 프리차징 및 풀-업 트랜지스터(Tpd21)의 기생 커패시턴스(Cgs)에 의해 캐리 신호(Cn+2)의 게이트 로우 전압(Voff1)이 비정상적으로 상승하여 캐리 신호(Cn+2)의 멀티 출력이 발생함을 알 수 있다.
도 5b를 참조하면, 본 발명에서 후단 스테이지(STn-2)에 안정화 트랜지스터(T6)가 적용된 경우, t3 기간에서 이전단 캐리 신호(Cn)에 의해 턴-온된 안정화 트랜지스터(T6)에 의해 제2 출력 노드(N2)에 제1 저전위 전원(VSS1)이 안정적으로 공급됨으로써, Q2 노드가 프리차징되더라도 캐리 신호(Cn+2)는 게이트 로우 전압(Voff1)을 안정적으로 유지하여 캐리 신호의 멀티출력이 개선되었음을 알 수 있다.
도 6은 도 3에 나타낸 후단 스테이지(STn+2)에 안정화 트랜지스터(T6)가 적용되기 이전과 이후의 Q 노드 전위를 비교하여 나타낸 파형도이다.
구체적으로, 도 6은 후단 스테이지(STn+2)에서 출력된 캐리 신호(Cn+2)가 방전 제어 신호로 인가되는 전전단 스테이지(STn-2)의 Q2 노드 전위와, 그 전전단 스테이지(STn-2)와 QB 노드를 공유하는 스테이지(STn-4)의 Q1 노드 전위를 나타낸 것이다.
도 6을 참조하면, 후단 스테이지(STn+2)에 안정화 트랜지스터(T6)가 적용되지 않은 경우, 전술한 바와 같이 그 후단 스테이지(STn+2)의 Q2 노드가 프리차징할 때 후단 스테이지(STn+2)에서 출력되는 캐리 신호(Cn+2)에 멀티 출력이 발생하고, 그 캐리 신호(Cn+2)의 멀티 출력은 그 캐리 신호(Cn+2)가 방전용 제어 신호로 인가되는 전전단 스테이지(STn-2)의 Q2 노드에 영향을 줌으로써 그 전전단 스테이지(STn-2)의 Q2 노드 전위가 손실되었음을 알 수 있다.
그러나, 본 발명에서 후단 스테이지(STn-2)에 안정화 트랜지스터(T6)가 적용된 경우, 후단 스테이지(STn+2)에서 출력되는 캐리 신호(Cn+2)가 멀티 출력없이 게이트 오프 전압로 안정화됨으로써 그 캐리 신호(Cn+2)가 인가되는 전전단 스테이지(STn-2)에서는 Q2 노드 전위가 전압 손실없이 안정화됨을 알 수 있다. 따라서, 전전단 스테이지(STn-2)의 Q2 노드와, 그 전전단 스테이지(STn-2)와 QB 노드를 공유하는 스테이지(STn-4)의 Q1 노드 사이의 전압 편차를 방지할 수 있음을 알 수 있다.
도 7은 도 3에 나타낸 후단 스테이지(STn+2)에 안정화 트랜지스터(T6)가 적용되기 이전과 이후의 QB 노드 전위를 비교하여 나타낸 파형도이다.
구체적으로, 구체적으로, 도 6은 후단 스테이지(STn+2)에서 출력된 캐리 신호(Cn+2)가 충전용 제어 신호로 인가되는 다음단 스테이지(STn+4)의 QB 노드 전위를 나타낸 것이다.
도 7을 참조하면, 후단 스테이지(STn+2)에 안정화 트랜지스터(T6)가 적용되지 않은 경우, 전술한 바와 같이 그 후단 스테이지(STn+2)의 Q2 노드가 프리차징할 때 후단 스테이지(STn+2)에서 출력되는 캐리 신호(Cn+2)에 멀티 출력이 발생하고, 그 캐리 신호(Cn+2)의 멀티 출력은 그 캐리 신호(Cn+2)가 충전용 제어 신호로 인가되는 다음단 스테이지(STn+4)에 영향을 줌으로써 그 다음단 스테이지(STn+4)에서 QB 노드의 전위가 손실됨을 알 수 있다.
그러나, 본 발명에서 후단 스테이지(STn-2)에 안정화 트랜지스터(T6)가 적용된 경우, 후단 스테이지(STn+2)에서 출력되는 캐리 신호(Cn+2)가 멀티 출력없이 게이트 오프 전압로 안정화됨으로써 그 캐리 신호(Cn+2)가 충전용 제어 신호로 인가되는 다음단 스테이지(STn+4)에서는 QB 노드 전위가 전압 손실없이 안정화됨을 알 수 있다.
도 8은 도 3에 나타낸 후단 스테이지(STn+2)에서 제2 풀업 트랜지스터(Tup2)의 채널폭 크기에 따른 Q2 노드의 전위를 나타낸 도면이다.
도 8을 참조하면, 후단 스테이지(STn-2)에 안정화 트랜지스터(T6)가 적용된 경우, 후단 스테이지(STn+2)에서 제2 풀업 트랜지스터(Tup2)의 채널폭의 크기가 350㎛ 이상일 때 Q2 노드의 고전위(52.1V)가 전단 스테이지(STn)의 Q1 노드의 고전위(52.3V)와 유사해짐을 알 수 있다.
이와 같이, 본 발명에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 QB 노드를 공유하는 스테이지 중 후단 스테이지에 Q2 노드가 프리차징될 때 캐리 신호에 게이트 오프 전압을 인가하는 안정화 트랜지스터를 추가함으로써 캐리 신호가 안정적인 게이트 오프 전압을 유지하므로 캐리 신호의 멀티 출력을 방지할 수 있다.
이에 따라, 본 발명은 캐리 신호를 제어 신호로 이용하는 다른 스테이지에서 비정상적인 캐리 신호로 인한 전압 손실을 방지함으로써 전단 및 후단 스테이지에 의해 구동되는 게이트 라인간의 전압 편차를 방지하고 그로 인한 플리커 등을 방지하여 화질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
100: 표시 패널 110: 표시 영역
120: 게이트 드라이버 130: 데이터 드라이버
140: 타이밍 컨트롤러 150: 레벨 쉬프터
DL: 데이터 라인 GL#: 게이트 라인
SR: 쉬프트 레지스터 ST#: 스테이지
C#: 캐리 신호 Vout(#): 스캔 신호
10: 제어부 20: 캐리 출력부
30: 스캔 출력부 12: Q 노드 충전부
14: Q 노드 방전부 16_O, 16_E: QB 노드 충전부
18_O, 18_E: QB 노드 방전부

Claims (7)

  1. 다수의 스캔 신호 및 캐리 신호를 순차적으로 출력하는 다수의 스테이지를 구비하고;
    상기 다수의 스테이지는 QB 노드를 서로 공유하는 2개 단위로 그룹핑되고;
    상기 QB 노드를 서로 공유하는 한 쌍의 스테이지는 전단 스테이지와 후단 스테이지를 구비하고;
    상기 전단 및 후단 스테이지 각각은
    Q 노드의 제어에 응답하여 입력 클럭 신호를 캐리 신호로 출력하고, QB 노드의 제어에 응답하여 제1 게이트 오프 전압을 상기 캐리 신호로 출력하는 캐리 출력부와;
    상기 Q 노드의 제어에 응답하여 상기 입력 클럭 신호를 스캔 신호로 출력하고, 상기 QB 노드의 제어에 응답하여 제2 게이트 오프 전압을 상기 스캔 신호로 출력하는 스캔 출력부와;
    이전단 스테이지들 중 하나로부터 출력되는 캐리 신호를 이용한 충전 제어 신호에 응답하여 상기 Q 노드를 충전시키는 Q 노드 충전부와;
    다음단 스테이지들 중 하나로부터 출력되는 캐리 신호를 이용한 방전 제어 신호의 제어에 응답하여 상기 Q 노드를 방전시키는 Q 노드 방전부를 구비하고;
    상기 전단 및 후단 스테이지가 공유하는 QB 노드는 프레임마다 교번적으로 구동되는 QB_ODD 노드 및 QB_EVEN 노드를 포함하고;
    상기 전단 및 후단 스테이지 중 하나의 스테이지는 상기 전단 및 후단 스테이지의 Q 노드의 제어에 응답하여 상기 QB_ODD 노드를 충전시키는 QB_ODD 충전부 및 상기 QB_ODD 노드를 방전시키는 QB_ODD 방전부를 더 구비하고;
    상기 전단 및 후단 스테이지 중 다른 스테이지는 상기 전단 및 후단 스테이지의 Q 노드의 제어에 응답하여 상기 QB_EVEN 노드를 충전시키는 QB_EVEN 충전부 및 상기 QB_EVEN 노드를 방전시키는 QB_EVEN 방전부를 더 구비하며;
    상기 후단 스테이지는 안정화 스위치를 추가로 구비하고, 상기 안정화 스위치는 상기 전단 스테이지의 Q 노드 충전부에 인가되는 상기 충전 제어 신호에 의해 제어되고, 상기 후단 스테이지의 Q 노드가 프리차징될 때 상기 후단 스테이지의 캐리 신호로 상기 제1 게이트 오프 전압을 공급하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 청구항 1에 있어서,
    상기 스캔 출력부는
    해당 스테이지의 Q 노드의 제어에 의해 해당 스테이지의 입력 클럭 신호를 해당 스테이지의 스캔 신호로 출력하는 제1 풀업 트랜지스터와;
    상기 QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 상기 제2 게이트 오프 전압을 해당 스테이지의 스캔 신호로 출력하는 제1-1 및 제1-2 풀다운 트랜지스터를 구비하고;
    상기 캐리 출력부는
    해당 스테이지의 Q 노드의 제어에 의해 해당 스테이지의 입력 클럭 신호를 해당 스테이지의 캐리 신호로 출력하는 제2 풀업 트랜지스터와;
    상기 QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 상기 제1 게이트 오프 전압을 해당 스테이지의 캐리 신호로 출력하는 제2-1 및 제2-2 풀다운 트랜지스터를 구비하고;
    상기 후단 스테이지의 안정화 스위치는 상기 후단 스테이지의 제2-1 및 제2-2 풀다운 트랜지스터의 출력 노드에 상기 제1 게이트 오프 전압을 공급하는 것을 특징으로 하는 쉬프트 레지스터.
  3. 청구항 1에 있어서,
    상기 Q 노드 충전부는
    상기 충전 제어 신호의 제어에 의해 게이트 온 전압을 상기 Q 노드로 공급하는 제1 트랜지스터를 구비하고;
    상기 Q 노드 방전부는
    상기 방전 제어 신호의 제어에 의해 상기 제1 게이트 오프 전압을 상기 Q 노드로 공급하는 제3-1 트랜지스터와;
    상기 QB_ODD 노드 및 QB_EVEN 노드 각각의 제어에 의해 상기 제1 게이트 오프 전압을 상기 Q 노드로 공급하는 제3-2 및 제3-3 트랜지스터를 구비하거나;
    외부의 리셋 신호에 응답하여 상기 제1 게이트 오프 전압을 상기 Q 노드로 공급하는 제3-4 트랜지스터를 상기 제3-1, 제3-2, 제3-3 트랜지스터와 함께 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 청구항 1에 있어서,
    상기 QB_ODD 충전부 및 상기 QB_EVEN 충전부 각각은
    교류 게이트 온 전압을 QB_ODD 또는 QB_EVEN 노드로 공급하는 제4-1 트랜지스터와;
    상기 교류 게이트 온 전압을 공급하는 공급 라인과 상기 제4-1 트랜지스터의 제어 노드 사이에 다이오드 타입으로 접속된 제4-2 트랜지스터와;
    해당 스테이지의 Q 노드의 제어에 의해 상기 제1 게이트 오프 전압을 상기 제어 노드로 공급하는 제4-3 트랜지스터와;
    상기 한 쌍의 스테이지 중 해당 스테이지를 제외한 다른 스테이지의 Q 노드의 제어에 의해 상기 제1 게이트 오프 전압을 상기 제어 노드로 공급하는 제4-4 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 청구항 1에 있어서,
    상기 QB_ODD 방전부 및 상기 QB_EVEN 방전부 각각은
    상기 전단 스테이지에 인가되는 충전 제어 신호에 응답하여 상기 제1 게이트 오프 전압을 상기 QB_ODD 또는 QB_EVEN 노드로 공급하는 제5-1 트랜지스터와;
    해당 스테이지의 Q 노드의 제어에 의해 상기 제1 게이트 오프 전압을 상기 QB_ODD 또는 QB_EVEN 노드로 공급하는 제5-2 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 청구항 1에 있어서,
    상기 안정화 스위치의 턴-온 기간은, 상기 후단 스테이지의 캐리 신호가 게이트 온 전압을 출력하기 이전에, 상기 후단 스테이지의 Q 노드 충전부가 상기 전단 스테이지의 캐리 신호에 응답하여 상기 후단 스테이지의 Q 노드를 프리차징하는 기간과 오버랩하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 청구항 1 내지 6 중 어느 한 청구항에 있어서,
    상기 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동하는 것을 특징으로 하는 표시 장치.
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