KR101904277B1 - 액정 디스플레이 장치 - Google Patents

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Abstract

본 발명은 GIP(gate in panel)의 트랜지스터(Tr) 개수를 줄여 초소형 낼로우 베젤(narrow bezel)을 구현할 수 있는 액정 디스플레이 장치에 관한 것이다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 GIP(Gate In Panel) 방식의 게이트 드라이버를 포함하는 액정 디스플레이 장치에 있어서, 구동 전원과 기저 전원 사이에 직렬로 연결되어 N번째 스테이지와 N+1번째 스테이지에 구동 전원을 공급하는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2); 상기 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)의 출력에 의해 턴-온되어, 제1 클럭 신호에 따른 제1 출력 전압을 제1 채널에 공급하는 제1 풀-업 트랜지스터(Tr6) 및 제2 클럭 신호에 따른 제2 출력 전압을 제2 채널에 공급하는 제2 풀-업 트랜지스터(Tr8); Vdd odd 전압 또는 Vdd even 전압에 의해 턴-온되어, 상기 제1 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제1 풀-다운 트랜지스터(Tr7) 및 상기 제2 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제2 풀-다운 트랜지스터(Tr9); 상기 Vdd odd 전압 또는 Vdd even 전압을 제1 풀-다운 트랜지스터의 게이트 및 제2 풀-다운 트랜지스터의 게이트에 공급하는 제3 트랜지스터(Tr3); 상기 제1 트랜지스터(Tr1)의 출력 및 제2 트랜지스터(Tr2)의 출력을 상기 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트로 공급하는 Q노드; 및 상기 Vdd odd 전압 또는 Vdd even 전압을 상기 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트로 공급하는 QB노드;를 포함하고, 인접한 2개의 스테이지에 형성된 Q노드와 QB노드 중 적어도 하나의 노드를 공유하도록 형성된 GIP 회로를 이용하여 복수의 게이트 라인에 순차적으로 스캔 신호를 공급하는 것을 특징으로 한다.

Description

액정 디스플레이 장치{IQUID CRYSTAL DISPLAY APPARATUS}
본 발명은 액정 디스플레이 장치에 관한 것으로, 특히 GIP(gate in panel)의 트랜지스터(Tr) 개수를 줄여 초소형 낼로우 베젤(narrow bezel)을 구현할 수 있는 액정 디스플레이 장치에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 디스플레이 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
평판 디스플레이 장치로는 액정 디스플레이 장치(LCD: Liquid Crystal Display apparatus), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이 장치(FED: Field Emission Display apparatus), 유기발광 다이오드 디스플레이 장치(OLED: Organic Light Emitting Diode Display apparatus) 등이 연구되고 있다.
이러한 평판 디스플레이 장치 중에서, 액정 디스플레이 장치는 양산 기술, 구동수단의 용이성, 고화질, 저전력 소비 및 대화면 구현의 장점으로 적용 분야가 확대되고 있다.
도 1은 종래 기술에 따른 액정 디스플레이 장치를 나타내는 도면이다.
도 1을 참조하면, 액정 디스플레이 장치는 입력되는 영상 신호에 따라 화소(pixel) 별로 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 액정 디스플레이 장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널(10)과, 액정 패널(10)에 광을 공급하기 위한 백라이트 유닛과, 상기 액정 패널(10) 및 백라이트를 구동시키기 위한 구동 회로부를 포함하여 이루어진다.
상기 구동 회로부는 타이밍 컨트롤러, 데이터 드라이버(50), 게이트 드라이버(40), 외부로부터의 영상 신호를 프레임 단위로 정렬하여 디지털 영상 데이터(R, G, B)를 생성함과 아울러, 데이터 드라이버 및 상기 게이트 드라이버의 구동 제어신호(DCS, GCS)를 생성하는 타이밍 컨트롤러; 백라이트를 구동시키는 백라이트 구동부 및 액정 패널(10)과 구동 회로부에 전원을 공급하는 전원 공급부를 포함한다.
액정 패널(10)은 화상이 디스플레이 되는 액티브 영역(20)과, 비 표시 영역으로써 게이트 드라이버(60) 및 데이터 패드가 형성된 패드 영역(30)을 포함한다.
도 1에 도시된 바와 같이, 패드 영역(30) 상단부(또는 하단부)에는 데이터 패드(40)가 형성되고, 데이터 드라이버(50)는 PCB(Printed Circuit Board) 또는 COF(chip on film)에 형성될 수 있으며, FPC(flexible printed circuit)를 통해 데이터 패드(40)와 연결될 수 있다.
게이트 드라이버(60)는 각 화소에 형성된 박막 트랜지스터(TFT: Thin Film Transistor)를 턴-온(turn-on) 시키기 위한 스캔 신호(게이트 구동 신호)를 복수의 게이트 라인들 각각에 순차적으로 공급한다. 이를 통해, 액정 패널(10)의 화소들을 순차적으로 구동시킨다.
이를 위해, 게이트 드라이버는 쉬프트 레지스터 및 쉬프트 레지스터의 출력신호를 박막 트랜지스터의 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 쉬프터를 포함하는 복수의 게이트 드라이버를 포함하여 구성된다.
아몰퍼스 실리콘(a-Si)을 이용하여 액정 패널(10)의 하부 기판(TFT 어레이 기판) 상에 박막 트랜지스터(TFT)를 형성함과 아울러, 게이트 드라이버(60)를 액정 패널에 집적화시키는 방식, 즉, 액정 패널에 게이트 드라이버(60)를 내장시키는 GIP(Gate In Panel) 방식이 적용되고 있다. 이때, 게이트 드라이버(60)는 TFT 어레이 기판의 패드 영역 좌우측에 GIP 방식으로 형성될 수 있다.
도 2는 종래 기술에 따른 GIP 중에서 1스테이지를 나타내는 도면이다.
도 2를 참조하면, 종래 기술에 따른 GIP 방식의 게이트 드라이버(60)는 스캔 신호를 생성하여 게이트 라인 각각에 공급하는 복수의 스테이지를 포함하여 구성된다.
GIP 방식의 게이트 드라이버(60)는 복수의 채널을 통해 게이트 라인들에 스캔 신호를 공급한다. 이를 위해, 게이트 드라이버(60)에는 각 채널에 스캔 신호를 공급하기 위한 복수의 스테이지가 형성된다. 도 2에서는 복수의 스테이지 중에서 하나의 스테이지를 나타내고 있다.
하나의 게이트 라인 즉, 1 채널에 스캔 신호를 공급하기 위해, 복수의 스테이지 각각은 11개의 TR을 포함하여 구성된다. Tr1과 Tr2는 서로 다른 스테이지의 출력을 Vst 신호로 입력받아 서로 다른 시간에 턴-온된다.
Tr3는 Tr1의 출력 또는 Tr2의 출력에 의해 턴-온되어 입력되는 CLK에 따른 출력 전압(Vout) 즉, 스캔 신호를 출력시킨다. 이때, Vdd odd 출력 및 Vdd even 출력을 분리하여 출력시키기 위해, Vdd odd 단(A)에는 Tr4 ~ Tr7이 형성되어 있고, Vdd even 단(B)에는 Tr8 ~ Tr11이 형성되어 있다.
Vdd odd 출력 및 Vdd even 출력에 따른 Tr의 열화 현상을 방지하기 위해, Vdd odd 단과 Vdd even 단에 동일한 기능을 수행하는 Tr4 ~ Tr7와 Tr8 ~ Tr11을 별도로 구비한 것으로, Vdd odd와 Vdd even 입력에 따라서, Tr5와 Tr9가 교차 구동하게 된다.
예를 들어, 제1 기간에는 Vdd odd 단(A)에 신호가 인가되어 Tr4가 구동되고, Tr4의 출력 신호에 의해 Tr5, Tr7이 턴-온되어 Tr3의 출력 전압(Vout)를 Vss 단으로 흐르게 한다(Vout off).
한편, 제2 기간에는 Vdd even 단(B)에 신호가 인가되어 Tr8가 구동되고, Tr8의 출력 신호에 의해 Tr9, Tr11이 턴-온되어 Tr3의 출력 전압(Vout)를 Vss 단으로 흐르게 한다(Vout off).
상술한, 종래 기술에 따른 GIP 회로는 1개 스테이지의 출력을 얻기 위해 11개의 Tr이 필요하고, 2개 스테이지의 출력을 얻기 위해서는 22개의 Tr이 필요하게 된다.
전체 게이트 라인이 480개 채널로 구성되는 경우, GIP 회로에는 1스테이지의 트랜지스터 개수×채널수 인 5,280개의 Tr(11×480=5,280)이 필요하게 된다. 이로 인해, 비 표시 영역인 패드 영역에 형성되는 GIP의 사이즈가 증가하게 된다.
결과적으로, GIP의 사이즈에 따라서, 비 표시 영역을 감싸도록 형성되는 베젤(Bezel)의 사이즈가 정해지므로 GIP의 사이즈가 큰 경우에 베젤(Bezel) 사이즈도 증가하게 되어 액정 디스플레이 장치의 디자인 미감이 떨어지는 문제점이 있다.
한편, Vdd odd 단(A)과 Vdd even(B)을 통합하고, Q-node와 QB-node의 출력으로 풀-업(pull-up) Tr과 풀-다운(pull-down) Tr을 구동시켜 1스테이지를 구성하는데 필요한 Tr의 개수를 7개로 줄이는 방안이 제안되었다.
그러나, 이러한 방법도 게이트가 480 채널을 가지는 경우, GIP 회로를 구성하기 위해 3,360개의 Tr이 필요하게 되어 GIP 사이즈를 줄이는데 한계가 있다. 이러한, 방법도 베젤(Bezel) 사이즈를 획기적으로 줄일 수 없어 액정 디스플레이 장치의 디자인 미감을 향상시키는데 한계가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, GIP(gate in panel) 사이즈를 감소시킬 수 있는 액정 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, GIP(gate in panel)에 형성된 트랜지스터(Tr)의 개수를 줄여 낼로우 베젤(narrow bezel)을 구현할 수 있는 액정 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 액정 디스플레이 장치의 디자인 미감을 향상시키는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 GIP(Gate In Panel) 방식의 게이트 드라이버를 포함하는 액정 디스플레이 장치에 있어서, 구동 전원과 기저 전원 사이에 직렬로 연결되어 N번째 스테이지와 N+1번째 스테이지에 구동 전원을 공급하는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2); 상기 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)의 출력에 의해 턴-온되어, 제1 클럭 신호에 따른 제1 출력 전압을 제1 채널에 공급하는 제1 풀-업 트랜지스터(Tr6) 및 제2 클럭 신호에 따른 제2 출력 전압을 제2 채널에 공급하는 제2 풀-업 트랜지스터(Tr8); Vdd odd 전압 또는 Vdd even 전압에 의해 턴-온되어, 상기 제1 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제1 풀-다운 트랜지스터(Tr7) 및 상기 제2 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제2 풀-다운 트랜지스터(Tr9); 상기 Vdd odd 전압 또는 Vdd even 전압을 제1 풀-다운 트랜지스터의 게이트 및 제2 풀-다운 트랜지스터의 게이트에 공급하는 제3 트랜지스터(Tr3); 상기 제1 트랜지스터(Tr1)의 출력 및 제2 트랜지스터(Tr2)의 출력을 상기 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트로 공급하는 Q노드; 및 상기 Vdd odd 전압 또는 Vdd even 전압을 상기 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트로 공급하는 QB노드;를 포함하고, 인접한 2개의 스테이지에 형성된 Q노드와 QB노드 중 적어도 하나의 노드를 공유하도록 형성된 GIP 회로를 이용하여 복수의 게이트 라인에 순차적으로 스캔 신호를 공급하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 GIP(gate in panel) 사이즈를 감소시킬 수 있다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 GIP(gate in panel)에 형성된 트랜지스터(Tr)의 개수를 줄여 낼로우 베젤(narrow bezel)을 구현할 수 있다.
실시 예에 따른 본 발명은 액정 디스플레이 장치의 디자인 미감을 향상시킬 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 종래 기술에 따른 액정 디스플레이 장치를 나타내는 도면.
도 2는 종래 기술에 따른 GIP 중에서 1스테이지를 나타내는 도면.
도 3은 본 발명의 실시 예들에 따른 액정 디스플레이 장치의 GIP 회로를 간략히 나타낸 도면.
도 4는 본 발명의 제1 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면.
도 5 및 도 6은 GIP의 출력 중에서 1스테이지의 Q노드 및 QB노드의 출력을 나타내는 도면.
도 7은 본 발명의 제2 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면.
도 8은 본 발명의 제3 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면.
도 9는 본 발명의 제4 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 액정 디스플레이 장치와 이의 구동방법에 대하여 설명하기로 한다.
도면을 참조한 설명에 앞서, 액정 디스플레이 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 다양하게 개발되어 있다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 액정층을 구동시키는 모드에 제한이 없으며, 본 발명의 기술적 사항이 모드에 제한되지 않고 동일하게 적용될 수 있다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 액정셀들이 매트릭스 형태로 배열되어 공급되는 영상 데이터(데이터 전압)에 따라 화상을 표시하는 액정 패널과, 상기 액정 패널에 광을 공급하는 백라이트 유닛과, 상기 액정 패널 및 백라이트 유닛의 광원을 구동시키기 위한 구동 회로부를 포함하여 구성된다.
구동 회로부는 액정 패널에 영상 데이터(데이터 전압)를 공급하는 데이터 드라이버; 액정 패널에 스캔 신호(게이트 전압)를 공급하는 GIP(게이트 드라이버); 외부로부터의 영상 신호를 프레임 단위로 정렬하여 디지털 영상 데이터(R, G, B)를 생성하는 타이밍 컨트롤러; 액정 패널에 광을 공급하는 백라이트를 구동시키는 백라이트 구동부; 및 구동 회로부에 전원을 공급하는 전원 공급부를 포함한다.
본 발명은 액정 디스플레이 장치의 GIP 사이즈를 감소시켜, 베젤(Bezel) 사이즈를 감소시키는 것을 주요 내용으로 한다. 따라서, GIP 회로를 제외한 구동 회로부 및 액정 패널에 빛을 공급하는 백라이트 유닛에 대한 상세한 설명과 도면은 생략될 수 있다.
도 3은 본 발명의 실시 예들에 따른 액정 디스플레이 장치의 GIP 회로를 간략히 나타낸 도면이다.
도 3을 참조하면, TFT 어레이 기판의 좌우측 또는 상하측의 외곽에 위치하는 패드 영역에는 GIP(100, Gate In Panel)가 형성된다.
GIP(100)는 복수의 화소에 형성된 박막 트랜지스터(TFT: Thin Film Transistor)를 턴-온(turn-on) 시키기 위한 스캔 신호(게이트 구동 신호)를 복수의 게이트 라인들 각각에 순차적으로 공급한다. 이를 통해, 액정 패널의 화소들을 순차적으로 구동시킨다.
이를 위해, GIP(100)는 쉬프트 레지스터 및 쉬프트 레지스터의 출력신호를 박막 트랜지스터의 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 쉬프터를 포함하여 구성될 수 있다.
본 발명의 실시 예에 따른 액정 디스플레이 장치의 GIP(100)는 스캔 신호를 생성하고, 채널을 통해 게이트 라인들에 스캔 신호를 공급한다. 이를 위해, GIP(100)는 각 채널에 스캔 신호를 공급하기 위한 복수의 스테이지(110)를 포함하여 구성된다. 복수의 스테이지(110) 각각의 출력은 게이트의 1채널이 되어, 게이트 라인에 스캔 신호가 공급되게 된다.
이하, 도 4 내지 도 9를 참조하여 본 발명의 실시 예에 따른 액정 디스플레이 장치의 GIP(100) 회로에 대하여 상세히 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면이고, 도 5 및 도 6은 GIP의 출력 중에서 1스테이지의 Q노드 및 QB노드의 출력을 나타내는 도면이다.
도 4 내지 도 6을 참조하면, 본 발명의 실시 예에 따른 GIP(100)는 인접한 2개의 스테이지에 형성된 Q노드와 QB노드 중 적어도 하나의 노드를 공유하도록 형성된다.
GIP(100)의 스테이지 마다 형성된 풀-업 트랜지스터(Tr6, Tr8)를 구동시키기 위한 Q노드와, 풀-다운 트랜지스터(Tr7, Tr9)을 구동시키기 위한 QB 노드를 2개의 스테이지가 공유하는 방식으로, 2개 스테이지를 구성하기 위한 트랜지스터의 개수를 줄일 수 있다.
도 4에서는 인접한 2개의 스테이지가 Q노드와 QB노드를 공유하여 9개의 트랜지스터로 2개 스테이지를 구성한 것을 일 예로 나타내고 있다.
구체적으로, GIP(100)의 2개 스테이지를 기준으로 회로의 구성을 설명하기로 한다.
N번째 스테이지와 N+1번째 스테이지에 구동 전원을 공급하는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)가 구동 전원과 기저 전원 사이에 직렬로 연결되어 형성되어 있다.
이때, 제1 트랜지스터(Tr1)의 게이트에 입력되는 Vst 신호는 n-1번째 스테이지의 출력 전압이 이용될 수 있고, 제2 트랜지스터(Tr2)의 게이트에 입력되는 Vst 신호는 n+1번째 스테이지의 출력 전압이 이용될 수 있다.
제1 트랜지스터(Tr1)의 게이트에는 Vst 신호가 공급되고, 소스에는 기저 전원(Vdd)가 공급된다. 그리고, 제1 트랜지스터(Tr1)이 출력단(드레인)은 Q노드를 통해 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트와 접속된다.
한편, 제2 트랜지스터(Tr2)의 게이트에는 Vst 신호가 공급되고, 소스에는 기저 전원(Vdd)가 공급된다. 그리고, 제2 트랜지스터(Tr2)이 출력단(드레인)은 Q노드를 통해 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트와 접속된다.
상기 제1 트랜지스터(Tr1)의 출력 및 제2 트랜지스터(Tr2)의 출력을 상기 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트로 공급하는 Q노드가 형성되어 있다.
Vdd odd 전압 또는 Vdd even 전압을 상기 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트로 공급하는 QB노드가 형성되어 있다.
제1 클럭 신호에 따른 제1 출력 전압을 제1 채널에 공급하는 제1 풀-업 트랜지스터(Tr6) 및 제2 클럭 신호에 따른 제2 출력 전압을 제2 채널에 공급하는 제2 풀-업 트랜지스터(Tr8)가 형성되어 있다.
여기서, 제1 풀-업 트랜지스터(Tr6) 및 제2 풀-업 트랜지스터(Tr8)는 상기 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)의 출력에 의해 턴-온 된다. 제1 풀-업 트랜지스터(Tr6)의 소스에는 제1 클럭 신호(CLK1)이 공급되고, 제2 풀-업 트랜지스터(Tr8)의 소스에는 제2 클럭 신호(CLK2)가 공급된다.
제1 풀-업 트랜지스터(Tr6)는 N번째 게이트 라인에 스캔 신호 공급하기 위한 N번째 스테이지의 풀-업 트랜지스터 이다. 그리고, 제2 풀-업 트랜지스터(Tr8)는 N+1번째 게이트 라인에 스캔 신호 공급하기 위한 N+1번째 스테이지의 풀-업 트랜지스터 이다.
제1 풀-업 트랜지스터(Tr6)의 출력단(드레인)은 N번째 게이트 라인의 채널과 접속되고, 제2 풀-업 트랜지스터(Tr8)의 출력단(드레인)은 N+1번째 게이트 라인의 채널과 접속된다.
제1 풀-업 트랜지스터(Tr6)의 제1 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제1 풀-다운 트랜지스터(Tr7) 및 상기 제2 풀-업 트랜지스터(Tr8)의 제2 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제2 풀-다운 트랜지스터(Tr9)가 형성되어 있다.
제1 풀-다운 트랜지스터(Tr7)의 게이트는 QB노드에 접속되고, 소스는 제1 풀-업 트랜지스터(Tr6)의 출력단에 접속되며, 드레인은 기저 전원에 접속된다.
그리고, 제2 풀-다운 트랜지스터(Tr9)의 게이트는 QB노드에 접속되고, 소스는 제2 풀-업 트랜지스터(Tr8)의 출력단에 접속되며, 드레인은 기저 전원에 접속된다.
여기서, 제1 풀-다운 트랜지스터(Tr7) 및 제2 풀-다운 트랜지스터(Tr9)는 Vdd odd 전압 또는 Vdd even 전압에 의해 턴-온된다.
제1 풀-다운 트랜지스터(Tr7)는 N번째 게이트 라인에 공급되는 스캔 신호를 다운 시키기 위한 N번째 스테이지의 풀-다운 트랜지스터 이다.
그리고, 제2 풀-다운 트랜지스터(Tr9)는 N+1 번째 게이트 라인에 공급되는 스캔 신호를 다운 시키기 위한 N+1번째 스테이지의 풀-다운 트랜지스터 이다.
Vdd odd 전압 또는 Vdd even 전압을 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트에 공급하는 제3 트랜지스터(Tr3)가 형성되어 있다.
제3 트랜지스터(Tr3)의 게이트 및 소스에는 Vdd odd 전압 또는 Vdd even 전압이 교번적으로 공급되고, 제3 트랜지스터(Tr3)의 출력단(드레인)은 상기 QB노드 및 기저 전원과 접속된다.
상기 Q노드에는 상기 제1 풀-업 트랜지스터(Tr6) 및 제2 풀-업 트랜지스터(Tr8)의 구동 신호가 공급되어 게이트 라인에 스캔 신호가 공급되도록 한다.
한편, 상기 QB노드에는 상기 제1 풀-다운 트랜지스터(Tr7) 및 제2 풀-다운 트랜지스터(Tr9)의 구동신호가 공급되어 게이트 라인에 공급되던 스캔 신호의 전압 레벨을 기저 전원으로 다운시킨다.
상기 Q노드는 상기 제1 트랜지스터(Tr1)의 출력단 및 제2 트랜지스터(Tr2)의 출력단과, 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트 사이에 형성된다.
그리고, QB노드는 상기 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트와 상기 제3 트랜지스터(Tr3)의 출력단 및 기저 전원 사이에 형성된다.
상기 Q노드와 기저 전원 사이에 형성되고, 상기 QB노드로부터 공급되는 상기 Vdd odd 전압 또는 Vdd even 전압에 의해 구동되어 상기 제1 스위치의 출력 전압을 상기 기저 전압으로 다운 시키는 제4 트랜지스터(Tr4)가 형성되어 있다. 제4 트랜지스터(Tr4)의 게이트는 상기 QB노드에 접속되고, 소스는 Q노드에 접속되며, 드레인은 기저 전원과 접속된다.
여기서, 제4 트랜지스터(Tr4)는 상기 제1 풀-업 트랜지스터(Tr6) 및 제2 풀-업 트랜지스터(Tr8)의 열화를 방지하기 위해 형성된 것으로, 2개 스테이지가 하나의 제4 트랜지스터(Tr4)를 공유하고 있다.
또한, 상기 QB노드와 기저 전원 사이에 형성되고, 상기 Q노드로부터 공급되는 구동 전압에 의해 구동되어 상기 Vdd odd 전압 또는 Vdd even 전압을 상기 기저 전원으로 다운시키는 제5 트랜지스터(Tr5)가 형성되어 있다. 제5 트랜지스터(Tr5)의 게이트는 상기 Q노드와 접속되고, 소스는 QB노드에 접속되며, 드레인은 기저 전원과 접속된다.
여기서, 제5 트랜지스터(Tr5)는 상기 제1 풀-다운 트랜지스터(Tr7) 및 제2 풀-다운 트랜지스터(Tr9)의 열화를 방지하기 위해 형성된 것으로, 2개 스테이지가 하나의 제5 트랜지스터(Tr5)를 공유하고 있다.
상술한 구성을 포함하는 본 발명의 실시 예에 따른 디스플레이 장치의 GIP(100)는 인접한 2개의 스테이지에 형성된 Q노드와 QB노드 중 적어도 하나의 노드를 공유하도록 GIP(100)의 스테이지의 회로를 형성하여, 복수의 게이트 라인에 순차적으로 스캔 신호를 공급할 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK)를 이용하여 N번째 게이트 라인에 공급되는 스캔 신호와, N+1번째 게이트 라인에 공급되는 스캔 신호의 출력을 분리시킬 수 있다.
상술한, 종래 기술에 따른 GIP 회로는 1개 스테이지의 출력을 얻기 위해 11개의 Tr이 필요하고, 2개 스테이지의 출력을 얻기 위해서는 22개의 Tr이 필요하였다.
종래 기술과 대비하여 본 발명의 실시 예에 따른 액정 디스플레이 장치의 GIP(100)는 9개의 트랜지스터로 2개의 스테이지를 구성할 수 있다. 따라서, 전체 게이트 라인이 480개 채널로 구성되는 겨우, GIP 회로에는 (2스테이지의 트랜지스터 개수)×(채널수/2) 인 2,160개의 트랜지스터(9×240=2,160)를 필요로 한다.
이와 같이, GIP(100)를 구성하기 위한 트랜지스터의 개수를 종래 기술 대비 41% 수준으로 감소시켜, GIP의 사이즐 줄일 수 있다. GIP의 사이즈를 줄이면 액정 패널의 좌우측 또는 상하측에 위치하는 비 표시 영역의 사이즈를 줄일 수 있고, 결과적으로 베젤(Bezel)의 사이즈를 줄여 액정 디스플레이 장치의 디자인 미감을 높일 수 있다. 또한, 베젤(Bezel)의 사이즈를 줄임으로써, 시청자에게 상대적으로 넓은 화면을 제공할 수 있는 효과가 있다.
도 5 및 도 6을 참조하면, 도 4에 도시된 스테이지들로 GIP(100)를 구성하고, 이에 따른 출력 전압의 파형을 실제로 측정하여 나타내고 있다.
9개의 트랜지스터고 2개 스테이지를 구성하더라도, 출력 파형(1st out, 2nd out)이 정상적으로 출력되어 액정 디스플레이 장치의 구동 성능에는 영향을 주지 않음을 확인할 수 있었다.
이하, 도 7 내도 도 9를 참조하여, 본 발명의 제2 내지 제4 실시 예에 따른 액정 디스플레이 장치의 GIP 회로에 대하여 설명하기로 한다. 도 7 내지 도 9를 참조한 설명에서는 상술한 제1 실시 예와 동일한 구성 및 구동 방법에 대한 설명은 생략하기로 한다.
도 7은 본 발명의 제2 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 제2 실시 예에 따른 액정 디스플레이 장치의 GIP는 도 4에 도시된 본 발명의 제1 실시 예와 동일하게 2개의 스테이지가 Q노드 및 QB노드를 공유한다.
다만, 2개의 스테이지 각각에 풀-업 트랜지스터(Tr6, Tr8)의 열화를 방지하는 제4 트랜지스터를 구비한다. 즉, N번째 스테이지에도 제1 풀-업 트랜지스터(Tr6)의 열화를 방지하기 위해 제4 트랜지스터(Tr4)가 형성되고, N+1번째 스테이지에도 제2 풀-업 트랜지스터(Tr8)의 열화를 방지하기 위해 제4 트랜지스터(Tr10)가 형성된다.
여기서, 상기 2개의 제4 트랜지스터(Tr4, Tr10)는 상기 Q노드와 기저 전원 사이에 형성되고, 상기 QB노드로부터 공급되는 상기 Vdd odd 전압 또는 Vdd even 전압에 의해 구동되어 상기 제1 스위치의 출력 전압을 상기 기저 전압으로 다운 시킨다. 제4 트랜지스터(Tr4, TR10)의 게이트는 상기 QB노드에 접속되고, 소스는 Q노드에 접속되며, 드레인은 기저 전원과 접속된다.
또한, 2개의 스테이지 각각에 풀-다운 트랜지스터(Tr7, Tr9)의 열화를 방지하는 제5 트랜지스터를 구비한다. 즉, N번째 스테이지에도 제1 풀-다운 트랜지스터(Tr7)의 열화를 방지하기 위해 제5 트랜지스터(Tr5)가 형성되고, N+1번째 스테이지에도 제2 풀-다운 트랜지스터(Tr9)의 열화를 방지하기 위해 제5 트랜지스터(Tr11)가 형성된다.
여기서, 상기 2개의 제5 트랜지스터(Tr5, Tr11)은 상기 QB노드와 기저 전원 사이에 형성되고, 상기 Q노드로부터 공급되는 구동 전압에 의해 구동되어 상기 Vdd odd 전압 또는 Vdd even 전압을 상기 기저 전원으로 다운시킨다. 제5 트랜지스터(Tr5, Tr10)의 게이트는 상기 Q노드와 접속되고, 소스는 QB노드에 접속되며, 드레인은 기저 전원과 접속된다.
종래 기술과 대비하여 본 발명의 제2 실시 예에 따른 액정 디스플레이 장치의 GIP는 11개의 트랜지스터로 2개의 스테이지를 구성할 수 있다. 따라서, 전체 게이트 라인이 480개 채널로 구성되는 겨우, GIP 회로에는 (2스테이지의 트랜지스터 개수)×(채널수/2) 인 2,640개의 트랜지스터(11×240=2,640)를 필요로 한다.
이와 같이, GIP를 구성하기 위한 트랜지스터의 개수를 종래 기술 대비 50% 수준으로 감소시켜, GIP의 사이즐 줄일 수 있다. GIP의 사이즈를 줄이면 액정 패널의 좌우측 또는 상하측에 위치하는 비 표시 영역의 사이즈를 줄일 수 있고, 결과적으로 베젤(Bezel)의 사이즈를 줄여 액정 디스플레이 장치의 디자인 미감을 높일 수 있다.
도 8은 본 발명의 제3 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 제3 실시 예에 따른 액정 디스플레이 장치의 GIP는 도 4에 도시된 본 발명의 제1 실시 예 및 제 7에 도시된 본 발명의 제2 실시 예에 따른 액정 디스플레이 장치의 GIP와 유사하게 2개의 스테이지가 Q노드를 공유한다.
따라서, 2개의 스테이지 각각에 QB노드 구동시기 위한 트랜지스터를 형성하였고, 2개 스테이지의 제4 트랜지스터(Tr4, Tr10) 및 제5 트랜지스터(Tr5, Tr11)의 열화를 방지, 즉, 신뢰성을 높이기 위해 QB노드를 분리하였다.
또한, Vdd odd 전압 또는 Vdd even 전압을 QB노드에 공급하기 위한 제3 트랜지스터(Tr3, Tr12)를 2개의 스테이지에 각각 형성하였다. 2개의 제3 트랜지스터(Tr3, Tr12)의 게이트 및 소스에는 Vdd odd 전압 또는 Vdd even 전압이 교번적으로 공급되고, 출력단(드레인)은 상기 QB노드 및 기저 전원과 접속된다.
종래 기술과 대비하여 본 발명의 제3 실시 예에 따른 액정 디스플레이 장치의 GIP는 12개의 트랜지스터로 2개의 스테이지를 구성할 수 있다. 따라서, 전체 게이트 라인이 480개 채널로 구성되는 겨우, GIP 회로에는 (2스테이지의 트랜지스터 개수)×(채널수/2) 인 2,880개의 트랜지스터(12×240=2,880)를 필요로 한다.
이와 같이, GIP를 구성하기 위한 트랜지스터의 개수를 종래 기술 대비 54% 수준으로 감소시켜, GIP의 사이즐 줄일 수 있다. GIP의 사이즈를 줄이면 액정 패널의 좌우측 또는 상하측에 위치하는 비 표시 영역의 사이즈를 줄일 수 있고, 결과적으로 베젤(Bezel)의 사이즈를 줄여 액정 디스플레이 장치의 디자인 미감을 높일 수 있다.
도 9는 본 발명의 제4 실시 예에 따른 액정 디스플레이 장치의 GIP 회로를 나타내는 도면.
도 9를 참조하면, 본 발명의 제4 실시 예에 따른 액정 디스플레이 장치의 GIP는 도 4에 도시된 본 발명의 제1 실시 예 및 제 7에 도시된 본 발명의 제2 실시 예에 따른 액정 디스플레이 장치의 GIP와 유사하게 2개의 스테이지가 QB노드를 공유한다.
따라서, 2개의 스테이지 각각에 Q노드 구동시기 위한 트랜지스터를 형성하였고, 구동 신뢰성을 높이기 위해 Q노드를 분리하였다. 클럭 신호의 오버랩(overlap)으로 인한 출력 신호의 이상 현상을 방지할 수 있고, 1수평(1H) 기간을 크게 가져갈 수 있는 효과를 제공한다.
종래 기술과 대비하여 본 발명의 제4 실시 예에 따른 액정 디스플레이 장치의 GIP는 12개의 트랜지스터로 2개의 스테이지를 구성할 수 있다. 따라서, 전체 게이트 라인이 480개 채널로 구성되는 겨우, GIP 회로에는 (2스테이지의 트랜지스터 개수)×(채널수/2) 인 2,880개의 트랜지스터(12×240=2,880)를 필요로 한다.
이와 같이, GIP를 구성하기 위한 트랜지스터의 개수를 종래 기술 대비 54% 수준으로 감소시켜, GIP의 사이즐 줄일 수 있다. GIP의 사이즈를 줄이면 액정 패널의 좌우측 또는 상하측에 위치하는 비 표시 영역의 사이즈를 줄일 수 있고, 결과적으로 베젤(Bezel)의 사이즈를 줄여 액정 디스플레이 장치의 디자인 미감을 높일 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: GIP(gate in panel) 110: 스테이지
Tr1: 제1 트랜지스터 Tr2: 제2 트랜지스터
Tr3, Tr12: 제3 트랜지스터 Tr4, Tr10: 제4 트랜지스터
Tr5, Tr11: 제5 트랜지스터 Tr6: 제1 풀-업 트랜지스터
Tr7: 제1 풀-다운 트랜지스터 Tr8: 제2 풀-업 트랜지스터
Tr9: 제2 풀-다운 트랜지스터

Claims (10)

  1. GIP(Gate In Panel) 방식의 게이트 드라이버를 포함하는 액정 디스플레이 장치에 있어서,
    구동 전원과 기저 전원 사이에 직렬로 연결되어 인접한 N번째 스테이지와 N+1번째 스테이지에 구동 전원을 공급하는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2);
    상기 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)의 출력에 의해 턴-온되어, 제1 클럭 신호에 따른 제1 출력 전압을 제1 채널에 공급하는 제1 풀-업 트랜지스터(Tr6) 및 제2 클럭 신호에 따른 제2 출력 전압을 제2 채널에 공급하는 제2 풀-업 트랜지스터(Tr8);
    Vdd odd 전압 또는 Vdd even 전압에 의해 턴-온되어, 상기 제1 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제1 풀-다운 트랜지스터(Tr7) 및 상기 제2 출력 전압을 상기 기저 전원으로 풀-다운 시키는 제2 풀-다운 트랜지스터(Tr9);
    상기 Vdd odd 전압 또는 Vdd even 전압을 제1 풀-다운 트랜지스터의 게이트 및 제2 풀-다운 트랜지스터의 게이트에 공급하는 제3 트랜지스터(Tr3);
    상기 제1 트랜지스터(Tr1)의 출력 및 제2 트랜지스터(Tr2)의 출력을 상기 제1 풀-업 트랜지스터(Tr6)의 게이트 및 제2 풀-업 트랜지스터(Tr8)의 게이트로 공급하는 Q노드; 및
    상기 Vdd odd 전압 또는 Vdd even 전압을 상기 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트로 공급하는 QB노드를 포함하고,
    상기 인접한 N번째 스테이지 및 N+1번째 스테이지 각각에 형성된 Q노드와 QB노드 중 적어도 하나의 노드를 공유하도록 형성된 GIP 회로를 이용하여 복수의 게이트 라인에 순차적으로 스캔 신호를 공급하는, 액정 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제1 클럭 신호와 상기 제2 클럭 신호를 이용하여 N번째 게이트 라인에 공급되는 스캔 신호와 N+1번째 게이트 라인에 공급되는 스캔 신호의 출력을 분리시키는, 액정 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 Q노드에는 상기 제1 풀-업 트랜지스터 및 제2 풀-업 트랜지스터의 구동 신호가 공급되고,
    상기 QB노드에는 상기 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터의 구동신호가 공급되는, 액정 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 Q노드는 상기 제1 트랜지스터(Tr1)의 출력단 및 제2 트랜지스터(Tr2)의 출력단과 제1 풀-업 트랜지스터의 게이트 및 제2 풀-업 트랜지스터의 게이트 사이에 형성된, 액정 디스플레이 장치.
  5. 제 4 항에 있어서,
    QB노드는 상기 제1 풀-다운 트랜지스터(Tr7)의 게이트 및 제2 풀-다운 트랜지스터(Tr9)의 게이트와 상기 제3 트랜지스터의 출력단 및 기저 전원 사이에 형성된, 액정 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제3 트랜지스터를 N번째 스테이지와 N+1번째 스테이지에서 공유하거나, 또는 N번째 스테이지와 N+1번째 스테이지 각각에 상기 제3 트랜지스터가 형성된, 액정 디스플레이 장치.
  7. 제 5 항에 있어서,
    상기 Q노드와 기저 전원 사이에 형성되고, 상기 QB노드로부터 공급되는 상기 Vdd odd 전압 또는 Vdd even 전압에 의해 구동되어 상기 제1 트랜지스터(Tr1)의 출력 전압을 상기 기저 전원으로 다운 시키는 제4 트랜지스터(Tr4); 및
    상기 QB노드와 기저 전원 사이에 형성되고, 상기 Q노드로부터 공급되는 구동 전압에 의해 구동되어 상기 Vdd odd 전압 또는 Vdd even 전압을 상기 기저 전원으로 다운시키는 제5 트랜지스터(Tr5)를 더 포함하는, 액정 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제4 트랜지스터는 상기 제1 풀-업 트랜지스터 및 제2 풀-업 트랜지스터의 열화를 방지하고,
    상기 제5 트랜지스터는 상기 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터의 열화를 방지하는, 액정 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 제4 트랜지스터를 N번째 스테이지와 N+1번째 스테이지에서 공유하고,
    상기 제5 트랜지스터를 N번째 스테이지와 N+1번째 스테이지에서 공유하는, 액정 디스플레이 장치.
  10. 제 8 항에 있어서,
    N번째 스테이지와 N+1번째 스테이지 각각에 상기 제4 트랜지스터가 형성되거나, 또는 N번째 스테이지와 N+1번째 스테이지 각각에 상기 제5 트랜지스터가 형성된, 액정 디스플레이 장치.
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