KR20220096949A - 발광표시장치 - Google Patents

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반명호
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Abstract

본 발명의 목적은, 게이트 드라이버를 구성하는 스테이지의 특성변화를 센싱할 수 있으며, 특성변화를 보상할 수 있는 보상신호를 스테이지로 공급할 수 있는, 발광표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 발광표시장치는, 표시영역에 구비된 게이트 라인들과 연결된 스테이지들 및 비표시영역에 구비된 더미 게이트 라인들과 연결된 더미 스테이지를 포함하는 게이트 드라이버, 상기 비표시영역에 구비된 적어도 두 개의 더미 게이트 라인들과 연결되어 있는 상기 더미 스테이지와 연결된 센싱부 및 상기 센싱부와 연결된 제어부를 포함하고, 상기 더미 스테이지는 적어도 두 개의 게이트 펄스들을 순차적으로 출력하고, 상기 센싱부는 상기 더미 스테이지에서 상기 게이트 펄스들이 출력되도록 하기 위한 Q노드 신호가 공급되는 Q노드의 전압을 센싱하며, 상기 제어부는 상기 전압에 따른 보상신호를 상기 스테이지들로 공급한다.

Description

발광표시장치{LIGHT EMITTING DISPLAY APPARATUS}
본 발명은 발광표시장치에 관한 것이다.
발광표시장치는 발광소자를 이용하여 광을 출력하는 표시장치이다.
발광표시장치를 구성하는 게이트 드라이버는 게이트 라인들로 게이트 펄스를 순차적으로 출력한다. 이를 위해, 게이트 드라이버는 트랜지스터들로 구성된다.
발광표시장치가 장시간 사용되면, 게이트 드라이버를 구성하는 트랜지스터들의 특성들이 변화될 수 있으며, 이에 따라, 비정상적인 게이트 펄스가 게이트 라인으로 출력될 수 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 게이트 드라이버를 구성하는 스테이지의 특성변화를 센싱할 수 있으며, 특성변화를 보상할 수 있는 보상신호를 스테이지로 공급할 수 있는, 발광표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시장치는, 표시영역에 구비된 게이트 라인들과 연결된 스테이지들 및 비표시영역에 구비된 더미 게이트 라인들과 연결된 더미 스테이지를 포함하는 게이트 드라이버, 상기 비표시영역에 구비된 적어도 두 개의 더미 게이트 라인들과 연결되어 있는 상기 더미 스테이지와 연결된 센싱부 및 상기 센싱부와 연결된 제어부를 포함하고, 상기 더미 스테이지는 적어도 두 개의 게이트 펄스들을 순차적으로 출력하고, 상기 센싱부는 상기 더미 스테이지에서 상기 게이트 펄스들이 출력되도록 하기 위한 Q노드 신호가 공급되는 Q노드의 전압을 센싱하며, 상기 제어부는 상기 전압에 따른 보상신호를 상기 스테이지들로 공급한다.
본 발명에 의하면, 게이트 드라이버를 구성하는 스테이지에서 적어도 두 개의 게이트 펄스들이 순차적으로 출력될 수 있고, 게이트 펄스들이 출력되도록 하기 위한 Q노드 신호가 공급되는 Q노드의 전압변화가 센싱될 수 있으며, 전압변화를 보상할 수 있는 보상신호가 스테이지로 공급될 수 있다.
따라서, 본 발명에 의하면, 하나의 스테이지에서 출력되는 적어도 두 개의 게이트 펄스들 사이의 출력 편차가 개선될 수 있다.
즉, 본 발명은 하나의 스테이지에서 적어도 두 개의 게이트 펄스들이 출력될 때, 스테이지의 Q노드의 전압을 일정하게 유지시킬 수 있으며, 이에 따라, 적어도 두 개의 게이트 펄스들의 출력 편차가 감소될 수 있다.
또한, Q노드의 전압이 일정하게 유지되면, 적어도 두 개의 게이트 펄스들이 출력되는 트랜지스터들의 크기가 동일하게 설계될 수 있으며, 이에 따라, 트랜지스터들의 공정 편차에 의한 불량이 개선될 수 있다.
또한, Q노드의 전압변화가 센싱될 수 있고, 이에 따른 보상이 수행될 수 있기 때문에, 발광표시장치의 수명이 향상될 수 있다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 3은 본 발명에 따른 발광표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 발광표시장치에 적용되는 제어부의 구성을 나타낸 예시도.
도 5는 도 4에 도시된 스테이지 또는 더미 스테이지의 구성을 개략적으로 나타낸 예시도.
도 6a는 도 4 및 도 5에 도시된 스테이지와 제어부와의 연결관계를 나타낸 예시도.
도 6b는 도 4 및 도 5에 도시된 더미 스테이지와 제어부와의 연결관계를 나타낸 예시도.
도 7은 본 발명에 따른 발광표시장치가 더미 스테이지를 센싱하는 방법을 설명하기 위한 파형도들.
도 8은 본 발명에 따른 발광표시장치가 보상신호를 공급하는 방법을 설명하기 위한 파형도들.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도이고, 도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이고, 도 3은 본 발명에 따른 발광표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도이며, 도 4는 본 발명에 따른 발광표시장치에 적용되는 제어부의 구성을 나타낸 예시도이다.
본 발명에 따른 발광표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 모니터 등이 될 수 있다.
본 발명에 따른 발광표시장치는, 도 1 내지 도 4에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)에 연결된 픽셀(101)이 구비되어 있는 발광표시패널(100), 표시영역(102)에 구비된 게이트 라인들(GL1 to GLg)과 연결된 스테이지(201)들(stage1 to stage k) 및 비표시영역(103)에 구비된 더미 게이트 라인(GLdm)들과 연결된 더미 스테이지(DMstage)(202)를 포함하는 게이트 드라이버(200), 비표시영역(103)에 구비된 적어도 두 개의 더미 게이트 라인들과 연결되어 있는 더미 스테이지(202)와 연결된 센싱부(500), 데이터 전압(Vdata)을 데이터 라인(DL)으로 공급하는 데이터 드라이버(300) 및 게이트 드라이버(200)와 데이터 드라이버(300)와 센싱부(500)를 제어하는 제어부(400)를 포함한다.
우선, 발광표시패널(100)은 표시영역(102) 및 비표시영역(103)을 포함한다.
표시영역(102)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd), 센싱 라인들(SL1 to SLd) 및 픽셀(101)들이 구비된다. 여기서, g 및 d는 자연수이며, k는 g보다 작은 자연수이다.
비표시영역(103)에는 더미 게이트 라인(GLdm)들이 구비된다.
발광표시패널(100)에 구비되는 픽셀(101)은, 예를 들어, 도 2에 도시된 바와 같이, 발광소자(ED), 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 즉, 픽셀(101)은 픽셀구동부(PDU) 및 발광부를 포함하고, 픽셀구동부(PDU)는 스위칭 트랜지스터(Tsw1), 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함하며, 발광부는 발광소자(ED)를 포함할 수 있다.
발광소자(ED)를 흐르는 전류(I)의 크기에 따라 광의 밝기가 제어될 수 있고, 발광소자(ED)를 흐르는 전류(I)의 크기는 구동 트랜지스터(Tdr)에 의해 제어될 수 있으며, 구동 트랜지스터(Tdr)는 데이터 전압(Vdata)에 의해 제어될 수 있다.
발광소자(ED)는, 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
또한, 발광소자(ED)는 적색, 녹색 및 청색과 같은 다양한 컬러들 중 어느 하나에 대응되는 광을 출력할 수 있으며, 또는 백색 광을 출력할 수도 있다.
픽셀구동부(PDU)를 구성하는 스위칭 트랜지스터(Tsw1)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프되고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 스위칭 트랜지스터(Tsw1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급된다.
제1 전압(EVDD)은 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급되며, 제2 전압(EVSS)은 전압라인(PLB)을 통해 발광소자(ED)로 공급된다. 전압공급라인(PLA) 및 전압라인(PLB)은 데이터 드라이버(300) 또는 게이트 드라이버(200)를 통해 전원공급부와 연결될 수 있으며, 또는 전원공급부와 직접 연결될 수도 있다.
센싱 트랜지스터(Tsw2)는 센싱제어라인을 통해 공급되는 센싱제어신호에 의해 턴온 또는 턴오프되며, 센싱라인(SL)은 센싱 트랜지스터(Tsw2)에 연결될 수 있다. 이 경우, 센싱제어라인은 독립된 라인으로 발광표시패널에 구비될 수 있으나, 도 2에 도시된 바와 같이, 스위칭 트랜지스터(Tsw1)와 연결되어 있는 게이트 라인(GL)이 센싱제어라인으로 이용될 수도 있다. 즉, 센싱 트랜지스터(Tsw2)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프될 수 있다.
기준전압(Vref)은 센싱라인(SL)을 통해 픽셀(101)로 공급될 수 있으며, 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호는 센싱 트랜지스터(Tsw2)를 통해 센싱라인(SL)으로 전송될 수 있다.
본 발명에 적용되는 픽셀(101)은 도 2에 도시된 바와 같은 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 픽셀은 도 2에 도시된 구조 이외에도 다양한 형태로 변경될 수 있다.
다음, 데이터 드라이버(300)는 발광표시패널(100)에 부착되는 칩온필름에 구비될 수 있으며, 제어부(400)가 구비되어 있는 메인 기판에도 연결될 수 있다. 이 경우, 칩온필름에는, 제어부(400)와 데이터 드라이버(300)와 발광표시패널(100)을 전기적으로 연결시켜주는 라인들이 구비되어 있으며, 이를 위해, 라인들은 메인 기판과 발광표시패널(100)에 구비되어 있는 패드들과 전기적으로 연결되어 있다. 메인 기판은 외부 시스템이 장착되어 있는 외부 기판과 전기적으로 연결된다.
데이터 드라이버(300)는 발광표시패널(100)에 직접 장착된 후 메인 기판과 전기적으로 연결될 수도 있다.
그러나, 데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수 있으며, 집적회로는 칩온필름에 구비되거나, 발광표시패널(100)에 직접 장착될 수도 있다.
데이터 드라이버(300)는 발광표시패널에 구비된 발광소자(ED)의 특성변화와 관련된 센싱신호를 발광표시패널로부터 수신하여 제어부(400)로 전송할 수 있다.
다음, 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(103)에 장착될 수도 있으며, 비표시영역(103)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역(102)의 각 픽셀(101)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역(103)에 구비될 수 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(101)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴온된다. 게이트 오프 신호가 스위칭 트랜지서터(Tsw1)로 공급될 때, 스위칭 트랜지스터 (Tsw1)는 턴오프된다. 게이트 라인(GL)으로 공급되는 게이트 신호(VG)는 게이트 펄스 및 게이트 오프 신호를 포함한다.
게이트 드라이버(200)는 도 3에 도시된 바와 같이, 표시영역(102)에 구비된 게이트 라인들(GL1 to GLg)과 연결된 스테이지(201)들(stage1 to stage k) 및 비표시영역(103)에 구비된 더미 게이트 라인(GLdm)들과 연결된 더미 스테이지(202)를 포함한다.
스테이지(201)들 각각은 적어도 두 개의 게이트 펄스(GP)들을 적어도 두 개의 게이트 라인들로 순차적으로 공급하며, 더미 스테이지(202)는 적어도 두 개의 게이트 펄스(GP)들을 적어도 두 개의 더미 게이트 라인(GLdm)들로 순차적으로 공급한다.
즉, 스테이지(201)에 연결되어 있는 게이트 라인(GL)들의 개수와 더미 스테이지(202)에 연결되어 있는 더미 게이트 라인(GLdm)들의 개수는 동일하다.
영상이 출력되는 표시기간에, 더미 스테이지(202)는 전단 스테이지, 예를 들어, 제k 스테이지(stage k)로부터 전송되는 스타트 신호에 의해 구동되어, 적어도 두 개의 게이트 펄스들을 적어도 두 개의 더미 게이트 라인(GLdm)들로 출력할 수 있다. 여기서, 스타트 신호는 전단 스테이지에서 출력되는 캐리신호가 될 수 있다. 또한, 캐리신호는 전단 스테이지가 아닌 전전단 스테이지로부터 전송될 수도 있다.
그러나, 더미 스테이지(202)에서 적어도 두 개의 게이트 펄스들이 출력되는 기간은, 영상이 출력되지 않는 블랭크 기간이 될 수도 있다.
즉, 더미 스테이지(202)는 매 프레임 기간마다 스테이지(201)들과 함께 구동된다. 여기서, 프레임 기간이란 발광표시패널(100)을 통해 하나의 이미지가 출력되는 기간을 의미한다. 프레임 기간은 영상이 출력되는 표시기간 및 두 개의 표시기간들 사이에 존재하는 블랭크 기간을 포함한다. 블랭크 기간에는 이하에서 설명될 센싱 동작, 즉, 더미 스테이지(202)의 특성변화를 센싱하는 동작이 수행될 수 있다. 여기서, 더미 스테이지(202)의 특성변화란 더미 스테이지(202)의 전압변화를 의미하며, 특히, 더미 스테이지(202)의 Q노드의 전압변화를 의미한다.
상기에서 설명된 바와 같이, 더미 스테이지(202)는 스테이지(201)와 동일한 방법으로 구동될 수 있다. 따라서, 더미 스테이지(202)는 스테이지(201)에 포함된 구성들을 모두 포함할 수 있다.
부연하여 설명하면, 더미 스테이지(202)가 비표시영역(203)에 구비된 더미 게이트 라인(GLdm)에 연결되어 있다는 점이 스테이지(201)와 다르지만, 더미 스테이지(202)는 스테이지(201)가 포함하는 구성들을 모두 포함하며, 스테이지(201)의 기능을 모두 수행할 수 있다.
따라서, 스테이지(201)들의 특성변화와 동일한 특성변화가 더미 스테이지(202)에서도 발생될 수 있다.
따라서, 본 발명은 더미 스테이지(202)를 이용하여 스테이지(201)들의 특성변화를 예상하고, 예상된 특성변화에 따른 보상신호를 상기 스테이지들로 공급함으로써, 스테이지(201)들의 성능을 안정적으로 유지할 수 있다.
상기에서 설명된 바와 같이, 스테이지(201)들 및 더미 스테이지(202) 각각은 적어도 두 개의 게이트 펄스(GP)들을 출력할 수 있다. 이하에서는, 설명의 편의상, 도 3에 도시된 바와 같이, 네 개의 게이트 펄스들을 순차적으로 출력하는 스테이지(201)들 및 더미 스테이지(202)를 포함하는 발광표시장치가 본 발명의 일예로서 설명된다.
이 경우, 도 3에서 스테이지들의 개수를 의미하는 k는 g/4가 될 수 있으며, 더미 게이트 라인(GLdm)들의 개수는 네 개이다.
센싱부(500)는 제어부(400)로부터 전송되는 샘플링 신호(SAM)에 따라 더미 스테이지(202)의 특성변화를 센싱할 수 있으며, 특성변화 센싱에 의해 더미 스테이지(202)로부터 센싱부(500)로 전송된 센싱신호(SS)는, 센싱부(500)에서 센싱 데이터(Sdata)로 변환되며, 센싱 데이터(Sdata)는 제어부(400)로 전송된다.
제어부(400)는 센싱 데이터(Sdata)를 이용하여 보상신호(Q_CTL)를 생성하며, 보상신호(Q_CTL)는 게이트 드라이버(200)의 스테이지(201)들 및 더미 스테이지(202)로 전송될 수 있다.
게이트 드라이버의 구체적인 구조 및 기능은, 이하에서, 도 5 내지 도 8을 참조하여 상세히 설명된다.
다음, 센싱부(500)는 상기에서 설명된 바와 같이, 제어부(400)로부터 전송되는 센싱부 제어 신호(SCS)인 샘플링 신호(SAM)에 따라 게이트 드라이버(200)로부터 전송된 센싱신호(SS)를 센싱 데이터(Sdata)로 변환하며, 센싱 데이터(Sdata)를 제어부(400)로 전송한다.
즉, 센싱부(500)는 더미 스테이지(202)에서 게이트 펄스들이 출력되도록 하기 위한 Q노드 신호가 공급되는 Q노드의 특성변화를 센싱하며, 제어부(400)는 센싱부(500)에서 센싱된 특성변화에 따른 보상신호를 스테이지들 및 더미 스테이지로 공급한다. 상기에서 설명된 바와 같이, Q노드의 특성변화는 Q노드의 전압변화를 의미한다.
이를 위해, 센싱부(500)는 아날로그 디지털 컨버터를 포함할 수 있다.
다음, 도 4에 도시된 바와 같이, 제어부(400)는, 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 재정렬된 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 타이밍 동기신호(TSS)를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 타이밍 동기신호(TSS)와 외부 시스템으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 데이터 정렬부(430)와 제어신호 생성부(420)로 전송하기 위한 입력부(410), 및 데이터 정렬부(430)에서 생성된 영상데이터(Data)들과 제어신호 생성부(420)에서 생성된 제어신호들(DCS, GCS)을 데이터 드라이버(300) 또는 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함할 수 있다.
제어부(400)는 센싱부(500)로부터 전송된 센싱 데이터(Sdata)를 저장하는 기능을 수행할 수 있으며, 이를 위해, 제어부(400)는 저장부(450)를 포함할 수 있다. 그러나, 저장부(450)는 독립된 구성요소로서 발광표시장치에 구비될 수 있다.
제어신호 생성부(420)는 센싱부(500)를 제어하기 위한 제어신호(이하, 간단히 센싱부 제어신호(SCS)라 함)를 더 생성할 수 있다. 센싱부 제어신호(SCS)에는 샘플링 신호(SAM)가 포함된다.
마지막으로, 외부 시스템은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 즉, 전자장치가 스마트폰인 경우, 외부 시스템은 무선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신하며, 수신된 영상정보를 제어부(400)로 전송한다. 영상정보는 입력 영상데이터들(Ri, Gi, Bi)이 될 수 있다.
도 5는 도 3에 도시된 스테이지 또는 더미 스테이지의 구성을 개략적으로 나타낸 예시도이고, 도 6a는 도 4 및 도 5에 도시된 스테이지와 제어부와의 연결관계를 나타낸 예시도이며, 도 6b는 도 4 및 도 5에 도시된 더미 스테이지와 제어부와의 연결관계를 나타낸 예시도이다. 이하에서는, 설명의 편의상, 도 3에 도시된 바와 같이, 네 개의 게이트 펄스들을 순차적으로 출력하는 스테이지(201)들 및 더미 스테이지(202)가 본 발명의 일예로서 설명된다.
게이트 드라이버(200)는 상기에서 설명된 바와 같이, 표시영역(102)에 구비된 게이트 라인들(GL1 to GLg)과 연결된 스테이지(201)들(stage1 to stage k) 및 비표시영역(103)에 구비된 더미 게이트 라인(GLdm)들과 연결된 더미 스테이지(202)를 포함한다.
스테이지(201) 및 더미 스테이지(202) 각각은, 적어도 두 개의 게이트 펄스들을 출력할 수 있으며, 예를 들어, 도 5에 도시된 바와 같이, 네 개의 게이트 펄스들(GP1 to GP4)을 출력할 수 있다. 네 개의 게이트 펄스들(GP1 to GP4)은 네 개의 게이트 신호(VG)들에 포함된다. 즉, 네 개의 게이트 신호(VG)들 각각은 게이트 펄스 및 게이트 오프 신호를 포함한다.
특히, 스테이지(201)에서 출력되는 네 개의 게이트 펄스들(GP1 to GP4)은 서로 인접되어 있는 네 개의 게이트 라인(GL)들로 출력되며, 더미 스테이지(202)에서 출력되는 네 개의 게이트 펄스들(GP1 to GP4)은 제1 더미 게이트 라인(GLdm1) 내지 제4 더미 게이트 라인(GLdm4)으로 출력된다.
상기한 바와 같은 기능을 수행하기 위해, 스테이지(201)들 및 더미 스테이지(202) 각각은, 적어도 두 개의 게이트 펄스들이 출력되도록 Q노드(Q)로 공급되는 Q노드 신호(QS) 및 Q노드 신호(QS)의 위상과 반대되는 위상을 갖는 QB노드 신호(QBS)를 생성하는 신호 생성부(220) 및 Q노드 신호(QS)에 따라 적어도 두 개의 게이트 펄스들을 순차적으로 출력하는 신호 출력부(210)를 포함한다.
특히, 도 5에는, 네 개의 게이트 펄스들(GP1 to GP4)이 출력되도록 Q노드(Q)로 공급되는 Q노드 신호(QS)와 Q노드 신호(QS)의 위상과 반대되는 위상을 갖는 QB노드 신호(QBS)를 생성하는 신호 생성부(220) 및 Q노드 신호(QS)에 따라 네 개의 게이트 펄스들(GP1 to GP4)을 순차적으로 출력하는 신호 출력부(210)를 포함하는 스테이지(201) 또는 더미 스테이지(202)가 본 발명의 일예로서 도시되어 있다.
첫째, 신호 생성부(220)는 Q노드 신호(QS) 및 QB노드 신호(QBS)를 생성하기 위해, 복수의 트랜지스터들을 포함할 수 있으며, 도 5에는 본 발명에 적용되는 신호 생성부(220)의 기본 구조 및 기본 기능을 설명하기 위해, 두 개의 트랜지스터들(Tst, Trs) 및 인버터(IN)를 포함하는 신호 생성부(220)가 도시되어 있다. 즉, 도 5에 도시된 신호 생성부(220)는 본 발명에 적용되는 신호 생성부의 일예로서 도시되어 있으며, 개략적으로 도시되어 있다.
스타트 트랜지스터(Tst)는 스타트 신호(Vst)에 의해 턴온되어, 고전압(VD)을 Q노드(Q)를 통해 신호 출력부(210)로 공급한다. 여기서, 스타트 신호(Vst)는 제어부(400)로부터 전송된 게이트 스타트 신호가 될 수 있으며, 또는 전단 스테이지에서 전송된 게이트 펄스(GP)가 될 수 있다. Q노드로 전송되는 고전압(VD)에 의해, 신호 출력부(210)에서 게이트 펄스들(GP1 to GP4)이 출력될 수 있다. 따라서, Q노드로 전송되는 고전압(VD)은 Q노드 신호(QS)가 될 수 있다. 즉, Q노드로 전송되는 신호들 중 신호 출력부(210)에서 게이트 펄스들(GP1 to GP4)이 출력되도록 하는 신호가 Q노드 신호(QS)가 될 수 있다.
스타트 트랜지스터(Tst)를 통과한 고전압(VD)은 인버터(IN)에 의해 저전압으로 변환되어 QB노드(QB)로 전송될 수 있다. 그러나, 인버터(IN)는 고전압(VD)이 아닌 또 다른 전압을 저전압으로 변환하여 QB노드(QB)로 전송할 수도 있으며, 외부로부터 인가된 저전압을 QB노드(QB)로 전송할 수도 있다. QB노드(QB)로 전송되는 저전압에 의해, 신호 출력부(210)에서 게이트 오프 신호들이 생성될 수 있다. 따라서, Q노드(QB)로 전송되는 저전압은 QB노드 신호(QBS)가 될 수 있다.
또한, 스타트 신호(Vst)는 전단 스테이지들 중 어느 하나의 신호 출력부(210)에서 출력된 캐리신호가 될 수 있다. 예를 들어, 도 5에 도시된 스타트 트랜지스터(Tst)에서 고전압(VD)이 인가되는 제1 단자는 스타트 트랜지스터(Tst)의 게이트와 연결될 수 있으며, 이 경우, 전전단 스테이지에서 출력된 캐리신호가 스타트 신호(Vst)로 입력될 수 있다.
스타트 트랜지스터(Tst)가 턴오프되고, 리셋 신호(Rest)에 의해 리셋 트랜지스터(Trs)가 턴온되면, 제1 저전압(GVSS1)이 리셋 트랜지스터(Trs)를 통해 Q노드(Q)로 공급될 수 있다.
제1 저전압(GVSS1)은 인버터(IN)에 의해 고전압으로 변환되어 Qb노드(QB)로 공급될 수 있다.
부연하여 설명하면, 인버터(IN)는 고전압(VD) 또는 제1 저전압(GVSS1)을 Q노드(Q)로 공급하는 기능을 수행하며, 고전압(VD) 또는 제1 저전압(GVSS1)을 저전압 또는 고전압으로 변환하여 QB노드(QB)로 공급하는 기능을 수행할 수 있다. 이를 위해, 인버터(IN)는 다양한 구조로 변경될 수 있다.
신호 생성부(220)는 상기에서 설명된 바와 같은 기능을 수행하기 위해, 도 5에 도시된 바와 같은 기본 구조를 포함할 수 있다. 그러나, 신호 생성부(220)의 구조 및 기능은, 도 5를 참조하여 상기에서 설명된 구조 및 기능 이외에도 다양하게 변경될 수 있다.
즉, 신호 생성부(220)는, 적어도 두 개의 게이트 펄스들이 출력되도록 Q노드(Q)로 공급되는 Q노드 신호(QS) 및 Q노드 신호(QS)의 위상과 반대되는 위상을 갖는 QB노드 신호(QBS)를 생성할 수 있도록, 다양한 구조로 형성될 수 있다.
또한, 상기에서 설명된 신호 생성부(220)의 구조 및 기능은 스테이지(201) 및 더미 스테이지(202)에 공통적으로 적용될 수 있다.
둘째, 신호 출력부(210)는, 적어도 두 개의 게이트 펄스들을 순차적으로 출력하는 기능을 수행한다.
이를 위해, 신호 출력부(210)는, 도 6a 및 도 6b에 도시된 바와 같이, Q노드 신호(QS)에 따라, 적어도 두 개의 게이트 펄스들을 순차적으로 출력하는 게이트 펄스 출력부(211), QB노드 신호(QBS)에 따라, 게이트 오프 신호들을 출력하는 게이트 오프 신호 출력부(213) 및 제어부(400)로부터 전송된 보상신호(Q_CTL)를 Q노드(Q)로 공급하는 보상부(212)를 포함한다.
우선, 보상부(212)는, 제어부(400)와 연결되어 있으며 보상신호(Q_CTL)가 공급되는 제1 단자 및 게이트 펄스 출력부(211)와 연결되어 있는 게이트를 포함하는 보상 트랜지스터(Tc), 및 보상 트랜지스터(Tc)의 제2 단자와 Q노드(Q) 사이에 연결되어 있는 보상 캐패시터(Cc)를 포함한다.
보상 트랜지스터(Tc)의 게이트는 게이트 펄스 출력부(211)에 구비된 보상 제어 트랜지스터(T6)에 연결되어 있다. 따라서, 보상 트랜지스터(Tc)는 보상 제어 트랜지스터(T6)로부터 전송되는 보상 제어 신호에 따라 턴온 또는 턴오프된다. 특히, 보상 트랜지스터(Tc)는 보상 제어 트랜지스터(T6)에 의해 턴온될 수 있으며, 게이트 오프 신호 출력부(213)에 구비된 턴오프 보상 제어 트랜지스터(T7)에 의해 턴오프될 수 있다.
보상 트랜지스터(Tc)의 제1 단자는 제어부(400)와 연결되어 있으며, 보상신호(Q_CTL)는 제어부(400)로부터 제1 단자로 공급된다.
보상 트랜지스터(Tc)가 보상 제어 신호에 따라 턴온되면, 제1 단자로 공급된 보상신호(Q_CTL)는 보상 트랜지스터(Tc)의 제2 단자로 공급된다.
보상 트랜지스터(Tc)의 제2 단자는 보상 캐패시터(Cc)와 연결되어 있다.
보상 캐패시터(Cc)의 제1 단자는 Q노드에 연결되어 있으며, 보상 캐패시터(Cc)의 제2 단자는 보상 트랜지스터(Tc)의 제2 단자에 연결되어 있다.
따라서, 보상 트랜지스터(Tc)를 통해 보상 캐패시터(Cc)로 공급된 보상신호(Q_CTL)에 따라, Q노드(Q)의 전압은 변경될 수 있다.
보상 캐패시터(Cc)는 일반적인 캐패시터일 수 있으며, 또는, 모스 캐패시터(Mos Capacitor)일 수도 있다. 보상 캐패시터(Cc)가 모스 캐패시터인 경우, 모스 캐패시터의 게이트는 보상 트랜지스터(Tc)의 제2 단자와 연결될 수 있고, 모스 캐패시터의 제1 단자 및 제2 단자는 Q노드(Q)에 연결될 수 있다.
다음, 게이트 펄스 출력부(211)는, Q노드 신호(QS)에 따라 턴온되며 보상 트랜지스터(Tc)의 턴온 또는 턴오프를 제어하는 보상 제어 트랜지스터(T6) 및 Q노드 신호(QS)에 따라 턴온되는 적어도 두 개의 게이트 트랜지스터들을 포함하며 적어도 두 개의 게이트 클럭들을 이용하여 적어도 두 개의 게이트 펄스들을 순차적으로 출력하는 순차 구동부(211a)를 포함한다. 도 6a 및 도 6b에는 Q노드 신호(QS)에 따라 턴온되는 네 개의 게이트 트랜지스터들(T6a to T6d)을 포함하며, 네 개의 게이트 클럭들(GCLK1 to GCLK4)을 이용하여 네 개의 게이트 펄스들(GP1 to GP4)을 순차적으로 출력하는 순차 구동부(211a)가 본 발명에 적용되는 순차 구동부의 일예로서 도시되어 있다.
보상 제어 트랜지스터(T6)는, Q노드(Q)와 연결되어 있는 게이트, 보상 제어 클럭(CRCLK)이 공급되는 제1 단자 및 보상 트랜지스터(Tc)의 게이트와 연결되어 있는 제2 단자를 포함한다. 제2 단자는 C노드(C)와 연결되어 있다. 보상 제어 트랜지스터(T6)는 Q노드 신호(QS)에 따라 턴온된다.
즉, 보상 제어 트랜지스터(T6)의 게이트는 Q노드(Q)에 연결되어 있고, 보상 제어 트랜지스터(T6)의 제1 단자로는 보상 제어 클럭(CRCLK)이 입력되며, 보상 제어 트랜지스터(T6)의 제2 단자는 C노드(C)를 통해 보상 트랜지스터(Tc)의 게이트에 연결되어 있다.
따라서, 보상 트랜지스터(Tc)는 보상 제어 클럭(CRCLK)에 의해 턴온 또는 턴오프된다.
이 경우, 보상 제어 트랜지스터(T6)로부터 출력되는 신호는, 캐리신호가 될 수 있다. 예를 들어, 제n 스테이지에서 출력되는 캐리신호는 제n+2 스테이지의 스타트 신호(Vst)로 공급될 수 있다. 즉, C노드(C)는 보상 트랜지스터(Tc)와 연결되어 있으며, C노드(C)에서 출력되는 캐리신호는 또 다른 스테이지로 공급되어 스타트 신호(Vst)가 될 수 있다.
순차 구동부(211a)에 구비되는 네 개의 게이트 트랜지스터들(T6a to T6d)의 게이트들은 Q노드(Q)에 연결되어 있다. 따라서, 네 개의 게이트 트랜지스터들(T6a to T6d)은 Q노드 신호(QS)에 의해 턴온된다.
순차 구동부(211a)에 구비되는 네 개의 게이트 트랜지스터들(T6a to T6d)의 제1 단자들로는 제1 게이트 클럭(GCLK1) 내지 제4 게이트 클럭(GCLK4)이 입력된다.
순차 구동부(211a)에 구비되는 네 개의 게이트 트랜지스터들(T6a to T6d)의 제2 단자들은 네 개의 게이트 라인(GL)들에 연결되어 있다. 네 개의 게이트 라인(GL)들로는 네 개의 게이트 펄스들(GP1 to GP4)이 순차적으로 출력된다.
즉, 네 개의 게이트 트랜지스터들(T6a to T6d)은 Q노드 신호(QS)에 의해 동시에 턴온될 수 있으며, 네 개의 게이트 트랜지스터들(T6a to T6d)로 순차적으로 입력되는 제1 게이트 클럭(GCLK1) 내지 제4 게이트 클럭(GLCK4)에 의해 네 개의 게이트 펄스들(GP1 to GP4)이 순차적으로 출력될 수 있다.
부연하여 설명하면, 순차 구동부(211a)는, Q노드(Q)와 연결되어 있는 게이트, 제1 게이트 클럭(GCLK1)이 공급되는 제1 단자와 제1 게이트 펄스(GP1)가 출력되는 제2 단자를 포함하는 제1 게이트 트랜지스터(T6a) 및 Q노드(Q)와 연결되어 있는 게이트, 제n 게이트 클럭이 공급되는 제1 단자와 제n 게이트 펄스가 출력되는 제2 단자를 포함하는 제n 게이트 트랜지스터(T6d)를 포함한다. n은 2보다 크거나 같은 자연수가 될 수 있다. 특히, 도 6a 및 도 6b에 도시된 순차 구동부(211a)에서 n은 4가 될 수 있다.
이 경우, 네 개의 게이트 트랜지스터들(T6a to T6d) 각각의 게이트와 제2 단자(게이트 라인) 사이에는 캐패시터가 연결되어 있다.
예를 들어, 제1 게이트 트랜지스터(T6a)의 게이트와 제2 단자에는 제1 캐패시터(Ca)가 연결되고, 제2 게이트 트랜지스터(T6b)의 게이트와 제2 단자에는 제2 캐패시터(Cb)가 연결되고, 제3 게이트 트랜지스터(T6c)의 게이트와 제2 단자에는 제3 캐패시터(Cc)가 연결되며, 제4 게이트 트랜지스터(T6d)의 게이트와 제2 단자에는 제4 캐패시터(Cd)가 연결된다.
제1 내지 제4 캐패시터들(Ca to Cd) 각각은 제1 내지 제4 게이트 트랜지스터들(T6a to T6d) 각각의 게이트와 소스 사이의 전압을 일정하게 유지시키는 기능을 수행한다.
마지막으로, 게이트 오프 신호 출력부(213)는 QB노드 신호(QBS)에 따라, 게이트 오프 신호들을 출력한다. 게이트 오프 신호는 픽셀 구동부(PDU)에 구비된 스위칭 트랜지스터(Tsw1)를 턴오프시키는 신호를 의미한다.
게이트 오프 신호 출력부(213)는, 도 6a 및 도 6b에 도시된 바와 같이, QB노드 신호(QBS)에 따라 턴온되며 보상 트랜지스터(Tc)의 턴온 또는 턴오프, 특히, 턴오프를 제어하는 턴오프 보상 제어 트랜지스터(T7) 및 QB노드 신호(QBS)에 따라 턴온되어 적어도 두 개의 게이트 오프 신호들을 출력하는 적어도 두 개의 오프 트랜지스터들을 포함한다. 도 6a 및 도 6b에는 QB노드 신호(QBS)에 따라 턴온되어 네 개의 게이트 오프 신호들을 출력하는 네 개의 오프 트랜지스터들(T7a to T7d)을 포함하는 게이트 오프 신호 출력부(213)가 본 발명에 적용되는 게이트 오프 신호 출력부의 일예로서 도시되어 있다.
턴오프 보상 제어 트랜지스터(T7)는, QB노드(QB)에 연결되어 있는 게이트, 제2 저전압(GVSS2)에 연결되어 있는 제1 단자 및 보상 트랜지스터(Tc)의 게이트에 연결되어 있는 제2 단자를 포함한다.
턴오프 보상 제어 트랜지스터(T7)가 QB노드 신호(QBS)에 의해 턴온되면, 보상 트랜지스터(Tc)의 게이트로, 제2 저전압(GVSS2)이 공급된다. 따라서, 보상 트랜지스터(Tc)는 턴오프된다.
네 개의 오프 트랜지스터들(T7a to T7d) 각각은 QB노드(QB)에 연결되어 있는 게이트, 제3 저전압(GVSS3)에 연결되어 있는 제1 단자 및 게이트 라인(GL)과 연결되어 있는 제2 단자를 포함한다.
네 개의 오프 트랜지스터들(T7a to T7d)이 QB노드 신호(QBS)에 의해 턴온되면, 제3 저전압(GVSS3)에 의해, 네 개의 게이트 라인들로 게이트 오프 신호들이 공급된다.
제1 저전압(GVSS1), 제2 저전압 (GVSS2) 및 제3 저전압(GVSS3)은 모두 동일한 전압일 수도 있고, 모두 다른 저전압일 수도 있으며, 적어도 두 개는 동일한 전압일 수도 있다.
상기에서 설명된 내용들은, 스테이지(201) 및 더미 스테이지(202)에 모두 적용될 수 있다.
스테이지(201)와 더미 스테이지(202)의 차이점은 센싱부(500)의 연결여부에 있다. 즉, 스테이지(201)에는 도 6a에 도시된 바와 같이, 센싱부(500)가 연결되어 있지 않으며, 더미스테이지(202)에는 도 6b에 도시된 바와 같이 센싱부(500)가 연결되어 있다.
즉, 도 6a는 스테이지(201)를 나타내며, 도 6b는 더미 스테이지(202)를 나타낸다. 센싱부(500)는 더미 스테이지(202) 중 특히 Q노드(Q)에 연결되어 있다.
부연하여 설명하면, 도 6a에 도시된 스테이지(201) 및 도 6b에 도시된 더미 스테이지(202)의 구성 및 기능은 동일하다. 그러나, 스테이지(201)는 표시영역에 구비된 게이트 라인들과 연결되어 있으며, 더미 스테이지(202)는 비표시영역에 구비된 더미 게이트 라인들과 연결되어 있다. 또한, 스테이지(201)는 센싱부(500)에 연결되어 있지 않지만, 더미 스테이지(202)는 센싱부(500)에 연결되어 있다. 이 경우, 스테이지(201) 및 더미 스테이지(202) 모두 제어부(400)에 연결되어 있으며, 제어부(400)로부터 보상신호(Q_CTL)를 공급받을 수 있다.
이하에서는, 도 1 내지 도 8을 참조하여, 본 발명에 따른 발광표시장치가 더미 스테이지(202)를 센싱하고, 스테이지(201)들 및 더미 스테이지(202)로 보상신호를 공급하는 방법이 설명된다. 이하의 설명 중, 도 1 내지 도 6b를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
도 7은 본 발명에 따른 발광표시장치가 더미 스테이지를 센싱하는 방법을 설명하기 위한 파형도들이다.
상기에서 설명된 바와 같이, 본 발명에 따른 발광표시장치는, 표시영역(102)에 구비된 게이트 라인(GL)들과 연결된 스테이지(201)들과 비표시영역(130)에 구비된 더미 게이트 라인(GLdm)들과 연결된 더미 스테이지(202)를 포함하는 게이트 드라이버(200), 비표시영역(103)에 구비된 적어도 두 개의 더미 게이트 라인(GLdm)들과 연결되어 있는 더미 스테이지(202)와 연결된 센싱부(500) 및 센싱부(500)와 연결된 제어부(400)를 포함한다.
더미 스테이지(202)는 적어도 두 개의 게이트 펄스들을 순차적으로 출력한다. 이하의 설명에서는, 더미 스테이지(202)가 네 개의 게이트 펄스들(GP1 to GP4)을 순차적으로 출력한다.
센싱부(500)는 더미 스테이지(202)에서 게이트 펄스들이 출력되도록 하기 위한 Q노드 신호(QS)가 공급되는 Q노드(Q)의 특성변화를 센싱한다. 센싱부(500)는 특히, Q노드의 전압변화를 센싱한다.
제어부(400)는 특성변화에 따른 보상신호(Q_CTL)를 생성하여, 보상신호(Q_CTL)를 스테이지(201)들로 공급한다. 보상신호(Q_CTL)는 더미 스테이지(202)로도 공급될 수 있다.
이 경우, 센싱부(500)는 더미 스테이지(202)의 Q노드(Q)에 연결되어 있다.
즉, 도 7에 도시된 바와 같이, 표시기간(Display Period)들 사이의 블랭크 기간(Blank Period)에, 제어부(400)로부터 전송된 샘플링 신호(SAM)에 따라, 센싱부(500)는 더미 스테이지(202)의 Q노드(Q)의 전압을 센싱한다.
특히, 센싱부(500)는, 더미 스테이지(202)에서 출력되는 제1 내지 제n 게이트 펄스들 중 제n 게이트 펄스가 출력되는 타이밍에, 더미 스테이지(202)의 Q노드(Q)의 전압을 센싱할 수 있다. 즉, 센싱부(500)는 제1 내지 제4 게이트 펄스들(GP1 to GP4) 중 마지막 게이트 펄스인 제4 게이트 펄스(GP4)가 출력되는 타이밍에 더미 스테이지(202)의 Q노드(Q)의 전압을 센싱할 수 있다.
이 경우, 제n 게이트 펄스의 폭은, 제1 내지 제n-1 게이트 펄스의 폭보다 크다. 즉, 제1 내지 제4 게이트 펄스들(GP1 to GP4) 중 마지막 게이트 펄스인 제4 게이트 펄스(GP4)의 폭은, 제1 내지 제3 게이트 펄스들(GP1 to GP3)의 폭보다 크게 형성된다. 또한, 샘플링 신호(SAM)는 제4 게이트 펄스(GP4)의 끝단부에 대응되는 타이밍에 센싱부(500)로 공급된다.
샘플링 신호(SAM)가 도 7에 도시된 바와 같이, 제4 게이트 펄스(GP4)의 끝단부에 대응되는 타이밍에 센싱부(500)로 공급되면, Q노드(Q)의 전압(이하, 간단히 Q노드 전압(VQ)이라 함)은 제1 내지 제4 게이트 펄스들(GP1 to GP4)에 의한 영향을 충분히 받아, 최종적으로 안정된 전압을 유지할 수 있다. Q노드 전압(VQ)이 안정된 전압을 유지하는 타이밍에, Q노드 전압(VQ)이 센싱되면, Q노드(Q)의 상태가 정확하게 센싱될 수 있다.
이 경우, 보다 더 구체적인 Q노드(Q)의 특성변화, 즉, 전압변화를 산출하기 위해, 센싱부(500)는, 더미 스테이지(202)에서 출력되는 제1 내지 제n 게이트 펄스들 중 제n-1 게이트 펄스가 출력되는 타이밍 및 제n 게이트 펄스가 출력되는 타이밍 각각에서, 더미 스테이지(202)의 Q노드(Q)의 전압을 센싱할 수 있다. 즉, 센싱부(500)는, 더미 스테이지(202)에서 출력되는 제1 내지 제4 게이트 펄스들(GP1 to GP4) 중 제3 게이트 펄스(GP3)가 출력되는 타이밍 및 제4 게이트 펄스(GP4)가 출력되는 타이밍 각각에서, 더미 스테이지(202)의 Q노드(Q)의 전압을 센싱할 수 있다.
즉, 도 7에 도시된 바와 같이, 제4 게이트 펄스(GP4)가 출력되는 타이밍에서만 Q노드 전압(VQ)이 센싱되면, 제1 내지 제3 게이트 펄스(GP1 to GP3)에 의한 Q노드 전압(VQ)이 정확하게 센싱될 수 없다. 그러나, 제3 게이트 펄스(GP3)가 출력되는 타이밍에서 Q노드 전압(VQ)이 더 센싱되면, 제1 내지 제3 게이트 펄스(GP1 to GP3)에 의한 Q노드 전압(VQ)이 정확하게 센싱될 수 있다. 또한, 제2 게이트 펄스(GP2)가 출력되는 타이밍에서 Q노드 전압(VQ)이 더 센싱되면, 제1 및 제2 게이트 펄스(GP1, GP2)에 의한 Q노드 전압(VQ)이 정확하게 센싱될 수 있다.
즉, Q노드 전압(VQ)이 각 게이트 펄스 별로 센싱된다면, 보다 더 정확하게 Q노드 전압(VQ)의 변화가 센싱될 수 있으며, 이에 따라, 보다 더 정확한 보상신호(Q_CTL)가 생성될 수 있다.
이하에서는, 도 7을 참조하여, 상기에서 설명된 센싱 방법이 구체적으로 설명된다.
우선, 표시기간(Display Period)에서는, 도 3에 도시된 스테이지들(stage1 to stagek) 및 더미 스테이지(202)가 순차적으로 구동되어, 게이트 라인들(GL1 to GLg) 및 더미 게이트 라인들(GLdm1 to GLdm4)로 순차적으로 게이트 펄스들이 출력된다.
따라서, 스테이지(201)들에 구비된 트랜지스터들 및 더미 스테이지(202)에 구비된 트랜지스터들은 거의 동일한 상태로 열화된다. 즉, 더미 스테이지(202)의 열화된 정도는 스테이지(201)의 열화된 정도와 거의 유사하게 유지될 수 있다.
표시기간 이후에 블랭크 기간(Blank Period)이 시작되면, 게이트 라인들 및 더미 게이트 라인들로는 더 이상 게이트 펄스들이 출력되지 않는다. 즉, 더미 스테이지(202)에 대한 센싱이 이루어지지 않는 블랭크 기간에서는, 스테이지(201)들 및 더미 스테이지(202)는 구동되지 않는다.
스테이지(201)의 열화는 짧은 기간에 이루어지지 않기 때문에, 더미 스테이지(202)에 대한 센싱동작은 매 프레임 기간마다 수행될 필요는 없다.
따라서, 더미 스테이지(202)에 대한 센싱동작은 발광표시장치의 제조자 또는 발광표시장치를 이용하는 사용자 또는 발광표시장치를 수리하는 수리자에 의한 요청이 있는 경우에 수행될 수 있으며, 또는, 제조자에 의해 기 설정된 기간(예를 들어, 1000시간 경과 후 또는 10000시간 경과 후 등)타이밍에 수행될 수도 있다. 그러나, 이하에서는, 설명의 편의상, 매 프레임 기간의 블랭크 기간마다 더미 스테이지(202)에 대한 센싱동작이 수행되는 발광표시장치가 본 발명의 일예로서 설명된다.
다음, 더미 스테이지(202)에 대한 센싱이 수행되는 블랭크 기간이 시작되면, 제어부(400)는 신호 생성부(220)로 리셋신호를 전송한다.
리셋신호에 의해, 신호 생성부(220)는 Q노드 신호(QS)를 생성하여 Q노드(Q)로 전송한다.
Q노드 신호(QS)에 의해 게이트 펄스 출력부(211)의 보상 제어 트랜지스터(T6) 및 네 개의 게이트 트랜지스터들(T6a to T6d)은 턴온된다.
따라서, Q노드 전압(VQ)은 Q노드 신호(QS)에 대응되는 전압이 된다.
이 경우, 게이트 펄스 출력부(211)의 C노드(C), 즉, 보상 트랜지스터(Tc)의 게이트에는 로우 레벨을 갖는 C노드 전압(VC)이 공급된다. 따라서, 보상 트랜지스터(Tc)는 턴오프된다.
부연하여 설명하면, 더미 스테이지(202)는 표시기간에는 스테이지(201)들과 함께 순차적으로 구동되어 네 게의 게이트 펄스들을 출력하고, 블랭크 기간에는, 리셋신호에 의해 구동되며, Q노드 신호(QS)가 Q노드로 공급된다.
이에 따라, Q노드 전압(VQ)은 Q노드 신호(QS)에 대응되는 전압으로 변하며, 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)은 턴온된다.
다음, 제1 게이트 트랜지스터(T6a)가 턴온된 상태에서, 하이 레벨을 갖는 제1 게이트 클럭(GCLK1)이 제1 기간(P1)에 제1 게이트 트랜지스터(T6a)의 제1 단자로 공급되면, 제1 게이트 트랜지스터(T6a)의 제2 단자, 즉, 제1 더미 게이트 라인(GLdm1)으로는 제1 게이트 펄스(GP1)가 출력된다. 이 경우, Q노드 전압(VQ)은 제1 게이트 클럭(GCLK1)에 커플링되어 상승한다.
다음, 제2 게이트 트랜지스터(T6b)가 턴온된 상태에서, 하이 레벨을 갖는 제2 게이트 클럭(GCLK2)이 제2 기간(P2)에 제2 게이트 트랜지스터(T6b)의 제1 단자로 공급되면, 제2 게이트 트랜지스터(T6b)의 제2 단자, 즉, 제2 더미 게이트 라인(GLdm2)으로는 제2 게이트 펄스(GP2)가 출력된다. 이 경우, Q노드 전압(VQ)은 제2 게이트 클럭(GCLK2)에 커플링되어 더 상승한다.
다음, 제3 게이트 트랜지스터(T6c)가 턴온된 상태에서, 하이 레벨을 갖는 제3 게이트 클럭(GCLK3)이 제3 기간(P3)에 제3 게이트 트랜지스터(T6c)의 제1 단자로 공급되면, 제3 게이트 트랜지스터(T6c)의 제2 단자, 즉, 제3 더미 게이트 라인(GLdm3)으로는 제3 게이트 펄스(GP3)가 출력된다. 이 경우, Q노드 전압(VQ)은 제3 게이트 클럭(GCLK3)에 커플링되어 더 상승한다.
다음, 제4 게이트 트랜지스터(T6d)가 턴온된 상태에서, 하이 레벨을 갖는 제4 게이트 클럭(GCLK4)이 제4 기간(P4)에 제4 게이트 트랜지스터(T6d)의 제1 단자로 공급되면, 제4 게이트 트랜지스터(T6d)의 제2 단자, 즉, 제4 더미 게이트 라인(GLdm4)으로는 제4 게이트 펄스(GP4)가 출력된다.
이 경우, 하이 레벨을 갖는 제1 게이트 클럭(GCLK1)은 로우 레벨로 변한다. 따라서, 제1 게이트 펄스(GP1) 역시 로우 레벨로 변한다.
이 경우, Q노드 전압(VQ)은 하이 레벨을 갖는 제4 게이트 클럭(GCLK4)에 커플링되어 상승하지만, 이와 동시에 로우 레벨을 갖는 제1 게이트 클럭(GCLK1)에 커플링되어 하강한다. 따라서, 제4 게이트 클럭(GCLK4)이 출력되는 타이밍에, Q노드 전압(VQ)은 상승 또는 하강하지 않는다. 즉, 제4 게이트 클럭(GCLK4)이 출력되는 타이밍의 Q노드 전압(VQ)은 제3 게이트 클럭(GCLK3)이 출력되는 타이밍의 Q노드 전압(VQ)으로 유지된다.
다음, 제5 기간(P5)에, 하이 레벨을 갖는 제2 게이트 클럭(GCLK2)이 로우 레벨로 변함에 따라, 로우 레벨을 갖는 제2 게이트 클럭(GCLK2)에 커플링되어, Q노드 전압(VQ)은 하강한다. 이 경우, 제2 게이트 펄스(GP2) 역시 로우 레벨로 변한다.
다음, 제6 기간(P6)에, 하이 레벨을 갖는 제3 게이트 클럭(GCLK3)이 로우 레벨로 변함에 따라, 로우 레벨을 갖는 제3 게이트 클럭(GCLK3)에 커플링되어, Q노드 전압(VQ)은 더 하강한다. 이 경우, 제3 게이트 펄스(GP3) 역시 로우 레벨로 변한다.
다음, 제4 기간(P4)에 제4 게이트 트랜지스터(T6d)로 공급된 하이 레벨을 갖는 제4 게이트 클럭(GCK4)은 제6 기간(P6)에도 하이 레벨로 유지된다. 즉, 상기에서 설명된 바와 같이, 제4 게이트 펄스(GP4)의 폭이, 제1 내지 제3 게이트 펄스들(GP1 to GP3)의 폭보다 크게 형성되며, 이것은, 제4 게이트 클럭(GCLK4)의 폭이 제1 내지 제3 게이트 클럭들(GCLK1 to GCLK3)의 폭보다 크다는 것을 의미한다.
다음, 제어부(400)는 제4 게이트 펄스(GP4)의 끝단부에 대응되는 타이밍, 예를 들어, 제4 게이트 클럭(GCLK4)이 하강하기 직전에, 샘플링 신호(SAM)를 센싱부(500)로 공급한다.
이에 따라, 센싱부(500)에서는, 제4 게이트 펄스(GP4)가 출력되는 타이밍의 Q노드 전압(VQ)이 센싱된다.
센싱된 전압은 디지털 형태의 센싱 데이터(Sdata)로 변환되며, 센싱 데이터(Sdata)는 제어부(400)로 전송된다.
마지막으로, 제7 기간(P7)에, 하이 레벨을 갖는 제4 게이트 클럭(GCLK4)이 로우 레벨로 변함에 따라, 로우 레벨을 갖는 제4 게이트 클럭(GCLK4)에 커플링되어, Q노드 전압(VQ)은 더 하강한다. 이 경우, 제4 게이트 펄스(GP4) 역시 로우 레벨로 변한다. 따라서, 제7 기간(P7) 이후에 제1 내지 제4 더미 게이트 라인들(GLdm1 to GLdm4)로는 게이트 오프 신호(Goff)들이 공급된다.
제어부(400)는 센싱 데이터(Sdata)를 이용하여, 제6 기간(P6) 중, 제4 게이트 클럭(GCLK4)이 공급될 때의 Q노드 전압을 추출할 수 있다.
제4 기간(P4)의 Q노드 전압(VQ)은 Q노드 신호(QS) 및 제1 내지 제4 게이트 클럭들(GCLK1 to GCLK4)의 레벨을 이용하여 예측될 수 있다. 또한, 제7 기간에 제4 게이트 클럭(GCK4)의 하강에 따른 Q노드 전압(VQ)의 변화량은 제6 기간의 Q노드 전압(VQ) 및 제4 게이트 클럭(GCLK4)의 레벨을 이용하여 예측될 수 있다.
따라서, 제어부(400)는, 센싱 데이터(Sdata) 및 예측 가능한 정보들을 이용하여, 제5 내지 제7 기간(P5 to P7)에서, Q노드 전압(VQ)이 변화되는 정도 및 변화되는 상태를 판단할 수 있다.
제어부(400)는, 제5 내지 제7 기간(P5 to P7)에서, Q노드 전압(VQ)이 변화되는 정도 및 변화되는 상태를 이용하여, 제5 내지 제7 기간(P5 to P7)에서의 Q노드 전압(VQ)을 제3 기간(P3) 및 제4 기간의 Q노드 전압(VQ), 즉, Q노드 전압(VQ)의 최대값으로 유지시킬 수 있는 보상신호(Q_CTL)를 생성할 수 있다.
생성된 보상신호(Q_CTL)는 저장부(450)에 저장될 수 있다.
이 경우, 보다 더 정확한 보상신호(Q_CTL)를 생성하기 위해, 제어부(400)는, 상기에서 설명된 바와 같이, 제3 게이트 클럭(GCLK3)이 하이 레벨로 유지되는 제5 기간(P5)에 Q노드 전압(VQ)을 더 센싱할 수 있고, 제2 게이트 클럭(GCLK2)이 하이 레벨로 유지되는 제4 기간(P4)에 Q노드 전압(VQ)을 더 센싱할 수 있으며, 제1 게이트 클럭(GCLK1)이 하이 레벨로 유지되는 제3 기간(P3)에 Q노드 전압(VQ)을 더 센싱할 수도 있다.
제3 내지 제5 기간(P3 to P5)에서 Q노드 전압(VQ)이 더 센싱되는 경우, 제3 내지 제5 기간(P3 to P5) 각각은 제6 기간(P6)과 같이 연장될 수 있으며, 이것은, 제1 내지 제3 게이트 클럭들(GCLK1 to GCLK3)이 하이 레벨로 유지되는 기간이 연장된다는 것을 의미한다.
제5 기간(P5) 및 제6 기간(P6)에서 Q노드 전압(VQ)이 더 센싱되는 경우, 제어부(400)는 샘플링 신호(SAM)를 제5 기간(P5) 및 제6 기간(P6)에서 연속적으로 센싱부(500)로 전송할 수 있다.
그러나, 제어부(400)는, 제5 기간(P5)에서만 샘플링 신호(SAM)를 센싱부(500)로 전송하여 제5 기간(P5)에서의 Q노드 전압(VQ)을 센싱할 수 있으며, 이 후, 제6 기간 및 제7 기간에는 샘플링 신호(SAM)를 전송하지 않을 수 있다. 이후, 제어부(400)는 다시 리셋신호(RESET)를 더미 스테이지(202)로 전송하여, 제1 기간 내지 제7 기간(P1 to P7)의 동작이 다시 수행되도록 할 수 있으며, 이 경우, 제6 기간에(P6)에 샘플링 신호(SAM)를 센싱부(500)로 전송하여 제6 기간(P6)에서의 Q노드 전압(VQ)을 센싱할 수 있다.
즉, 제어부(400)는 제3 기간 내지 제6 기간(P3 to P6)에서의 Q노드 전압(VQ)을, 연속적으로 발생되는 제3 기간 내지 제6 기간(P3 to P6)에서 순차적으로 센싱할 수도 있으며, 하나의 리셋신호에 의해 발생되는 제3 기간 내지 제6 기간(P3 to P6)에서 하나의 Q노드 전압(VQ)을 센싱한 후, 또 다른 리셋신호에 의해 발생되는 제3 기간 내지 제6 기간(P3 to P6)에서 또 다른 Q노드 전압(VQ)을 센싱할 수도 있다.
보상신호(Q_CTL)는, 더미 스테이지(202)에서 게이트 펄스들이 출력될 때의 Q노드의 전압을, 게이트 펄스들이 출력될 때의 Q노드의 전압들 중 최대값이 되도록 하는 신호이다. 또한, 보상신호(Q_CTL)는, 스테이지(201)에서 게이트 펄스들이 출력될 때의 Q노드의 전압을, 게이트 펄스들이 출력될 때의 Q노드의 전압들 중 최대값이 되도록 하는 신호이다.
이에 대해서는, 도 8을 참조하여 설명된다.
도 8은 본 발명에 따른 발광표시장치가 보상신호를 공급하는 방법을 설명하기 위한 파형도들이다.
보상신호(Q_CTL)는 도 7을 참조하여 설명된 바와 같이, 더미 스테이지(202)에서, 게이트 펄스들이 출력될 때의 Q노드 전압(VQ)을 센싱하는 것에 의해 제어부(400)에서 생성될 수 있다.
제어부(400)는, 센싱부(500)로부터 전송된 센싱 데이터(Sdata)를 이용하여, 더미 스테이지(202)에서 게이트 펄스들(GP1 to GP4)이 출력될 때의 Q노드 전압(VQ)을, 게이트 펄스들(GP1 to GP4)이 출력될 때의 Q노드 전압(VQ)들 중 최대값이 되도록 하는 보상신호(Q_CTL)를 생성하며, 보상신호(Q_CTL)를 스테이지들로 공급한다. 보상신호(Q_CTL)는 더미 스테이지(202)로도 공급될 수 있다.
즉, 제어부(400)는, 더미 스테이지(202)의 Q노드(Q)에서 센싱된 적어도 하나의 센싱신호를 이용하여, 더미 스테이지(202)에서 출력되는 제1 내지 제n 게이트 펄스들 중 제2 게이트 펄스 내지 제n 게이트 펄스가 출력되는 기간들에서의, Q노드 전압(VQ)들을 추출한다. 제어부(400)는, 추출된 전압들을 이용하여, 게이트 펄스들이 출력될 때의 Q노드 전압(VQ)이, 게이트 펄스들이 출력될 때의 Q노드 전압(VQ)들 중 최대값으로 유지되도록 하는 보상신호를 생성한다. 제어부(400)는 생성된 보상신호를 스테이지(201)들 및 더미 스테이지(202)로 공급할 수 있다.
이 경우, 제어부(400)는, 스테이지(201)들 각각에서 출력되는 제1 내지 제n 게이트 펄스들 중 제2 게이트 펄스 내지 제n 게이트 펄스가 하강하는 기간들에서, 보상신호를 스테이지(201)들로 공급할 수 있다.
상기 특징들을, 도 8을 참조하여 구체적으로 설명하면 다음과 같다. 이 경우, 이하에서 설명되는 제1 기간(P1) 내지 제7 기간(P7)은, 도 7에 대한 설명에서 사용된 제1 기간(P1) 내지 제7 기간(P7)에 대응된다.
우선, Q노드(Q)에 Q노드 신호(QS)가 공급되면, 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)은 턴온된다.
이 경우, Q노드 전압(VQ)은 Q노드 신호(QS)에 대응된다.
다음, 제1 게이트 트랜지스터(T6a)가 턴온된 상태에서, 하이 레벨을 갖는 제1 게이트 클럭(GCLK1)이 제1 기간(P1)에 제1 게이트 트랜지스터(T6a)의 제1 단자로 공급되면, 제1 게이트 트랜지스터(T6a)의 제2 단자로는 제1 게이트 펄스(GP1)가 출력된다. 이 경우, Q노드 전압(VQ)은 제1 게이트 클럭(GCLK1)에 커플링되어 상승한다.
다음, 제2 게이트 트랜지스터(T6b)가 턴온된 상태에서, 하이 레벨을 갖는 제2 게이트 클럭(GCLK2)이 제2 기간(P2)에 제2 게이트 트랜지스터(T6b)의 제1 단자로 공급되면, 제2 게이트 트랜지스터(T6b)의 제2 단자로는 제2 게이트 펄스(GP2)가 출력된다. 이 경우, Q노드 전압(VQ)은 제2 게이트 클럭(GCLK2)에 커플링되어 더 상승한다.
다음, 제3 게이트 트랜지스터(T6c)가 턴온된 상태에서, 하이 레벨을 갖는 제3 게이트 클럭(GCLK3)이 제3 기간(P3)에 제3 게이트 트랜지스터(T6c)의 제1 단자로 공급되면, 제3 게이트 트랜지스터(T6c)의 제2 단자로는 제3 게이트 펄스(GP3)가 출력된다. 이 경우, Q노드 전압(VQ)은 제3 게이트 클럭(GCLK3)에 커플링되어 더 상승한다.
다음, 제4 게이트 트랜지스터(T6d)가 턴온된 상태에서, 하이 레벨을 갖는 제4 게이트 클럭(GCLK4)이 제4 기간(P4)에 제4 게이트 트랜지스터(T6d)의 제1 단자로 공급되면, 제4 게이트 트랜지스터(T6d)의 제2 단자로는 제4 게이트 펄스(GP4)가 출력된다.
이 경우, 하이 레벨을 갖는 제1 게이트 클럭(GCLK1)은 로우 레벨로 변한다. 따라서, 제1 게이트 펄스(GP1) 역시 로우 레벨로 변한다.
이 경우, Q노드 전압(VQ)은 하이 레벨을 갖는 제4 게이트 클럭(GCLK4)에 커플링되어 상승하지만, 이와 동시에 로우 레벨을 갖는 제1 게이트 클럭(GCLK1)에 커플링되어 하강한다. 따라서, 제4 게이트 클럭(GCLK4)이 출력되는 타이밍에, Q노드 전압(VQ)은 상승하지 않는다. 즉, 제4 게이트 클럭(GCLK4)이 출력되는 타이밍의 Q노드 전압(VQ)은 제3 게이트 클럭(GCLK3)이 출력되는 타이밍의 Q노드 전압(VQ)으로 유지된다.
따라서, 제4 게이트 클럭(GCLK4)이 출력되는 제4 기간(P4)의 Q노드 전압(VQ)은, 제1 내지 제4 기간(P1 to P4) 중 최대값을 갖는다.
다음, 보상신호(Q_CTL)가 Q노드(Q)로 공급되지 않는다면, 제5 기간(P5)에, 하이 레벨을 갖는 제2 게이트 클럭(GCLK2)이 로우 레벨로 변함에 따라, 로우 레벨을 갖는 제2 게이트 클럭(GCLK2)에 커플링되어, Q노드 전압(VQ)은 하강한다. 또한, 제6 기간(P6)에, 하이 레벨을 갖는 제3 게이트 클럭(GCLK3)이 로우 레벨로 변함에 따라, 로우 레벨을 갖는 제3 게이트 클럭(GCLK3)에 커플링되어, Q노드 전압(VQ)은 더 하강한다. 또한, 제7 기간(P7)에, 하이 레벨을 갖는 제4 게이트 클럭(GCLK4)이 로우 레벨로 변함에 따라, 로우 레벨을 갖는 제4 게이트 클럭(GCLK4)에 커플링되어, Q노드 전압(VQ)은 더 하강한다.
보상신호(Q_CTL)가 Q노드(Q)로 공급되지 않는 경우, 제5 내지 제7 기간(P5 to P7)의 Q노드 전압(VQ)은 도 8에서 A로 표시되어 있다.
즉, 보상신호(Q_CTL)가 Q노드(Q)로 공급되지 않는 경우, 제5 내지 제7 기간(P5 to P7)에서의 Q노드 전압(VQ)은 제4 기간(P4)에서의 최대값으로부터 점점 하강한다.
즉, 보상신호(Q_CTL)가 Q노드(Q)로 공급되지 않는 경우, 제5 내지 제7 기간(P5 to P7)에서의 Q노드 전압(VQ)의 크기는 다르다. Q노드 전압(VQ)은 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)의 게이트의 전압이다.
따라서, Q노드 전압(VQ)의 크기가 다르다는 것은, 제5 내지 제7 기간(P5 to P7)에서의 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)의 게이트와 소스 간 전압들이 서로 다르다는 것을 의미한다.
제1 내지 제4 게이트 펄스들(GP1 to GP4)이 하강하는 타이밍에서 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)의 게이트와 소스 간 전압들이 달라지면, 제1 내지 제4 게이트 펄스들(GP1 to GP4)이 하강하는 기간들이 서로 달라지게 된다. 예를 들어, 제1 게이트 펄스(GP1)가 하강하는 기간이 제일 짧고, 제4 게이트 펄스(GP4)가 하강하는 기간이 제일 길 수 있다.
게이트 펄스들이 하강하는 기간이 다르다는 것은 게이트 펄스들에서 편차가 발생된다는 것을 의미하며, 이것은 픽셀들에서 출력되는 광의 휘도들의 편차를 유발시킬 수 있다.
이러한 문제를 해결하기 위해, 제2 게이트 트랜지스터(T6b)를 제1 게이트 트랜지스터(T6a) 보다 크게 형성하고, 제3 게이트 트랜지스터(T6c)를 제2 게이트 트랜지스터(T6b) 보다 크게 형성하며, 제4 게이트 트랜지스터(T6d)를 제3 게이트 트랜지스터(T6c) 보다 크게 형성하는 방법이 이용될 수 있다.
그러나, 이러한 방법에 의하면, 게이트 트랜지스터들(T6a to T6d)의 크기가 모두 다르게 제조되어야 하므로, 설계의 어려움이 있다. 또한, 게이트 트랜지스터들의 크기를 다르게 하는 것에 의해서는 상기한 바와 같은 문제점들이 완전히 해결될 수 없으며, 게이트 트랜지스터들의 크기를 다르게 하더라도, 발광표시장치가 장시간 사용되면, 게이트 트랜지스터들의 특성이 변화될 수 있으며, 이에 따라, 각 게이트 트랜지스터들에서 출력되는 게이트 펄스들 간에 또 다른 편차가 발생될 수 있다.
이러한 문제점들을 해결하기 위해, 본 발명에 따른 발광표시장치는, 더미 스테이지(202)의 Q노드 전압(VQ)의 변화를 센싱하고, 센싱에 의해 생성된 센싱 데이터(Sdata)를 이용하여 보상신호(Q_CTL)를 생성하며, 표시기간에 스테이지(201)의 Q노드 전압(VQ)이 최대값으로부터 하강하는 타이밍에, Q노드(Q)로 보상신호(Q_CTL)를 공급한다.
상기 예에서, 보상신호(Q_CTL)가 공급되지 않는다면, 도 8에 도시된 바와 같이, Q노드 전압(VQ)은 제4 기간(P4)에 최대값을 가지며, Q노드 전압(VQ)은 A로 표시된 파형과 같이, 제5 기간(P5)부터 제7 기간(P7)까지 점점 하강한다.
따라서, 제어부(400)는 제5 기간(P5) 내지 제7 기간(P7)에 보상신호(Q_CTL)를 스테이지(201)의 Q노드(Q)로 공급한다.
이를 위해, 제어부(400)는, 하이 레벨을 갖는 보상 제어 클럭(CRCLK)을 제4 기간(P4) 내지 제7 기간(P7)에 보상 제어 트랜지스터(T6)로 공급하며, 제5 기간(P5) 내지 제7 기간(P7)에 보상신호(Q_CTL)를 보상 트랜지스터(Tc)로 전송한다.
즉, 하이 레벨을 갖는 보상 제어 클럭(CRCLK)에 의해, 제4 기간(P4) 내지 제7 기간(P7)에, 보상 트랜지스터(Tc)의 게이트에는, 도 8에 도시된 바와 같이, 하이 레벨을 갖는 C노드 전압(VC)이 공급되며, 이에 따라, 제4 기간(P4) 내지 제7 기간(P7)에 보상 트랜지스터(Tc)는 턴온된다. C노드 전압(VC)은 C노드(C)의 전압이며, C노드(C)는 보상 트랜지스터(Tc)의 게이트에 대응된다.
제4 기간(P4) 내지 제7 기간(P7)에 보상 트랜지스터(Tc)가 턴온되기 때문에, 제5 기간(P5) 내지 제7 기간(P7)에 보상 트랜지스터(Tc)의 제1 단자로 공급된 보상신호(Q_CTL)는 보상 캐패시터(Cc)로 공급될 수 있다. 따라서, 보상 캐패시터(Cc)가 연결되어 있는 Q노드의 전압은 보상신호(Q_CTL)에 커플링되어 상승할 수 있다.
즉, 도 8에 도시된 바와 같이, 제5 기간(P5) 내지 제7 기간(P7)에 보상 트랜지스터(Tc)의 제1 단자로 공급된 보상신호(Q_CTL)에 의해, 제5 기간(P5) 내지 제7 기간(P7) 동안, Q노드 전압(VQ)은 제4 기간(P4)의 최대값으로 유지될 수 있다.
부연하여 설명하면, 보상신호(Q_CTL)는, 스테이지(201)에서 게이트 펄스들(GP1 to GP4)이 출력될 때의 Q노드의 전압을, 게이트 펄스들(GP1 to GP4)이 출력될 때의 Q노드의 전압들 중 최대값이 되도록 하는 신호이다. 즉, 제5 기간 내지 제7 기간(P5 to P7)에 제1 내지 제4 게이트 클럭들(GCLK1 to GCLK4)이 하강함에 따라 순차적으로 하강하는 Q노드 전압(도 8의 A로 표시된 파형)에, 보상신호(Q_CTL)가 더해짐에 따라, 제5 기간 내지 제7 기간(P5 to P7)에서의 Q노드 전압(VQ)의 실제 전압은, 도 8에 실선으로 도시된 바와 같이, 제4 기간(P4)의 최대값으로 유지될 수 있다.
즉, 제5 기간 내지 제7 기간(P5 to P7)에서, 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)의 게이트들의 전압, 즉, Q노드 전압(VQ)은 일정하게 유질될 수 있다. 따라서, 제1 내지 제4 게이트 클럭들(GCLK1 to GCLK4) 또는 제1 내지 제4 게이트 펄스들(GP1 to GP4)이 하강하는 제4 내지 제7 기간(P4 to P7) 동안, 제1 내지 제4 게이트 트랜지스터들(T6a to T6d)의 게이트와 소스 간 전압들은 일정한 값들이 될 수 있다.
이에 따라, 제1 내지 제4 게이트 펄스들(GP1 to GP4)이 하강하는 기간들이 동일하게 유지될 수 있으며, 따라서, 제1 내지 제4 게이트 펄스들(GP1 to GP4)에서 편차가 발생되지 않는다.
따라서, 제1 내지 제4 게이트 펄스들(GP1 to GP4)에 의해 픽셀들에서 출력되는 광들에서 편차가 발생되지 않으며, 이에 따라, 발광표시장치의 품질이 향상될 수 있다.
즉, 상기한 바와 같은 본 발명에 의하면, 하나의 스테이지(201)에서 출력되는 적어도 두 개의 게이트 펄스들 간에 편차가 발생되지 않으며, 이에 따라, 발광표시장치의 품질이 향상될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부
500: 센싱부

Claims (14)

  1. 표시영역에 구비된 게이트 라인들과 연결된 스테이지들 및 비표시영역에 구비된 더미 게이트 라인들과 연결된 더미 스테이지를 포함하는 게이트 드라이버;
    상기 비표시영역에 구비된 적어도 두 개의 더미 게이트 라인들과 연결되어 있는 상기 더미 스테이지와 연결된 센싱부; 및
    상기 센싱부와 연결된 제어부를 포함하고,
    상기 더미 스테이지는 적어도 두 개의 게이트 펄스들을 순차적으로 출력하고,
    상기 센싱부는 상기 더미 스테이지에서 상기 게이트 펄스들이 출력되도록 하기 위한 Q노드 신호가 공급되는 Q노드의 전압을 센싱하며,
    상기 제어부는 상기 전압에 따른 보상신호를 상기 스테이지들로 공급하는 발광표시장치.
  2. 제 1 항에 있어서,
    상기 스테이지들 및 상기 더미 스테이지 각각은,
    적어도 두 개의 게이트 펄스들이 출력되도록 Q노드로 공급되는 Q노드 신호 및 상기 Q노드 신호의 위상과 반대되는 위상을 갖는 QB노드 신호를 생성하는 신호 생성부; 및
    상기 Q노드 신호에 따라 적어도 두 개의 게이트 펄스들을 순차적으로 출력하는 신호 출력부를 포함하고,
    상기 신호 출력부는,
    상기 Q노드 신호에 따라, 적어도 두 개의 게이트 펄스들을 순차적으로 출력하는 게이트 펄스 출력부;
    상기 QB노드 신호에 따라, 게이트 오프 신호들을 출력하는 게이트 오프 신호 출력부; 및
    상기 제어부로부터 전송된 보상신호를 상기 Q노드로 공급하는 보상부를 포함하는 발광표시장치.
  3. 제 2 항에 있어서,
    상기 센싱부는 상기 더미 스테이지의 상기 Q노드에 연결되어 있는 발광표시장치.
  4. 제 2 항에 있어서,
    상기 보상부는,
    상기 제어부와 연결되어 있으며 상기 보상신호가 공급되는 제1 단자 및 상기 게이트 펄스 출력부와 연결되어 있는 게이트를 포함하는 보상 트랜지스터; 및
    상기 보상 트랜지스터의 제2 단자와 상기 Q노드 사이에 연결되어 있는 보상 캐패시터를 포함하는 발광표시장치.
  5. 제 4 항에 있어서,
    상기 게이트 펄스 출력부는,
    상기 Q노드 신호에 따라 턴온되며, 상기 보상 트랜지스터의 턴온 또는 턴오프를 제어하는 보상 제어 트랜지스터; 및
    상기 Q노드 신호에 따라 턴온되는 적어도 두 개의 트랜지스터들을 포함하며, 적어도 두 개의 게이트 클럭들을 이용하여 적어도 두 개의 상기 게이트 펄스들을 순차적으로 출력하는 순차 구동부를 포함하는 발광표시장치.
  6. 제 5 항에 있어서,
    상기 보상 제어 트랜지스터는,
    상기 Q노드와 연결되어 있는 게이트;
    보상 제어 클럭이 공급되는 제1 단자; 및
    상기 보상 트랜지스터의 게이트와 연결되어 있는 제2 단자를 포함하는 발광표시장치.
  7. 제 5 항에 있어서,
    상기 순차 구동부는,
    상기 Q노드와 연결되어 있는 게이트, 제1 게이트 클럭이 공급되는 제1 단자 및 제1 게이트 펄스가 출력되는 제2 단자를 포함하는 제1 게이트 트랜지스터; 및
    상기 Q노드와 연결되어 있는 게이트, 제n 게이트 클럭이 공급되는 제1 단자 및 제n 게이트 펄스가 출력되는 제2 단자를 포함하는 제n 게이트 트랜지스터를 포함하는 발광표시장치.
  8. 제 1 항에 있어서,
    표시기간들 사이의 블랭크 기간에, 상기 제어부로부터 전송된 샘플링 신호에 따라, 상기 센싱부는 상기 더미 스테이지의 상기 Q노드의 전압을 센싱하는 발광표시장치.
  9. 제 1 항에 있어서,
    상기 센싱부는,
    상기 더미 스테이지에서 출력되는 제1 내지 제n 게이트 펄스들 중 제n 게이트 펄스가 출력되는 타이밍에, 상기 더미 스테이지의 상기 Q노드의 전압을 센싱하는 발광표시장치.
  10. 제 9 항에 있어서,
    상기 제n 게이트 펄스의 폭은, 상기 제1 내지 제n-1 게이트 펄스의 폭보다 큰 발광표시장치.
  11. 제 1 항에 있어서,
    상기 센싱부는,
    상기 더미 스테이지에서 출력되는 제1 내지 상기 제n 게이트 펄스들 중 제n-1 게이트 펄스가 출력되는 타이밍 및 제n 게이트 펄스가 출력되는 타이밍 각각에서, 상기 더미 스테이지의 상기 Q노드의 전압을 센싱하는 발광표시장치.
  12. 제 1 항에 있어서,
    상기 제어부는,
    상기 더미 스테이지에서 상기 게이트 펄스들이 출력될 때의 상기 Q노드의 전압을, 상기 게이트 펄스들이 출력될 때의 상기 Q노드의 전압들 중 최대값이 되도록 하는 상기 보상신호를 상기 스테이지들로 공급하는 발광표시장치.
  13. 제 1 항에 있어서,
    상기 제어부는,
    상기 더미 스테이지의 상기 Q노드에서 센싱된 적어도 하나의 신호를 이용하여, 상기 더미 스테이지에서 출력되는 제1 내지 제n 게이트 펄스들 중 제2 게이트 펄스 내지 제n 게이트 펄스가 출력되는 기간들에서의, 상기 Q노드의 전압들을 추출하며,
    추출된 전압들을 상기 게이트 펄스들이 출력될 때의 상기 Q노드의 전압들 중 최대값이 되도록 하는 상기 보상신호를 상기 스테이지들로 공급하는 발광표시장치.
  14. 제 13 항에 있어서,
    상기 제어부는,
    상기 스테이지들 각각에서 출력되는 제1 내지 제n 게이트 펄스들 중 제2 게이트 펄스 내지 제n 게이트 펄스가 출력되는 기간들에서, 상기 보상신호를 상기 스테이지들로 공급하는 발광표시장치.
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